KR19980042202A - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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가나이 츠토무
히다치세사쿠쇼(주)
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Abstract

실리사이드와 실리콘과의 층간 박리를 방지하는데 적합한 반도체장치 및 그 제조방법에 관한 것으로서, 절연막에 마련된 콘택트홀내에서 실리콘과 도전성막이 티탄실리사이드막을 거쳐서 접속되는 경우에 있어서 티탄실리사이드막의 박리를 방지하기 위해, 실리콘기판상에 절연막을 마련하고, 절연막에 콘택트홀을 개구하고 적어도 그 콘택트홀의 내부에 실리콘기판에 당접하도록 티탄막은 퇴적시키고, 티탄막에 당접하도록 도전성막을 퇴적시킨 후에 티탄막 및 도전성막을 퇴적시킨 실리콘기판을 열처리하고 티탄막과 실리콘기판 사이의 실리사이드반응에 의해서 티탄실리사이드막을 형성하는 반도체장치의 제조방법에 있어서, 티탄막의 막두께 상한값을 성막후에 있어서의 도전성막의 막내부응력에 대응해서 규정하는 값으로 하였다.
이러한 구성으로 하는 것에 의해, 실리콘과 티탄실리사이드의 계면에 있어서의 박리를 방지할 수 있고, 또 티탄실리사이드막의 두께의 제어에 의해서 실리콘과 도전성막과의 콘택트저항을 저감할 수 있어 양호한 콘택트구조를 갖는 반도체장치를 제공할 수 있게 된다.

Description

반도체장치 및 그 제조방법
본 발명은 반도체인 실리콘과 도전성막이 콘택트홀을 갖는 층간절연막을 거쳐서 적층되고, 그 실리콘과 도전성막이 콘택트홀 내부에서 실리사이드를 거쳐서 접속된 실리사이드 콘택트구조에 관한 것으로, 특히 실리사이드와 실리콘과의 층간 박리를 방지하는데 적합한 반도체장치 및 그 제조방법에 관한 것이다.
근래, 반도체장치가 고집적화, 미세화되고 있어 반도체장치의 각 부분의 성능의 향상이 강하게 요구되고 있다. 예를 들면, 고속의 동작을 실현하기 위해 도전성막으로 이루어지는 금속배선과 반도체인 실리콘과 접속부분의 콘택트저항의 저감이 요구되고 있다.
실리콘기판의 표면과 금속배선을 전기적으로 접속하는 콘택트부분의 저항을 저감시키는 종래의 기술로서의 일본국 특허공개공보 평성 07-78821호에 개시되어 있는 바와 같이, 실리콘기판과 그 기판상에 적층된 금속배선 사이에 티탄실리사이드막을 형성한 것이 알려져 있다.
실리콘과 금속과의 계면에 티탄실리사이드막을 형성하는 것에 의해서 낮은 콘택트저항을 얻기 위해서는 티탄실리사이드(TiSiX, X2)막의 막두께를 어느 정도 두껍게 할 필요가 있다는 것이 경험적으로 알려져 있다. 이에 반해, 티탄실리사이드막의 막두께가 두꺼울 수록 티탄실리사이드막과 실리콘과의 계면에서 박리가 발생하기 쉽게 된다는 문제가 있다. 이것은 상기 티탄실리사이드막은 실리콘상에 티탄막을 퇴적시킨 후에 열처리해서 실리콘과 티탄을 반응시키는 것에 의해서 형성하므로 그 반응시에 발생하는 막의 체적변환에 의해서 막내부에 응력이 발생하기 때문이다.
이 티탄실리사이드막 내부에 발생한 응력에 의해 티탄실리사이드막과 실리콘과의 계면 근방에도 높은 응력이 발생하지만, 그 응력은 티탄실리사이드막의 막두께가 두꺼울 수록, 또 티탄실리사이드막에 접하는 도전성막의 막내부응력(도전성막의 성막후에 발생하는 내부응력)이 높을 수록 커진다. 그리고, 상기 티탄실리사이드막과 실리콘과의 계면 근방에 발생하는 큰 응력이 티탄실리사이드막의 박리의 원인으로 되고 있다.
즉, 티탄실리사이드막은 그 막두께가 두꺼울 수록 박리되기 쉬워 반도체장치의 고집적화나 미세화를 도모하는데 있어서의 지장으로 되고 있다.
본 발명의 목적은 절연막에 마련된 콘택트홀내에서 실리콘과 도전성막이 티탄실리사이드막를 거쳐서 접속되는 경우에 있어서 티탄실리사이드막의 박리를 방지할 수 있는 반도체장치 및 그 제조방법을 제공하는 것이다.
도 1은 본 발명의 제1 실시예에 의한 반도체장치의 콘택트구조(콘택트홀 근방의 구조)를 도시한 단면도,
도 2a~도 2d는 제1도에 도시한 반도체장치의 제조방법을 도시한 도면,
도 3은 실리사이드반응에 따른 티탄실리사이드막의 막내부응력(실험에 있어서의 측정값)을 도시한 도면,
도 4는 실리콘기판과 티탄실리사이드막의 계면에 발생하는 계면응력과 도전성막의 내부 응력과의 관계를 도시한 도면,
도 5는 박리를 발생시키지 않기 위한 티탄실리사이드막의 막두께와 도전성막(TiN막)의 막내부응력과의 관계를 도시한 도면,
도 6은 본 발명의 제2 실시예에 의한 반도체장치의 콘택트구조(콘택트홀 근방의 구조)를 도시한 단면도,
도 7a~도 7d는 도 6에 도시한 반도체장치의 제조방법을 도시한 도면,
도 8은 도 6의 반도체장치의 변형예를 도시한 도면,
도 9는 본 발명의 제3 실시예에 의한 반도체장치의 콘택트구조(콘택트홀 근방의 구조)를 도시한 단면도,
도 10a~도 10d는 도 9에 도시한 반도체장치의 제조방법을 도시한 도면,
도 11은 본 발명의 제4 실시예에 의한 반도체장치의 콘택트구조(콘택트홀 근방의 구조)를 도시한 단면도,
도 12a~도 12d는 도 11에 도시한 반도체장치의 제조방법을 도시한 도면,
도 13은 본 발명의 제5 실시예에 의한 반도체장치를 도시한 단면도.
상기 목적을 달성하기 위해, 본 발명에 의하면 실리콘층과 도전성막이 절연막을 거쳐서 적층되고, 그 절연막에 콘택트홀이 마련되고, 그 콘택트홀의 내부에서 상기 실리콘층과 도전성막이 티탄실리사이드막을 거쳐서 접속되어 있는 반도체장치에 있어서, 상기 티탄실리사이드막의 두께의 상한을 성막후에 있어서의 상기 도전성막의 막내부응력에 대응해서 규정되는 값으로 한 것을 특징으로 하는 반도체장치가 제공된다.
상기와 같은 구성한 본 발명에 있어서는 티탄실리사이드막의 막두께와 그 티탄실리사이드막에 접하는 도전성막의 막내부응력과의 상관관계를 고려해서, 티탄실리사이드막의 두께의 상한을 도전성막의 막내부응력에 대응해서 규정되는 값으로 되도록 한다. 즉, 티탄실리사이드막의 두께를 박리시키지 않은 도전성막의 막내부응력에 따른 값으로 한다. 이것에 의해, 티탄실리사이드막과 실리콘과의 계면 근방에 발생하는 응력을 저하시킬 수 있어 티탄실리사이드막의 박리를 방지할 수 있게 된다.
여기에서, 상기와 같은 반도체장치에 있어서 바람직하게는 상기 실리콘층은 상기 절연막 및 도전성막이 적층되는 반도체장치의 실리콘기판을 이룬다.
또, 콘택트홀 내부에 있어서의 상기 실리콘기판의 위쪽에 다결정 실리콘층이 퇴적되고, 상기 티탄실리사이드막이 그 다결정 실리콘층과 도전성막 사이에 형성되어 있도록 해도 좋다.
또, 상기 반도체장치에 있어서 상기 실리콘기판상에 다결정 실리콘으로 이루어지는 게이트전극이 마련되고, 상기 콘택트홀이 그의 게이트전극의 상면에 마련되어 있도록 해도 좋다.
또, 본 발명에 의하면 MOS트랜지스터의 상부에 정보축적용 용량소자를 배치한 적층된 캐패시터구조의 메모리셀을 구비하고, 상기 MOS트랜지스터의 확산층과 비트선을 접속하는 콘택트홀 내부에 다결정 실리콘층을 퇴적시킴과 동시에 주변회로의 MOS트랜지스터의 확산층에 접속되는 전기배선과 상기 비트선이 동일한 W/TiN/Ti의 배선층으로 구성되어 있고, 상기 비트선 및 전기배선이 티탄실리사이드막을 거쳐서 상기 다결정 실리콘층 및 주변회로의 확산층에 각각 접속되어 있는 반도체장치에 있어서, 상기 티탄실리사이드막의 두께의 상한을 성막후에 있어서의 상기 도전성막의 막내부응력에 대응해서 규정되는 값으로 한 것을 특징으로 하는 반도체장치가 제공된다.
또, 상기와 같은 반도체장치에서는 티탄실리사이드막의 막두께 상한값t(nm)을 성막후에 있어서의 도전성막의 막내부응력σ(MPa)에 의해,
t=150-0.03σ
로 규정되는 값으로 하는 것이 바람직하다.
또, 상기 콘택트홀의 구멍직경의 상한은 0.4μm로 하는 것이 바람직하다.
또, 상술한 목적을 달성하기 위해, 실리콘기판상에 절연막을 마련하고, 그 절연막에 콘택트홀을 개구하고 적어도 그 콘택트홀의 내부에 상기 실리콘기판과 당접하도록 티탄막을 퇴적시키고, 그 티탄막과 당접하도록 도전성막을 퇴적시킨 후에 상기 티탄막 및 도전성막을 퇴적시킨 실리콘기판을 열처리하고 상기 티탄막과 실리콘기판 사이의 실리사이드반응에 의해서 티탄실리사이드막을 형성하는 반도체장치의 제조방법에 있어서, 상기 타탄막의 두께의 상한을 성막후에 있어서의 상기 도전성막의 막내부응력에 대응해서 규정되는 값으로 한 것을 특징으로 하는 반도체장치의 제조방법이 제공된다.
이와 같은 본 발명의 반도체장치의 제조방법에 있어서는 타탄막의 막두께와 그 도전성막의 막내부응력과의 상관관계를 고려해서 티탄막의 두께의 상한을 도전성막의 막내부응력에 대응해서 규정되는 값으로 되도록 한다. 즉, 티탄막의 두께를 티탄실리사이드막에 박리를 발생시키지 않는 도전성막의 막내부응력에 따른 값으로 한다. 이것에 의해, 티탄실리사이드막과 실리콘과의 계면 근방에 발생하는 응력을 박리발생응력값 이하로 할 수 있어 티탄실리사이드막의 박리를 방지하는 것이 가능하게 된다.
상기와 같은 반도체장치의 제조방법에서는 티탄막의 막두께 상한값Y(nm)를 성막후에 있어서의 도전성막의 막내부응력σ(MPa)에 의해,
y=60-0.012σ
로 규정되는 값으로 하는 것이 바람직하다.
또, 본 발명의 반도체장치의 제조방법에 있어서도 상기 콘택트홀의 구멍직경의 상한을 0.4μm로 하는 것이 바람직하다.
본 발명에 의하면, 절연막에 마련한 콘택트홀 내부에서 실리콘과 도전성막이 티탄실리사이드막을 거쳐서 접속되어 있는 반도체장치에 있어서, 티탄실리사이드막의 두께의 상한 및 티탄막의 상한의 각각을 도전성막의 막내부응력에 대응해서 규정되는 값으로 되도록 하므로, 실리콘과 티탄실리사이드막과의 계면에 있어서의 박리를 방지할 수 있고, 또 티탄실리사이드막의 두께의 제어에 의해서 실리콘과 도전성막과의 콘택트저항을 저감할 수도 있다. 따라서, 양호한 콘택트구조를 갖는 반도체장치를 제공할 수 있다.
이하, 본 발명의 제1 실시예에 대해서 도 1~도 5를 참조하면서 설명한다.
도 1 및 도 2a~도 2d는 각각 본 실시예의 반도체장치에 있어서의 콘택트구조(콘택트홀 근방의 구조) 및 그 제조방법을 도시한 도면이다.
본 반도체장치는 도 1에 도시하는 바와 같이 실리콘기판(1)과 실리콘기판(1)상에 형성된 게이트산화막(11) 및 게이트전극(12), 실리콘기판(1) 표면에 형성된 절연막(층간절연막)(4)를 구비하고, 절연막(4)에는 콘택트홀(5)가 마련되어 있다. 또, 실리콘기판(1)상에는 소자분리영역(2), 확산층(3a), (3b)가 형성되고, 콘택트홀(5) 내면, 콘택트홀(5) 바닥면의 확산층(3a) 표면 및 절연막(4)의 표면에는 티탄막(7) 및 도전성막(8)이 형성되어 있다. 또, 콘택트홀(5)의 내부에서는 확산층(3a)와 티탄막(7) 사이에 티탄실리사이드막(6)이 형성되고, 확산층(3a)와 도전성막(예를 들면 TiN막 등)(8)이 티탄실리사이드막(6)을 거쳐서 접속된 구성으로 되어 있다.
도 1에 도시한 반도체장치의 콘택트구조는 도 2a~도 2d에 도시한 제조 방법에 의해 제조된다. 즉,
[1] 실리콘기판(1)상에 소자분리영역(2)를 형성하고, 실리콘기판(1)의 노출부에 게이트산화막(11) 및 게이트전극(12)를 형성한다. 다음에, 게이트전극(12)와 소자분리영역(2)에 마스크로 해서 실리콘기판(1)에 불순물을 주입하고, 확산층(3a), (3b)를 형성한다. 이러한 상태를 도 2a에 단면도로 도시한다.
[2] 상기와 같은 각 소자를 형성한 실리콘기판(1)의 상면에 예를 들면 산화실리콘으로 이루어지는 절연막(4)를 형성한다. 그리고, 절연막(4)에 콘택트홀(5)를 마련한다. 이러한 상태를 도 2b에 단면도로 도시한다. 또한, 콘택트홀(5)의 구멍직경의 상한은 0.4μm로 하는 것이 바람직합니다.
[3] 절연막(4)의 상면, 콘택트홀(5) 내부의 절연막(4)의 측벽 및 콘택트홀 바닥면의 확산층(3a)의 상면에 접속하도록 티탄막(7)을 퇴적시키고, 또 이 타탄막(7)에 접하도록 도전성막(8)을 퇴적시킨다. 이러한 상태를 도 2c에 단면도로 도시한다.
[4] 그 후, 열처리를 실시해서 티탄막(7)과 확산층(3a)의 실리콘을 실리사이드 반응시켜 티탄막(7)과 확산층(3a)의 계면에 티탄실리사이드막(6)을 형성한다. 이러한 상태를 도 2d에 단면도로 도시한다. 또한, 실리사이드반응을 시키기 위한 열처리온도는 550℃ 이상인 것이 바람직하다.
상기 [1]~[4]의 공정 후, 원하는 공정(도시 생략)을 실행하는 것에 의해 반도체장치가 완성된다. 예를 들면, 1층째의 배선 및 절연막을 형성한 후, 필요에 따라서 2층째 이후의 배선 및 절연막의 형성이 실행되고 MOS트랜지스터구조 등이 완성된다.
단, 반도체장치의 제조수순은 상기의 설명에 한정되는 것은 아니고 배선층의 수도 1층에 한정되는 것은 아니다. 또, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 또는 마이크로컴퓨터 등에 그 반도체장치를 사용하는 것이 가능하다.
여기에서, 티탄막(7)의 막두께 상한값y(nm)은 티탄막(7)에 접하는 도전성막(8)의 막내부응력 σ(MPa)를 사용해서
y=60-0.012σ
로 규정되는 값으로 한다. 예를 들면, 도전성막(8)이 1000MPa의 막내부응력(인장응력)을 갖는 경우에는 티탄막(7)의 두께를 약 50nm이하로 한다. 이 두께 50nm이하의 티탄막(7)을 실리사이드 반응시키는 것에 의해 티탄실리사이드막(6)의 막두께는 125nm 이하로 된다. 이것은 이론적으로 티탄막(7)의 두께를 1로 하면 두께가 약 2.3인 실리콘이 소비되고 두께가 약 2.5인 티탄실리사이드막(6)이 형성되기 때문이다.
다음에, 본 실시예의 작용효과를 도 3~도 5를 참조하면서 설명한다.
도 3은 실리사이드반응에 따른 티탄실리사이드막(6)의 막내부응력(실험에 있어서의 측정값)을 도시한 도면이다. 도 3에서 알 수 있는 바와 같이, 열처리 온도가 550℃ 이상으로 되면 막내부응력이 급격히 증가한다. 이것은 550℃ 이상에서 실리사이드반응이 발생하기 때문이며, 티탄실리사이드막(6) 내부에는 최대 1000MPa의 인장응력이 발생하는 것이 실험적으로 명확하다.
도 4는 도 3에서 구해진 발생응력의 최대값 1000MPa와 콘택트구조를 고려하여 유한요소법에 의해서 티탄실리사이드와 실리콘의 계면에 발생하는 응력(전단응력)을 해석한 결과를 도시한 도면이다. 도 4에서 알 수 있는 바와 같이 티탄실리사이드막(6)의 막두께 증가에 따라, 또 티탄실리사이드막(6)에 접하는 도전성막(8)의 내부응력의 증가에 따라, 계면에 발생하는 응력은 증가한다. 티탄실리사이드막(6)의 박리를 발생시키지 않기 위해서는 상기 계면에 발생하는 응력이 박리발생의 임계응력값 이하로 되도록 티탄실리사이드막(6)의 막두께 및 도전성막(8)의 막내부응력을 설계(규정)하면 좋다.
도 5는 티탄실리사이드막(6)의 박리를 발생시키지 않기 위해 티탄실리사이드막(6)의 막두께와 도전성막(TiN막)(8)의 막내부응력과의 관계를 도시한 도면이다. 도 5에서 알 수 있는 바와 같이 도전성막(8)의 막내부응력이 작을 수록 박리가 발생하지 않는 티탄실리사이드막(6)의 한계 막두께는 두꺼워진다. 이 때, 티탄실리사이드막(6)의 막두께 상한값t(nm)과 도전성막(8)의 막내부응력σ(MPa)와의 관계는
t=150-0.03σ
로 나타내어지는 것이 실험 및 해석에 의해 명확하게 되었다. 이것에 의해 티탄막(7)에서 티탄실리사이드막(6)으로의 반응을 고려하면, 퇴적시키는 티탄막(7)의 막두께 상한값y(nm)과 도전성막의 막내부응력σ(MPa)와의 관계는 상술한 바와 같이
y=60-0.12σ
로 나타내어지게 된다. 즉, 티탄실리사이드막(6)의 박리를 방지시키기 위해서는 실리콘상(확산층(3a)상)에 퇴적시키는 티탄막(7)의 막두께 상한값y를 도전성막(8)의 내부응력σ(MPa)에 따라서 상기 식에 의해 결정되는 값으로 할 필요가 있다. 또, 도전성막(8) 막내부응력은 예를 들면 X선 회절을 사용해서 결정격자의 왜곡(즉, 결정의 격자정수)를 측정하는 것에 의해 용이하게 구할 수 있다.
그러나, 티탄실리사이드막을 거친 도전성막과 실리콘과의 콘택트저항은 티탄실리사이드막의 막두께가 20nm 이하로 되면 상승하는 것이 경험적으로 확인되어 있고, 그 때문에 티탄실리사이드막(6)의 막구께를 20nm 이상으로 할 필요가 있다. 티탄실리사이드막(6)의 막두께가 20nm인 경우, 박리를 발생시키지 않는 도전성막(8)의 막내부응력은 도 5에서 4300MPa로 되고, 따라서 저콘택트저항이고 또한 박리가 발생하는 일이 없는 콘택트구조를 실현하기 위해서는 도전성막(8)의 내부응력은 4300MPa 이하가 아니면 안되게 된다. 특히, 저저항화를 촉진시키기 위해서는 도전성막(8)의 막내부응력σ를 1000MPa 이하로 하고, 퇴적시키는 티탄막(7)의 막두께를 50nm정도로 해서 형성하는 티탄실리사이드막(6)의 막두께를 125nm정도 확보하는 것이 바람직하다.
이상과 같이 본 실시예에 의하면, 타탄막(7) 및 티탄실리사이드막(6)의 두께의 상한을 도전성막(8)의 막내부응력에 대응해서 규정되는 값으로 되도록 하므로, 티탄실리사이드막(6)과 실리콘기판(1)상의 확산층(3a)와의 계면 근방에 발생하는 응력을 박리발생응력값 이하로 할 수 있고, 따라서 티탄실리사이드막(6)의 박리를 방지할 수 있다.
또한, 상기에서는 실리사이드반응에 사용되지 않았던 미반응의 티탄막(7)의 도전성막(8)과 티탄실리사이드막(6) 사이에 존재하고 있는 경우에 대해서 설명했지만, 반드시 미반응의 티탄막이 존재할 필요는 없고, 모든 티탄막을 실리사이드반응에 사용해서 티탄실리사이드막(6)과 도전성막(8)이 직접 접하는 구성으로 해도 상관없다. 또, 티탄막(7)로서는 티탄 이외의 성분을 함유하는 것이라도 좋다.
다음에, 본 발명의 제2 실시예에 대해서 도 6~도 8을 참조하면서 설명한다. 도 6 및 도 7a~도 7d는 각각 본 실시예의 반도체장치에 있어서의 콘택트구조(콘택트홀 근방의 구조) 및 그 제조방법을 도시한 도면이며, 도 8은 도 6의 변형예이다. 단, 간단히 하기 위해, 도 6~도 8에 있어서 도 1 및 도 2a~도 2d와 동등한 부재에는 동일 부호를 붙이고 있다.
본 반도체장치는 도 6에 도시한 바와 같이 실리콘기판(1), 실리콘기판(1)상에 형성된 게이트산화막(11) 및 게이트전극(12), 실리콘기판(1) 표면에 형성된 절연막(층간절연막)(4)를 구비하고, 절연막(4)에는 콘택트홀(5)가 마련되어 있다. 또, 실리콘기판(1)상에는 소자분리영역(2), 확산층(3a), (3b)가 형성되고, 콘택트홀(5) 내부의 확산층(3a)상에 다결정 실리콘(10)이 퇴적되고, 콘택트홀(5)의 내면, 콘택트홀(5) 바닥면의 다결정 실리콘(10)의 표면 및 절연막(4)의 표면에는 티탄막(7) 및 도전성막(8)이 형성되어 있다. 또, 콘택트홀(5)의 내부에서는 다결정 실리콘(10)과 티탄막(7) 사이에 티탄실리사이드막(6)이 형성되고, 다결정 실리콘(10)과 도전성막(8)의 티탄실리사이드막(6)을 거쳐서 접속된 구성으로 되어 있다.
도 6에 도시한 반도체장치의 콘택트구조는 도 7a~도 7d에 도시한 제조방법에 의해 제조된다. 즉,
[5] 실리콘기판(1)상에 소자분리영역(2)를 형성하고, 실리콘기판(1)의 노출부에 게이트산화막(11) 및 게이트전극(12)를 형성한다. 다음에, 게이트전극(12)와 소자분리영역(2)에 마스크로 해서 실리콘기판(1)에 불순물을 주입하고, 확산층(3a), (3b)를 형성한다. 이 상태를 도 7a에 단면도로 도시한다.
[6] 상기와 같은 각 소자를 형성한 실리콘기판(1)의 상면에 예를 들면 산화실리콘으로 이루어지는 절연막(4)를 형성하고, 절연막(4)에 콘택트홀(5)를 마련한다. 그리고, 절연막(4)의 상면, 콘택트홀(5) 내부의 절연막(4)의 측벽 및 콘택트홀(5) 바닥면의 확산층(3a)의 상면에 접하도록, 예를 들면 CVD법(Chemical Vapor Deposition; 화학기상성장법)에 의해 다결정 실리콘(10)을 퇴적시키고, 콘택트홀(5)의 내부를 다결정 실리콘에 의해서 매립한다. 그 후, 절연막(4)의 상면에 퇴적된 여분의 다결정 실리콘을 에칭 등에 의해서 제거한다. 이 단계에서는 도 7b에 단면도로 도시하는 바와 같이 다결정 실리콘(10)이 콘택트홀(5)의 내부에 퇴적된 상태로 된다. 또한, 콘택트홀(5)의 구멍직경의 상한은 0.4μm로 하는 것이 바람직하다.
[7] 절연막(4)의 상면, 콘택트홀(5) 내부의 절연막(4)의 측벽 및 콘택트홀 바닥면의 다결정 실리콘(10)의 상면에 접하도록 티탄막(7)을 퇴적시키고, 또 이 타탄막(7)에 접하도록 도전성막(8)을 퇴적시킨다. 이 상태를 도 7c에 단면도로 도시한다.
[8] 그 후, 열처리를 실시해서 티탄막(7)과 다결정 실리콘(10)의 실리콘을 실리사이드 반응시키고 티탄막(7)과 다결정 실리콘(10)의 계면에 티탄실리사이드막(6)을 형성한다. 이 상태를 도 7d에 단면도로 도시한다. 또한, 실리사이드 반응을 시키기 위한 열처리온도는 550℃ 이상인 것이 바람직하다.
상기 [5]~[8]의 공정 후, 원하는 공정(도시 생략)을 실행하는 것에 의해 반도체장치가 완성된다. 예를 들면, 1층째의 배선 및 절연막을 형성한 후, 필요에 따라서 2층째 이후의 배선 및 절연막의 형성이 실행되어 MOS트랜지스터구조 등이 완성된다.
단, 반도체장치의 제조수순은 상기의 설명에 한정되는 것은 아니고 배선층의 수도 1층에 한정되는 것은 아니다. 또, DRAM, SRAM 또는 마이크로컴퓨터 등에 그 반도체장치를 사용하는 것이 가능하다.
이 때에도 제1 실시예와 마찬가지로 티탄막(7)의 막두께 상한값y(nm)을 티탄막(7)에 접하는 도전성막(8)(예를 들면 TiN막 등)의 막내부응력σ(MPa)를 사용해서
y=60-0.012σ
로 규정되는 값으로 하고, 또 이때의 티탄실리사이드막(6)의 막두께 상한값t(nm)을 도전성막(80의 막내부응력σ(MPa)를 사용해서
t=150-0.03σ
로 규정되는 값으로 한다.
본 실시예의 변형예로서 도 8에 도시하는 바와 같은 구성도 실현가능하다. 즉, 도 6에 도시한 반도체장치의 도전성막(예를 들면 TiN막 등)(8)상에 또는 텅스텐(W)막(9)를 적층시키고, 타탄막(7), 도전성막(8) 및 텅스텐막(9)에 의해서 3층구조의 전기배선(13)을 구성하도록 한 것이다.
이상과 같은 본 실시예에 의하면 제1 실시예와 마찬가지의 작용효과가 얻어지고, 티탄실리사이드막(6)의 박리를 방지할 수 있다. 또, 본 실시예에서는 다결정 실리콘(10)을 퇴적시키는 공정이 필요로 되지만, 콘택트홀(5)가 다결정 실리콘(10)에 의해 매립되어 그 깊이가 얕아지고, 다음 공정인 티탄막(7) 및 도전성막(8)의 퇴적이 용이하게 된다는 효과도 얻어진다.
또한, 본 실시예에 있어서도 반드시 미반응의 티탄막이 존재할 필요는 없고, 모든 티탄막을 실리사이드반응에 사용해서 티탄실리사이드막(6)과 도전성막(8)이 직접 접하는 구성으로 해도 상관없으며, 티탄막(7)이 티탄 이외의 성분을 함유하고 있어도 좋다.
다음에, 본 발명의 제3 실시예에 대해서 도 9 및 도 10a~도 10d를 참조하면서 설명한다. 본 실시예는 MOS(Metal Oxide Semiconductor)트랜지스터의 게이트전극의 콘택트구조에 관한 것으로서, 도 9 및 도 10a~도 10d는 각각 본 실시예의 반도체장치에 있어서의 콘택트구조(콘택트홀 근방의 구조) 및 그 제조방법을 도시한 도면이다. 단, 간단히 하기 위해, 도 9 및 도 10a~도 10d에 있어서 도 1 및 도 2a~도 2d와 동등한 부재에는 동일 부호를 붙이고 있다.
본 반도체장치는 도 9에 도시하는 바와 같이 실리콘기판(1), 실리콘기판(1)상에 형성된 게이트산화막(11) 및 게이트전극(12), 실리콘기판(1) 표면에 형성된 절연막(층간절연막)(4)를 구비하고, 절연막(4)의 게이트전극(12)상에는 콘택트홀(5)가 마련되어 있다. 또, 콘택트홀(5)의 내면, 콘택트홀(5) 바닥면의 게이트전극(12)의 표면 및 절연막(4)의 표면에는 티탄막(7) 및 도전성막(8)이 형성되어 있다. 또, 콘택트홀(5)의 내부에서는 확산층(3a)와 티탄막(7) 사이에 티탄실리사이드막(6)이 형성되고, 게이트 전극(12)와 도전성막(예를 들면 TiN막 등)(8)이 티탄실리사이드막(6)을 거쳐서 접속된 구성으로 되어 있다.
도 9에 도시한 반도체장치의 콘택트구조는 도 10a~도 10d에 도시한 제조방법에 의해 제조된다. 즉,
[9] 실리콘기판(1)상에 약 15nm의 두께의 실리콘산화막을 형성하고, 계속해서 실리콘산화막상에 CVD법 등에 의해 다결정 실리콘막을 형성하고, 포토리도그래피법에 의해 레지스트패턴을 형성하고, 그 레지스트패턴을 마스크로 해서 드라이에칭법에 의해 다결정 실리콘막과 실리콘 산화막을 패턴화해서 게이트산화막(11) 및 다결정 실리콘으로 이루어지는 게이트전극(12)를 형성한다. 이 상태를 도 10a에 단면도로 도시한다.
[10] 실리콘기판(1)의 상면에 예를 들면 산화실리콘으로 이루어지는 절연막(4)를 형성한다. 그리고, 절연막(4)에 게이트 전극(12)까지 도달하는 콘택트홀(5)를 마련한다. 이 상태를 도 10b에 단면도로 도시한다. 또한, 콘택트홀(5)의 구멍직경의 상한은 0.4μm로 하는 것이 바람직하다.
[11] 절연막(4)의 상면, 콘택트홀(5) 내부의 절연막(4)의 측벽 및 콘택트홀 바닥면의 게이트전극(12)의 상면에 접하도록 티탄막(7)을 퇴적시키고, 또 이 타탄막(7)에 접하도록 도전성막(8)을 퇴적시킨다. 이 상태를 도 10c에 단면도로 도시한다.
[12] 그 후, 열처리를 실행해서 티탄막(7)과 게이트전극(12)의 실리콘을 실리사이드반응시키고 티탄막(7)과 게이트전극(12)의 계면에 티탄실리사이드막(6)을 형성한다. 이러한 상태를 도 10d에 단면도로 도시한다. 또한, 실리사이드반응을 시키기 위한 열처리온도는 550℃ 이상인 것이 바람직하다.
상기 [9]~[12]의 공정 후, 원하는 공정(도시 생략)을 실행하는 것에 의해 반도체장치가 완성된다. 예를 들면, 1층째의 배선 및 절연막을 형성한 후, 필요에 따라서 2층째 이후의 배선 및 절연막의 형성이 실행되고 MOS트랜지스터구조 등이 완성된다.
단, 반도체장치의 제조수순은 상기의 설명에 한정되는 것은 아니고 배선층의 수도 1층에 한정되는 것은 아니다. 또, DRAM, SRAM 또는 마이크로컴퓨터 등에 그 반도체장치를 사용하는 것이 가능하다.
이 때에도 제1 실시예와 마찬가지로 티탄막(7)의 막두께 상한값y(nm) 및 티탄실리사이드막(6)의 막두께 상한값t(nm)을 티탄막(7)에 접하는 도전성막(8)(예를 들면 TiN막 등)의 막내부응력σ(MPa)를 사용해서 상술한 식에 의해 규정되는 값으로 한다. 이와 같은 본 실시예에 의하면 제1 실시예와 마찬가지의 작용효과가 얻어지고, 티탄실리사이드막(6)의 박리를 방지할 수 있다.
또한, 본 실시예에 있어서도 반드시 미반응의 티탄막이 존재할 필요는 없고, 모든 티탄막을 실리사이드반응에 사용해서 티탄실리사이드막(6)과 도전성막(8)이 직접 접하는 구성으로 해도 상관없으며, 티탄막(7)이 티탄 이외의 성분을 함유하고 있어도 좋다.
다음에, 본 발명의 제4 실시예에 대해서 도11 및 도 12a~도 12d를 참조하면서 설명한다. 본 실시예는 MOS트랜지스터의 게이트전극의 콘택트구조에 관한 것으로서, 도 11 및 도 12a~도 12d는 각각 본 실시예의 반도체장치에 있어서의 콘택트구조(콘택트홀 근방의 구조) 및 그 제조방법을 도시한 도면이다. 단, 간단히 하기 위해, 도 11 및 도 12a~도 12d에 있어서 도 1 및 도 2a~도 2d와 동등한 부재에는 동일 부호를 붙이고 있다.
본 반도체장치는 도 11에 도시한 바와 같이 실리콘기판(1), 실리콘기판(1)상에 형성된 게이트산화막(11) 및 게이트전극(12), 실리콘기판(1) 표면에 형성된 절연막(층간절연막)(4)를 구비하고, 절연막(4)의 게이트전극(12)상에는 콘택트홀(5)가 마련되어 있다. 또, 콘택트홀(5) 내부의 게이트전극(12)상에 다결정 실리콘(10)이 퇴적되고, 콘택트홀(5)의 내면, 콘택트홀(5) 바닥면의 다결정 실리콘(10)의 표면 및 절연막(4)의 표면에는 티탄막(7) 및 도전성막(8)이 형성되어 있다. 또, 콘택트홀(5) 내부에서의 다결정 실리콘(10)과 티탄막(7) 사이에 티탄실리사이드막(6)이 형성되고, 다결정 실리콘막(10)과 도전성막(예를 들면 TiN막 등)(8)이 티탄실리사이드막(6)을 거쳐서 접속된 구성으로 되어 있다.
도 11에 도시한 반도체장치의 콘택트구조는 도 12a~도 12d에 도시한 제조방법에 의해 제조된다. 즉,
[13] 실리콘기판(1)상에 약 15nm의 두께의 실리콘산화막을 형성하고, 계속해서 실리콘산화막상에 CVD법 등에 의해 다결정 실리콘막을 형성하고, 포토리도그래피법에 의해 레지스트패턴을 형성하고, 그 레지스트패턴을 마스크로 해서 드라이에칭법에 의해 다결정 실리콘막과 실리콘 산화막을 패턴화해서 게이트산화막(11) 및 다결정 실리콘으로 이루어지는 게이트전극(12)를 형성한다. 이 상태를 도 12a에 단면도로 도시한다.
[14] 실리콘기판(1)의 상면에 예를 들면 산화실리콘으로 이루어지는 절연막(4)를 형성하고, 절연막(4)에 게이트전극(12)까지 도달하는 콘택트홀(5)를 마련한다. 그리고, 절연막(4)의 상면, 콘택트홀(5) 내부의 절연막(4)의 측벽 및 콘택트홀(5) 바닥면에 확산층(3a)의 상면에 접하도록, 예를 들면 CVD법에 의해 다결정 실리콘(10)을 퇴적시키고, 콘택트홀(5)의 내부를 다결정 실리콘에 의해서 매립한다. 그 후, 절연막(4)의 상면에 퇴적된 여분의 다결정 실리콘을 에칭 등에 의해서 제거한다. 이 단계에서는 도 12b에 단면도로 도시하는 바와 같이 다결정 실리콘(10)의 콘택트홀(5)의 내부에 퇴적된 상태로 된다. 또한, 콘택트홀(5)의 구멍직경의 상한은 0.4μm로 하는 것이 바람직하다.
[15] 절연막(4)의 상면, 콘택트홀(5) 내부의 절연막(4)의 측벽 및 콘택트홀 바닥면의 다결정 실리콘(10)의 상면에 접하도록 티탄막(7)을 퇴적시키고, 또 이 타탄막(7)에 접하도록 도전성막(8)을 퇴적시킨다. 이러한 상태를 도 12c에 단면도로 도시한다.
[16] 그 후, 열처리를 실행해서 티탄막(7)과 다결정 실리콘(10)의 실리콘을 실리사이드 반응시키고 티탄막(7)과 다결정 실리콘(10)의 계면에 티탄실리사이드막(6)을 형성한다. 이 상태에 도 12d에 단면도로 도시한다. 또한, 실리사이드반응을 시키기 위한 열처리온도는 550℃ 이상인 것이 바람직하다.
상기 [13]~[16]의 공정 후, 원하는 공정(도시 생략)을 실행하는 것에 의해 반도체장치가 완성된다. 예를 들면, 1층째의 배선 및 절연막을 형성한 후, 필요에 따라서 2층째 이후의 배선 및 절연막의 형성이 실행되고 MOS트랜지스터구조 등이 완성된다.
단, 반도체장치의 제조수순은 상기의 설명에 한정되는 것은 아니고 배선층의 수도 1층에 한정되는 것은 아니다. 또, DRAM, SRAM 또는 마이크로컴퓨터 등에 그 반도체장치를 사용하는 것이 가능하다.
이 때에도 제1 실시예와 마찬가지로 티탄막(7)의 막두께 상한값y(nm) 및 티탄실리사이드막(6)의 막두께 상한값t(nm)을 티탄막(7)에 접하는 도전성막(8)(예를 들면 TiN막 등)의 막내부응력σ(MPa)를 사용해서 상술한 식에 의해 규정되는 값으로 한다. 이와 같은 본 실시예에 의하면 제1 실시예와 마찬가지의 작용효과가 얻어져 티탄실리사이드막(6)의 박리를 방지할 수 있다. 또한, 본 실시예에 있어서는 다결정 실리콘(10)을 퇴적시키는 공정이 필요로 되지만, 콘택트홀(5)가 다결정 실리콘(10)에 의해 매립되어 그 깊이가 얕아지고, 다음 공정인 티탄막(7) 및 도전성막(8)의 퇴적이 용이하게 된다는 효과도 얻어진다.
또한, 본 실시예에 있어서도 반드시 미반응의 티탄막이 존재할 필요는 없고, 모든 티탄막을 실리사이드반응에 사용해서 티탄실리사이드막(6)과 도전성막(8)이 직접 접하는 구성으로 해도 상관없으며, 티탄막(7)이 티탄 이외의 성분을 함유하고 있어도 좋다.
본 발명에 제5 실시예에 대해서 도 13을 참조하면서 설명한다. 본 실시예는 DRAM을 형성한 반도체기판의 주요부(메모리어레이 및 주변회로의 일부)의 콘택트구조에 관한 것으로서, 제1 실시예 및 제2 실시예의 양쪽의 구성을 갖는 실시예이다.
도 13에 도시한 실리콘기판(101)의 주면에는 메모리어레이(100A)(도면 중앙보다 좌측) 및 주변회로영역(100B)(도면 중앙보다 우측)이 형성되어 있다. 메모리어레이(100A)의 활성영역에는 여러개의 DRAM의 메모리셀이 형성되어 있고, 각 메모리셀은 1개의 메모리 선택용 MOS트랜지스터Qt와 그 상부에 배치된 1개의 정보축정용 용량소자C로 구성되어 있다. 즉, 메모리셀(100A)는 메모리선택용 MOS트랜지스터Qt 상부에 정보축적용 용량소자C를 배치한 적층된 캐패시터 구조로 구성되어 있고, 각각의 MOS트랜지스터Qt는 필드산화막(102)에 의해서 소자분리되어 있다.
메모리셀(100A)에 있어서의 메모리셀 선택용 MOS트랜지스터Qt는 게이트 산화막(11), 게이트전극(112a) 및 한쌍의 확산층(103a), (103b)(소오스, 드레인영역)로 구성되어 있다. 게이트전극(112a)는 예를 들면 다결정 실리콘막으로 이루어지고, 워드선WL과 일체로 구성되어 있다.
주변회로영역(100B)의 활성영역에는 여러개의 MOS트랜지스터Q1, Q2, ...이 형성되어 있다. 이 DRAM의 주변회로영역(100B)는 n채널형 MOS트랜지스터와 p채널형 MOS트랜지스터를 조합한 CMOS회로로 구성되어 있어도 좋다. 주변회로영역(100B)의 MOS트랜지스터Q1, Q2, ...는 게이트산화막(111), 게이트전극(112b) 및 한쌍의 확산층(103c), (103d)(소오스, 드레인영역)으로 구성되어 있다.
메모리셀(100A)에 있어서의 MOS트랜지스터Qt의 게이트전극(112a)와 주변회로영역(100B)의 MOS트랜지스터Q1, Q2, ...는 게이트전극(112b)의 상부 및 측벽에는 각각의 산화실리콘막(105)가 형성되어 있다. 또, 메모리셀 선택용 MOS트랜지스터Qt를 피복하는 산화실리콘막(105)의 상부에는 정보축적용 용량소자C가 형성되어 있고, 정보축적용 용량소자C는 메모리셀 선택용 MOS트랜지스터Qt의 한쪽의 확산층(103a)에 접속되어 있다. 그리고, 메모리셀(100A)의 정보축적용 용량소자C 및 주변회로영역(100B)의 MOS트랜지스터Q1, Q2, ...의 상부 전면에는 예를 들면 BPSG(Boron doped Phospho Silicate Glass)막등의 절연막(104)가 각각 형성되어 있다.
메모리셀 선택용 MOS트랜지스터Qt의 다른쪽의 확산층(103b)의 위쪽에 있어서는 절연막(104)에 콘택트홀(201)이 개구되고, 이 콘택트홀(201) 내부에는 다결정 실리콘(110)이 매립되어 있으며, 확산층(103b)에는 콘택트홀(210)내의 다결정 실리콘(110)을 거쳐서 비트선BL이 접속되어 있다.
주변회로영역(100B)에 있어서는 MOS트랜지스터Q1의 한쪽의 확산층(103c)의 위쪽에 있어서의 절연막(104)에는 콘택트홀(202)가 개구되고, 이 콘택트홀(202)를 거쳐서 비트선BL이 접속되어 있다. 또, MOS트랜지스터Q1의 다른쪽의 확산층(103d)의 위쪽에 있어서의 절연막(104)에 콘택트홀(203)이 개구되고, 이 콘택트홀(203)을 거쳐서 제1층째의 배선(113a)이 접속되어 있다. 또, MOS트랜지스터Q2의 확산층(103c)의 위쪽에 있어서의 절연막(104)에는 콘택트홀(204)가 개구되고, 이 콘택트홀(204)를 거쳐서 제1층째의 배선(113a)가 접속되고, 또한 MOS트랜지스터Q2의 확산층(103d)의 위쪽에 있어서의 절연막(104)에는 콘택트홀(205)가 개구되고, 이 콘택트홀(205)를 거쳐서 제1층째의 배선(113b)가 접속되어 있다.
상술한 비트선BL 및 제1층째의 배선(113a), (113b)는 하층측부터 순차 Ti막(107), TiN막(108), W막(109)를 적층한 구조로 되어 있고, 이들은 동일 구조의 배선층이다.
메모리셀(100A)에 있어서 메모리셀 선택용 MOS트랜지스터Qt의 확산층(103b) 위쪽에 있어서의 다결정실리콘(110)과 비트선BL의 일부를 구성하는 Ti막(107)과의 계면에는 타탄실리사이드층(106a)이 형성되어 있다. 또, 주변회로영역(100B)의 MOS트랜지스터Q1, Q2, ...의 확산층(103c), (103d)와 비트선BL 또는 제1층째의 배선(113a), (113b)의 일부를 구성하는 Ti막(107)과의 계면에는 티탄실리사이드층(106b)이 형성되어 있다.
상기와 같이 본 실시예에 있어서도 제1 실시예와 마찬가지로 Ti막(107)의 막두께 상한값y(nm) 및 티탄실리사이드막(106a), (106b)의 막두께 상한값t(nm)를 TiN막(도전성막)(8)의 막내부응력σ(MPa)를 사용해서 상술한 식에 의해 규정되는 값으로 한다. 이와 같은 본 실시예에 의하면, 제1 및 제2의 실시예와 마찬가지의 작용효과가 얻어지고, 티탄실리사이드막(106a), (106b)의 박리를 방지할 수 있다.
이상 기술한 바와 같이, 본 발명에 의하면, 절연막에 마련한 콘택트홀 내부에서 실리콘과 도전성막이 티탄실리사이드막을 거쳐서 접속되어 있는 반도체장치에 있어서, 티탄실리사이드막의 두께의 상한 및 티탄막의 상한의 각각을 도전성막의 막내부응력에 대응해서 규정되는 값으로 되도록 하므로, 실리콘과 티탄실리사이드의 계면에 있어서의 박리를 방지할 수 있고, 또 티탄실리사이드막의 두께의 제어에 의해서 실리콘과 도전성막과의 콘택트저항을 저감할 수도 있다. 따라서, 양호한 콘택트구조를 갖는 반도체장치를 제공할 수 있다.
본 발명은 상기 각 실시예에 한정되지 않고, 특허청구의 범위에 속하는 모든 변형예가 본 발명에 포함된다.

Claims (17)

  1. 실리콘층과 도전성막이 절연막을 거쳐서 적층되고, 그 절연막에 콘택트홀이 마련되고, 그 콘택트홀의 내부에서 상기 실리콘층과 도전성막이 티탄실리사이드막을 거쳐서 접속되어 있는 반도체장치에 있어서,
    상기 티탄실리사이드막은 성막후에 있어서의 상기 도전성막의 막내부응력에 대응해서 규정되는 막두께 상한값을 갖는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서,
    상기 실리콘층은 상기 절연막 및 상기 도전성막이 적층되는 반도체장치의 실리콘기판을 포함하는 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 콘택트홀 내부에 있어서의 상기 실리콘기판의 위쪽에 다결정 실리콘층이 퇴적되고, 상기 티탄실리사이드막이 상기 다결정 실리콘층과 상기 도전성막 사이에 형성되어 있는 것을 특징으로 하는 반도체장치.
  4. 제2항 또는 제3항에 있어서,
    상기 실리콘기판상에 다결정 실리콘으로 이루어지는 게이트전극이 마련되고, 상기 콘택트홀은 상기 게이트전극의 상면에 마련되어 있는 것을 특징으로 하는 반도체장치.
  5. MOS트랜지스터의 상부에 정보축적용 용량소자를 배치한 적층된 캐패시터구조의 메모리셀을 구비하고, 상기 MOS트랜지스터의 확산층과 비트선을 접속하는 콘택트홀 내부에 다결정 실리콘층을 퇴적시킴과 동시에 주변회로의 MOS트랜지스터의 확산층에 접속되는 전기배선과 상기 비트선이 동일한 W/TiN/Ti의 배선층으로 구성되어 있고, 상기 비트선 및 전기배선이 티탄실리사이드막을 거쳐서 상기 다결정 실리콘층 및 상기 주변회로의 확산층에 각각 접속되어 있는 반도체장치에 있어서,
    상기 티탄실리사이드막의 성막후에 있어서의 상기 도전성막의 막내부응력에 대응해서 규정되는 막두께 상한값을 갖는 것을 특징으로 하는 반도체장치.
  6. 제1항~제3항에 있어서,
    상기 티탄실리사이드막의 막두께 상한값t(nm)은 성막후에 있어서의 상기 도전성막의 막내부응력σ(MPa)에 의해
    t=150-0.03σ
    로 규정되는 값인 것을 특징으로 하는 반도체장치.
  7. 제4항에 있어서,
    상기 티탄실리사이드막의 막두께 상한값t(nm)은 성막후에 있어서의 상기 도전성막의 막내부응력σ(MPa)에 의해
    t=150-0.03σ
    로 규정되는 값인 것을 특징으로 하는 반도체장치.
  8. 제5항에 있어서,
    상기 티탄실리사이드막의 막두께 상한값t(nm)은 성막후에 있어서의 상기 도전성막의 막내부응력σ(MPa)에 의해
    t=150-0.03σ
    로 규정되는 값인 것을 특징으로 하는 반도체장치.
  9. 제1항~제3항에 있어서,
    상기 콘택트홀의 구멍직경의 상한은 0.4μm인 것을 특징으로 하는 반도체장치.
  10. 제4항에 있어서,
    상기 콘택트홀의 구멍직경의 상한은 0.4μm인 것을 특징으로 하는 반도체장치.
  11. 제5항에 있어서,
    상기 콘택트홀의 구멍직경의 상한은 0.4μm인 것을 특징으로 하는 반도체장치.
  12. 제6항에 있어서,
    상기 콘택트홀의 구멍직경의 상한은 0.4μm인 것을 특징으로 하는 반도체장치.
  13. 제7항에 있어서,
    상기 콘택트홀의 구멍직경의 상한은 0.4μm인 것을 특징으로 하는 반도체장치.
  14. 제8항에 있어서,
    상기 콘택트홀의 구멍직경의 상한은 0.4μm인 것을 특징으로 하는 반도체장치.
  15. 실리콘기판상에 절연막을 마련하고, 그 절연막에 콘택트홀을 개구하고 적어도 상기 콘택트홀의 내부에 상기 실리콘기판과 당접하도록 티탄막을 퇴적시키고, 상기 티탄막과 당접하도록 도전성막을 퇴적시킨 후에 상기 티탄막 및 상기 도전성막을 퇴적시킨 상기 실리콘기판을 열처리하고 상기 티탄막과 상기 실리콘기판 사이의 실리사이드반응에 의해서 티탄실리사이드막을 형성하는 반도체장치의 제조방법에 있어서,
    상기 타탄막의 두께의 상한값을 성막후에 있어서의 상기 도전성막의 막내부응력에 대응해서 규정되는 값으로 한 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제15항에 있어서,
    상기와 티탄막의 막두께 상한값y(nm)은 성막후에 있어서의 상기 도전성막의 막내부응력σ(MPa)에 의해,
    y=60-0.012σ
    로 규정되는 값인 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제15항 또는 제16항에 있어서,
    상기 콘택트홀의 구멍직경의 상한은 0.4μm인 것을 특징으로 하는 반도체장치의 제조방법.
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