JP3380372B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置及びそ
の製造方法に関するものであって、とくに高誘電率の材
料をキャパシタ誘電体膜に用いたＤＲＡＭ（Dynamic Ra
ndom AccessMemory）の構造及びその製造方法に関する
ものである。
の製造方法に関するものであって、とくに高誘電率の材
料をキャパシタ誘電体膜に用いたＤＲＡＭ（Dynamic Ra
ndom AccessMemory）の構造及びその製造方法に関する
ものである。
【０００２】
【従来の技術】従来より、記憶情報のランダムな入出力
が可能な半導体記憶装置の１つとして、ＤＲＡＭが広く
用いられている。そして、一般にＤＲＡＭは、多数の記
憶情報を蓄積する記憶領域であるメモリセルアレイ部
と、外部との入出力に必要な周辺回路部とを有してい
る。
が可能な半導体記憶装置の１つとして、ＤＲＡＭが広く
用いられている。そして、一般にＤＲＡＭは、多数の記
憶情報を蓄積する記憶領域であるメモリセルアレイ部
と、外部との入出力に必要な周辺回路部とを有してい
る。
【０００３】図４３は、一般的なＤＲＡＭの構成を示す
ブロック図である。図４３に示すように、ＤＲＡＭ１５
０は、記憶情報を蓄積するためのメモリセルアレイ１５
１と、単位記憶回路を構成するメモリセルを選択するた
めのアドレス信号を外部から受けるロウアンドカラムア
ドレスバッファ１５２と、そのアドレス信号を解読する
ことによってメモリセルを指定するロウデコーダ１５３
及びカラムデコーダ１５４と、指定されたメモリセルに
蓄積された信号を増幅して読み出すためのセンスリフレ
ッシュアンプ１５５と、データ入出力のためのデータイ
ンバッファ１５６及びデータアウトバッファ１５７と、
クロック信号を発生させるためのクロックジェネレータ
１５８とを備えている。
ブロック図である。図４３に示すように、ＤＲＡＭ１５
０は、記憶情報を蓄積するためのメモリセルアレイ１５
１と、単位記憶回路を構成するメモリセルを選択するた
めのアドレス信号を外部から受けるロウアンドカラムア
ドレスバッファ１５２と、そのアドレス信号を解読する
ことによってメモリセルを指定するロウデコーダ１５３
及びカラムデコーダ１５４と、指定されたメモリセルに
蓄積された信号を増幅して読み出すためのセンスリフレ
ッシュアンプ１５５と、データ入出力のためのデータイ
ンバッファ１５６及びデータアウトバッファ１５７と、
クロック信号を発生させるためのクロックジェネレータ
１５８とを備えている。
【０００４】半導体チップ上で大きな面積を占めるメモ
リセルアレイ１５１には、単位記憶情報を蓄積するため
のメモリセルがマトリクス上に複数個配置されている。
一般に、一つのメモリセルは、一つのＭＯＳ(Metal Oxi
de Semiconductor)トランジスタと、これに接続された
一つのキャパシタとで構成されている。このようなメモ
リセルは、１トランジスタ１キャパシタ型のメモリセル
と呼ばれている。このタイプのメモリセルは、構成が簡
単なため、メモリセルアレイ１５１の集積度を向上させ
ることが容易である。このため、大容量のＤＲＡＭにお
いて広く用いられている。
リセルアレイ１５１には、単位記憶情報を蓄積するため
のメモリセルがマトリクス上に複数個配置されている。
一般に、一つのメモリセルは、一つのＭＯＳ(Metal Oxi
de Semiconductor)トランジスタと、これに接続された
一つのキャパシタとで構成されている。このようなメモ
リセルは、１トランジスタ１キャパシタ型のメモリセル
と呼ばれている。このタイプのメモリセルは、構成が簡
単なため、メモリセルアレイ１５１の集積度を向上させ
ることが容易である。このため、大容量のＤＲＡＭにお
いて広く用いられている。
【０００５】また、ＤＲＡＭのメモリセルは、キャパシ
タの構造によっていくつかのタイプに分類することがで
きる。この中にスタックトキャパシタと呼ばれるものが
ある。このスタックトキャパシタは、キャパシタの主要
部をゲート電極やフィールド酸化膜の上にまで延在させ
ることによって、キャパシタの電極間の対向面積を増大
させるものである。
タの構造によっていくつかのタイプに分類することがで
きる。この中にスタックトキャパシタと呼ばれるものが
ある。このスタックトキャパシタは、キャパシタの主要
部をゲート電極やフィールド酸化膜の上にまで延在させ
ることによって、キャパシタの電極間の対向面積を増大
させるものである。
【０００６】スタックトキャパシタは、このような特徴
を有するため、半導体記憶装置の集積化に伴って素子が
微細化された場合でも、キャパシタ容量を確保すること
が可能になる。その結果、半導体記憶装置の高集積化に
伴ってスタックトキャパシタが多く用いられるようにな
った。
を有するため、半導体記憶装置の集積化に伴って素子が
微細化された場合でも、キャパシタ容量を確保すること
が可能になる。その結果、半導体記憶装置の高集積化に
伴ってスタックトキャパシタが多く用いられるようにな
った。
【０００７】しかしながら、素子が更に微細化され、例
えば２５６ＭｂｉｔＤＲＡＭなどにおいては、上記のス
タックトキャパシタを使用したとしても、もはや一定の
キャパシタ容量を確保することは困難となる。
えば２５６ＭｂｉｔＤＲＡＭなどにおいては、上記のス
タックトキャパシタを使用したとしても、もはや一定の
キャパシタ容量を確保することは困難となる。
【０００８】そこで、キャパシタ容量を増大させるた
め、キャパシタ誘電体膜として、ＰＺＴ(チタン酸ジル
コン酸鉛)等の高誘電率材料からなる誘電体膜を使用す
るといった試みがなされている。図４４には、キャパシ
タ誘電体膜としてＰＺＴ等の高誘電率材料を用いたＤＲ
ＡＭの一例が示されている。
め、キャパシタ誘電体膜として、ＰＺＴ(チタン酸ジル
コン酸鉛)等の高誘電率材料からなる誘電体膜を使用す
るといった試みがなされている。図４４には、キャパシ
タ誘電体膜としてＰＺＴ等の高誘電率材料を用いたＤＲ
ＡＭの一例が示されている。
【０００９】図４４に示すように、Ｐ型半導体基板１０
１の主表面における素子分離領域には、フィールド酸化
膜１０２が形成されている。半導体基板１０１の主表面
における素子形成領域には、トランスファゲートトラン
ジスタ１０３ａ、１０３ｂが形成されている。
１の主表面における素子分離領域には、フィールド酸化
膜１０２が形成されている。半導体基板１０１の主表面
における素子形成領域には、トランスファゲートトラン
ジスタ１０３ａ、１０３ｂが形成されている。
【００１０】トランスファゲートトランジスタ１０３ａ
は、半導体基板１０１の主表面に間隔をあけて形成され
たソース／ドレイン領域となるＮ型不純物領域１０６
ｃ、１０６ａ間のチャネル領域１２１上にゲート絶縁膜
１０５を介して形成されたゲート電極１０４ｂを有して
いる。
は、半導体基板１０１の主表面に間隔をあけて形成され
たソース／ドレイン領域となるＮ型不純物領域１０６
ｃ、１０６ａ間のチャネル領域１２１上にゲート絶縁膜
１０５を介して形成されたゲート電極１０４ｂを有して
いる。
【００１１】トランスファゲートトランジスタ１０３ｂ
は、ソース／ドレイン領域となるＮ型不純物領域１０６
ａ、１０６ｂとこの不純物領域１０６ａ、１０６ｂ間の
チャネル領域１２１上にゲート絶縁膜１０５を介して形
成されたゲート電極１０４ｃを有している。
は、ソース／ドレイン領域となるＮ型不純物領域１０６
ａ、１０６ｂとこの不純物領域１０６ａ、１０６ｂ間の
チャネル領域１２１上にゲート絶縁膜１０５を介して形
成されたゲート電極１０４ｃを有している。
【００１２】一方、フィールド酸化膜１０２上には、他
のトランスファゲートトランジスタのゲート電極１０４
ｄが延在している。ゲート電極１０４ｂ、１０４ｃ、１
０４ｄを覆うように酸化膜１０７が形成されている。ま
た、不純物領域１０６ａ上には、この不純物領域１０６
ａに電気的に接続されるように埋め込みビット線１０８
が形成されている。この埋め込みビット線１０８を覆う
ように絶縁層１０９が形成されている。
のトランスファゲートトランジスタのゲート電極１０４
ｄが延在している。ゲート電極１０４ｂ、１０４ｃ、１
０４ｄを覆うように酸化膜１０７が形成されている。ま
た、不純物領域１０６ａ上には、この不純物領域１０６
ａに電気的に接続されるように埋め込みビット線１０８
が形成されている。この埋め込みビット線１０８を覆う
ように絶縁層１０９が形成されている。
【００１３】これらの絶縁膜１０９および酸化膜１０７
を覆うように第１の層間絶縁膜１１０が形成されてい
る。この第１の層間絶縁膜１１０の上面は平坦化されて
いる。第１の層間絶縁膜１１０において、不純物領域１
０６ｂ上に位置する部分にコンタクトホール１１０ａが
形成されている。
を覆うように第１の層間絶縁膜１１０が形成されてい
る。この第１の層間絶縁膜１１０の上面は平坦化されて
いる。第１の層間絶縁膜１１０において、不純物領域１
０６ｂ上に位置する部分にコンタクトホール１１０ａが
形成されている。
【００１４】このコンタクトホール１１０ａ内には、不
純物領域１０６ｂと電気的に接続されたプラグ１１１が
形成されている。このプラグ１１１の上面から第１の層
間絶縁膜１１０の上面にわたって、白金等からなるキャ
パシタ下部電極１１４が形成されている。
純物領域１０６ｂと電気的に接続されたプラグ１１１が
形成されている。このプラグ１１１の上面から第１の層
間絶縁膜１１０の上面にわたって、白金等からなるキャ
パシタ下部電極１１４が形成されている。
【００１５】キャパシタ下部電極１１４を覆うようにキ
ャパシタ誘電膜１１５が形成されている。このキャパシ
タ誘電体１１５としては、ＰＺＴやＳｒＴｉＯ3等が用
いられる。このキャパシタ誘電体膜１１５を覆うように
キャパシタ上部電極１１６が形成されている。このキャ
パシタ上部電極１１６としては、普通、白金等が用いら
れる。
ャパシタ誘電膜１１５が形成されている。このキャパシ
タ誘電体１１５としては、ＰＺＴやＳｒＴｉＯ3等が用
いられる。このキャパシタ誘電体膜１１５を覆うように
キャパシタ上部電極１１６が形成されている。このキャ
パシタ上部電極１１６としては、普通、白金等が用いら
れる。
【００１６】キャパシタ上部電極１１６を覆うように第
２の層間絶縁膜１１７が形成されている。この第２の層
間絶縁膜１１７の上面は平坦化されている。第２の層間
絶縁膜１１７上には、間隔を隔てて第１のアルミ配線層
１１８が形成されている。この第１のアルミ配線層１１
８を覆うように保護膜１１９が形成されている。この保
護膜１１９上には、アルミニウム配線層１２０が形成さ
れている。
２の層間絶縁膜１１７が形成されている。この第２の層
間絶縁膜１１７の上面は平坦化されている。第２の層間
絶縁膜１１７上には、間隔を隔てて第１のアルミ配線層
１１８が形成されている。この第１のアルミ配線層１１
８を覆うように保護膜１１９が形成されている。この保
護膜１１９上には、アルミニウム配線層１２０が形成さ
れている。
【００１７】上記のキャパシタ下部電極１１４と、キャ
パシタ誘電体膜１１５と、キャパシタ上部電極１１６と
で、キャパシタ１６０が構成されている。次に、図４５
〜図５３を用いて、図４４に示される従来のＤＲＡＭの
製造方法について説明する。図４５〜図５３は、従来の
ＤＲＡＭの製造工程の第１工程から第９工程を示す断面
図である。
パシタ誘電体膜１１５と、キャパシタ上部電極１１６と
で、キャパシタ１６０が構成されている。次に、図４５
〜図５３を用いて、図４４に示される従来のＤＲＡＭの
製造方法について説明する。図４５〜図５３は、従来の
ＤＲＡＭの製造工程の第１工程から第９工程を示す断面
図である。
【００１８】まず、図４５に示すように、半導体基板１
０１の主表面上の素子分離領域に、ＬＯＣＯＳ（Local
Oxidation of Silicon）法を用いてフィールド酸化膜１
０２を形成する。次に、熱酸化法などを用いて、ゲート
絶縁膜１０５を形成する。このゲート絶縁膜１０５上及
びフィールド酸化膜１０２上に、選択的にゲート電極
（ワード線）１０４ｂ、１０４ｃ、１０４ｄを形成す
る。
０１の主表面上の素子分離領域に、ＬＯＣＯＳ（Local
Oxidation of Silicon）法を用いてフィールド酸化膜１
０２を形成する。次に、熱酸化法などを用いて、ゲート
絶縁膜１０５を形成する。このゲート絶縁膜１０５上及
びフィールド酸化膜１０２上に、選択的にゲート電極
（ワード線）１０４ｂ、１０４ｃ、１０４ｄを形成す
る。
【００１９】これらのゲート電極１０４ｂ、１０４ｃ、
１０４ｄをマスクとして用いて、半導体基板１０１の主
表面に不純物を注入することによって、不純物領域１０
６ｃ、１０６ａ、１０６ｂをそれぞれ形成する。そし
て、ゲート電極１０４ｂ、１０４ｃ、１０４ｄを覆うよ
うに酸化膜１０７を形成する。
１０４ｄをマスクとして用いて、半導体基板１０１の主
表面に不純物を注入することによって、不純物領域１０
６ｃ、１０６ａ、１０６ｂをそれぞれ形成する。そし
て、ゲート電極１０４ｂ、１０４ｃ、１０４ｄを覆うよ
うに酸化膜１０７を形成する。
【００２０】そして、多結晶シリコンを半導体基板１０
１全面上に形成した後で所定形状にパターニングするこ
とによって、不純物領域１０６ａに電気的に接続される
埋め込みビット線１０８を形成する。この埋め込みビッ
ト線１０８を覆うように絶縁層１０９を形成する。この
後、ＣＶＤ（Chemical Vapour Deposition）法等を用い
て、第１の層間絶縁膜１１０を形成する。そして、この
第１の層間絶縁膜１１０に平坦化処理を施すことによっ
て、第１の層間絶縁膜１１０の上面を平坦化する。
１全面上に形成した後で所定形状にパターニングするこ
とによって、不純物領域１０６ａに電気的に接続される
埋め込みビット線１０８を形成する。この埋め込みビッ
ト線１０８を覆うように絶縁層１０９を形成する。この
後、ＣＶＤ（Chemical Vapour Deposition）法等を用い
て、第１の層間絶縁膜１１０を形成する。そして、この
第１の層間絶縁膜１１０に平坦化処理を施すことによっ
て、第１の層間絶縁膜１１０の上面を平坦化する。
【００２１】次に、図４６に示すように、第１の層間絶
縁膜１１０上に、所定形状にパターニングされたレジス
トパターン１２２を形成する。このレジストパターン１
２２をマスクとして用いて、第１の層間絶縁膜１１０に
異方性エッチング処理を施す。この後、レジストパター
ン１２２を除去する。これによって、図４７に示されて
いるように、コンタクトホール１１０ａが形成される。
縁膜１１０上に、所定形状にパターニングされたレジス
トパターン１２２を形成する。このレジストパターン１
２２をマスクとして用いて、第１の層間絶縁膜１１０に
異方性エッチング処理を施す。この後、レジストパター
ン１２２を除去する。これによって、図４７に示されて
いるように、コンタクトホール１１０ａが形成される。
【００２２】次に、図４８に示すように、ＣＶＤ法等を
用いて、コンタクトホール１１０ａを埋め込みかつ第１
の層間絶縁膜１１０を覆うように、多結晶シリコン層１
１１ａを形成する。この多結晶シリコン層１１１ａをエ
ッチバックすることによって、図４９に示されているよ
うに、コンタクトホール１１０ａ内にプラグ１１１が形
成される。
用いて、コンタクトホール１１０ａを埋め込みかつ第１
の層間絶縁膜１１０を覆うように、多結晶シリコン層１
１１ａを形成する。この多結晶シリコン層１１１ａをエ
ッチバックすることによって、図４９に示されているよ
うに、コンタクトホール１１０ａ内にプラグ１１１が形
成される。
【００２３】次に、図５０に示すように、スパッタリン
グ法などを用いて、プラグ１１１及び第１の層間絶縁膜
１１０上に白金層１１４等を形成する。この白金層１１
４等の上に、所定形状にパターニングされたレジストパ
ターン１２３を形成する。
グ法などを用いて、プラグ１１１及び第１の層間絶縁膜
１１０上に白金層１１４等を形成する。この白金層１１
４等の上に、所定形状にパターニングされたレジストパ
ターン１２３を形成する。
【００２４】次に、上記のレジストパターン１２３をマ
スクとして用いて、白金層１１４等にエッチング処理を
施す。これによって、図５１に示されているように、キ
ャパシタ下部電極１１４が形成される。
スクとして用いて、白金層１１４等にエッチング処理を
施す。これによって、図５１に示されているように、キ
ャパシタ下部電極１１４が形成される。
【００２５】次に、図５２に示すように、スパッタリン
グ法やＣＶＤ法等を用いて、キャパシタ下部電極１１４
を覆うように高誘電率材料からなるキャパシタ誘電体膜
１１５を形成する。このキャパシタ誘電体膜１１５の材
質としては、ＰＺＴやＳｒＴｉＯ3等が用いられる。キ
ャパシタ誘電体膜１１５を覆うようにして、白金層１１
６を形成する。この白金層１１６を所定形状に加工する
ことによって、キャパシタ上部電極１１６が形成され
る。
グ法やＣＶＤ法等を用いて、キャパシタ下部電極１１４
を覆うように高誘電率材料からなるキャパシタ誘電体膜
１１５を形成する。このキャパシタ誘電体膜１１５の材
質としては、ＰＺＴやＳｒＴｉＯ3等が用いられる。キ
ャパシタ誘電体膜１１５を覆うようにして、白金層１１
６を形成する。この白金層１１６を所定形状に加工する
ことによって、キャパシタ上部電極１１６が形成され
る。
【００２６】次に、図５３に示すように、ＣＶＤ法等を
用いて、キャパシタ上部電極１１６を覆うように第２の
層間絶縁膜１１７を形成する。この第２の層間絶縁膜１
１７上に、所定間隔をあけて、第１のアルミ配線層１１
８を形成する。そして、この第１のアルミ配線層１１８
を覆うように、ＣＶＤ法等を用いて、シリコン酸化膜等
からなる保護膜１１９を形成する（図４４参照）。この
保護膜１１９上に、第２のアルミ配線層１２０を形成す
る（図４４参照）。以上の工程を経て、図４４に示され
ている従来のＤＲＡＭが完成する。
用いて、キャパシタ上部電極１１６を覆うように第２の
層間絶縁膜１１７を形成する。この第２の層間絶縁膜１
１７上に、所定間隔をあけて、第１のアルミ配線層１１
８を形成する。そして、この第１のアルミ配線層１１８
を覆うように、ＣＶＤ法等を用いて、シリコン酸化膜等
からなる保護膜１１９を形成する（図４４参照）。この
保護膜１１９上に、第２のアルミ配線層１２０を形成す
る（図４４参照）。以上の工程を経て、図４４に示され
ている従来のＤＲＡＭが完成する。
【００２７】
【発明が解決しようとする課題】しかしながら、上記の
従来のＤＲＡＭには、次に説明するような問題点があっ
た。すなわち、従来例においては、層間絶縁膜の開口部
を介して半導体基板の主表面と電気的に接続されたキャ
パシタ下部電極及びキャパシタ誘電体膜上に形成された
キャパシタ上部電極等には、白金膜が用いられてきた。
この白金膜は、誘電体膜との界面に反応層を形成しにく
いという長所はあるものの、反応性に乏しいためその加
工が難しいという問題があった。また、白金以外の電極
材として例えば酸化ルテニウム等が知られているが、こ
れら材料の薄膜は、層間絶縁膜に用いられるシリコン酸
化膜との密着性に問題があった。また、この場合酸化ル
テニウムの形成時に、プラグ材として用いるシリコンの
酸化が避けられず、コンタクト抵抗の増加やキャパシタ
ンスの低下が生じるといった問題があった。また、酸化
ルテニウムが高温酸素雰囲気に長時間暴露されると表面
が荒れ、リーク電流が増加するといった問題があった。
さらに、ルテニウム、イリジウム等の金属電極形成後に
高温の熱処理が施される場合、酸化性の雰囲気でなくと
もこれら金属電極表面の荒れがおこる場合があり、リー
ク電流の増加がおこるという問題もあった。
従来のＤＲＡＭには、次に説明するような問題点があっ
た。すなわち、従来例においては、層間絶縁膜の開口部
を介して半導体基板の主表面と電気的に接続されたキャ
パシタ下部電極及びキャパシタ誘電体膜上に形成された
キャパシタ上部電極等には、白金膜が用いられてきた。
この白金膜は、誘電体膜との界面に反応層を形成しにく
いという長所はあるものの、反応性に乏しいためその加
工が難しいという問題があった。また、白金以外の電極
材として例えば酸化ルテニウム等が知られているが、こ
れら材料の薄膜は、層間絶縁膜に用いられるシリコン酸
化膜との密着性に問題があった。また、この場合酸化ル
テニウムの形成時に、プラグ材として用いるシリコンの
酸化が避けられず、コンタクト抵抗の増加やキャパシタ
ンスの低下が生じるといった問題があった。また、酸化
ルテニウムが高温酸素雰囲気に長時間暴露されると表面
が荒れ、リーク電流が増加するといった問題があった。
さらに、ルテニウム、イリジウム等の金属電極形成後に
高温の熱処理が施される場合、酸化性の雰囲気でなくと
もこれら金属電極表面の荒れがおこる場合があり、リー
ク電流の増加がおこるという問題もあった。
【００２８】本発明は、上記のような問題点を解消する
ためになされたものであって、その製造が容易で、か
つ、高いキャパシタンスのセルキャパシタを有する半導
体装置、あるいはその製造方法を提供することを目的と
する。
ためになされたものであって、その製造が容易で、か
つ、高いキャパシタンスのセルキャパシタを有する半導
体装置、あるいはその製造方法を提供することを目的と
する。
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】
【００４０】
【課題を解決するための手段】
本発明の第１の態様は、
半導体記憶装置の製造方法において、半導体基板の主表
面上に、該主表面にまで達する開口部を有する層間絶縁
膜を形成する工程と、前記開口部に接続部材を埋め込む
工程と、前記接続部材を介して前記半導体基板の主表面
と電気的に接続されるキャパシタ下部電極としてルテニ
ウム又はイリジウムが主たる構成元素である金属薄膜を
形成する工程と、前記金属薄膜を構成する元素の酸化物
からなる金属酸化膜を、前記金属薄膜上に形成した後、
前記金属薄膜と前記金属酸化膜とからなる積層膜を所定
のキャパシタ下部電極構造に加工する工程と、前記加工
工程の後で、キャパシタ下部電極側面に現れる前記金属
薄膜電極表面を、急速熱酸化処理と酸素を含むガス雰囲
気中でのプラズマ処理とのうちの少なくとも１つの処理
により酸化し、金属酸化膜電極とする工程と、前記金属
酸化膜電極上に、高誘電率材料からなるキャパシタ誘電
体膜とキャパシタ上部電極とを順次形成する工程とを含
むことを特徴とするものである。
半導体記憶装置の製造方法において、半導体基板の主表
面上に、該主表面にまで達する開口部を有する層間絶縁
膜を形成する工程と、前記開口部に接続部材を埋め込む
工程と、前記接続部材を介して前記半導体基板の主表面
と電気的に接続されるキャパシタ下部電極としてルテニ
ウム又はイリジウムが主たる構成元素である金属薄膜を
形成する工程と、前記金属薄膜を構成する元素の酸化物
からなる金属酸化膜を、前記金属薄膜上に形成した後、
前記金属薄膜と前記金属酸化膜とからなる積層膜を所定
のキャパシタ下部電極構造に加工する工程と、前記加工
工程の後で、キャパシタ下部電極側面に現れる前記金属
薄膜電極表面を、急速熱酸化処理と酸素を含むガス雰囲
気中でのプラズマ処理とのうちの少なくとも１つの処理
により酸化し、金属酸化膜電極とする工程と、前記金属
酸化膜電極上に、高誘電率材料からなるキャパシタ誘電
体膜とキャパシタ上部電極とを順次形成する工程とを含
むことを特徴とするものである。
【００４１】
【００４２】本発明の第２の態様は、半導体記憶装置の
製造方法において、半導体基板の主表面上に、該主表面
にまで達する開口部を有する層間絶縁膜を形成する工程
と、前記開口部にシリコンを主成分とする接続部材を埋
め込む工程と、前記接続部材を介して前記半導体基板の
主表面と電気的に接続されるキャパシタ下部電極として
ルテニウム又はイリジウムが主たる構成元素である金属
薄膜を形成する工程と、前記金属薄膜を構成する元素の
酸化物からなる金属酸化膜を前記金属薄膜上に形成した
後、前記金属薄膜と前記金属酸化膜とからなる積層膜を
所定のキャパシタ下部電極構造に加工する工程と、前記
加工工程の後で、キャパシタ下部電極側面に現れる前記
金属薄膜電極表面を、急速熱酸化処理と酸素を含むガス
雰囲気中でのプラズマ処理とのうちの少なくとも１つの
処理により酸化し、金属酸化膜電極とする工程と、前記
金属薄膜のシリサイド層が前記金属電極と前記接続部材
との間に形成されるよう熱処理を行う工程と、前記金属
酸化膜電極上に、高誘電率材料からなるキャパシタ誘電
体膜とキャパシタ上部電極とを順次形成する工程とを含
むことを特徴とするものである。
製造方法において、半導体基板の主表面上に、該主表面
にまで達する開口部を有する層間絶縁膜を形成する工程
と、前記開口部にシリコンを主成分とする接続部材を埋
め込む工程と、前記接続部材を介して前記半導体基板の
主表面と電気的に接続されるキャパシタ下部電極として
ルテニウム又はイリジウムが主たる構成元素である金属
薄膜を形成する工程と、前記金属薄膜を構成する元素の
酸化物からなる金属酸化膜を前記金属薄膜上に形成した
後、前記金属薄膜と前記金属酸化膜とからなる積層膜を
所定のキャパシタ下部電極構造に加工する工程と、前記
加工工程の後で、キャパシタ下部電極側面に現れる前記
金属薄膜電極表面を、急速熱酸化処理と酸素を含むガス
雰囲気中でのプラズマ処理とのうちの少なくとも１つの
処理により酸化し、金属酸化膜電極とする工程と、前記
金属薄膜のシリサイド層が前記金属電極と前記接続部材
との間に形成されるよう熱処理を行う工程と、前記金属
酸化膜電極上に、高誘電率材料からなるキャパシタ誘電
体膜とキャパシタ上部電極とを順次形成する工程とを含
むことを特徴とするものである。
【００４３】
【００４４】本発明の第３の態様は、半導体記憶装置の
製造方法において、半導体基板の主表面上に、該主表面
にまで達する開口部を有する層間絶縁膜を形成する工程
と、前記開口部の一部を接続部材で埋め込む工程と、前
記接続部材を介して前記半導体基板の主表面と電気的に
接続されるキャパシタ下部電極としてルテニウム又はイ
リジウムが主たる構成元素である金属薄膜を前記層間絶
縁膜を覆いかつ開口部内を埋め込むように形成する工程
と、前記金属薄膜を構成する元素の酸化物からなる金属
酸化膜を前記金属薄膜上に形成した後、前記金属薄膜と
前記金属酸化膜とからなる積層膜を所定のキャパシタ下
部電極構造に加工する工程と、前記加工工程の後で、キ
ャパシタ下部電極側面に現れる前記金属薄膜電極表面
を、急速熱酸化処理と酸素を含むガス雰囲気中でのプラ
ズマ処理とのうちの少なくとも１つの処理により酸化
し、金属酸化膜電極とする工程と、前記金属酸化膜電極
上に、高誘電率材料からなるキャパシタ誘電体膜とキャ
パシタ上部電極とを順次形成する工程とを含むことを特
徴とするものである。
製造方法において、半導体基板の主表面上に、該主表面
にまで達する開口部を有する層間絶縁膜を形成する工程
と、前記開口部の一部を接続部材で埋め込む工程と、前
記接続部材を介して前記半導体基板の主表面と電気的に
接続されるキャパシタ下部電極としてルテニウム又はイ
リジウムが主たる構成元素である金属薄膜を前記層間絶
縁膜を覆いかつ開口部内を埋め込むように形成する工程
と、前記金属薄膜を構成する元素の酸化物からなる金属
酸化膜を前記金属薄膜上に形成した後、前記金属薄膜と
前記金属酸化膜とからなる積層膜を所定のキャパシタ下
部電極構造に加工する工程と、前記加工工程の後で、キ
ャパシタ下部電極側面に現れる前記金属薄膜電極表面
を、急速熱酸化処理と酸素を含むガス雰囲気中でのプラ
ズマ処理とのうちの少なくとも１つの処理により酸化
し、金属酸化膜電極とする工程と、前記金属酸化膜電極
上に、高誘電率材料からなるキャパシタ誘電体膜とキャ
パシタ上部電極とを順次形成する工程とを含むことを特
徴とするものである。
【００４５】
【００４６】本発明の第４の態様は、半導体記憶装置の
製造方法において、半導体基板の主表面上に、該主表面
にまで達する開口部を有する層間絶縁膜を形成する工程
と、前記開口部の一部をシリコンを主成分とする接続部
材で埋め込む工程と、前記接続部材を介して前記半導体
基板の主表面と電気的に接続されるキャパシタ下部電極
としてルテニウム又はイリジウムが主たる構成元素であ
る金属薄膜を前記層間絶縁膜を覆いかつ開口部内を埋め
込むように形成する工程と、前記金属薄膜を構成する元
素の酸化物からなる金属酸化膜を前記金属薄膜上に形成
した後、前記金属薄膜と前記金属酸化膜とからなる積層
膜を所定のキャパシタ下部電極構造に加工する工程と、
前記加工工程の後で、キャパシタ下部電極側面に現れる
前記金属薄膜電極表面を、急速熱酸化処理と酸素を含む
ガス雰囲気中でのプラズマ処理とのうちの少なくとも１
つの処理により酸化し、金属酸化膜電極とする工程と、
前記金属薄膜のシリサイド層が前記金属電極と前記接続
部材との間に形成されるよう熱処理を行う工程と、前記
金属酸化膜電極上に、高誘電率材料からなるキャパシタ
誘電体膜とキャパシタ上部電極とを順次形成する工程と
を含むことを特徴とするものである。
製造方法において、半導体基板の主表面上に、該主表面
にまで達する開口部を有する層間絶縁膜を形成する工程
と、前記開口部の一部をシリコンを主成分とする接続部
材で埋め込む工程と、前記接続部材を介して前記半導体
基板の主表面と電気的に接続されるキャパシタ下部電極
としてルテニウム又はイリジウムが主たる構成元素であ
る金属薄膜を前記層間絶縁膜を覆いかつ開口部内を埋め
込むように形成する工程と、前記金属薄膜を構成する元
素の酸化物からなる金属酸化膜を前記金属薄膜上に形成
した後、前記金属薄膜と前記金属酸化膜とからなる積層
膜を所定のキャパシタ下部電極構造に加工する工程と、
前記加工工程の後で、キャパシタ下部電極側面に現れる
前記金属薄膜電極表面を、急速熱酸化処理と酸素を含む
ガス雰囲気中でのプラズマ処理とのうちの少なくとも１
つの処理により酸化し、金属酸化膜電極とする工程と、
前記金属薄膜のシリサイド層が前記金属電極と前記接続
部材との間に形成されるよう熱処理を行う工程と、前記
金属酸化膜電極上に、高誘電率材料からなるキャパシタ
誘電体膜とキャパシタ上部電極とを順次形成する工程と
を含むことを特徴とするものである。
【００４７】本発明の第５の態様は、本発明の第１、第
２、第３又は第４の態様にかかる半導体記憶装置の製造
方法において、キャパシタ下部電極としてのルテニウム
又はイリジウムを主たる構成元素とする金属薄膜の酸化
物を形成する工程の後に、化学的機械研磨法により前記
キャパシタ下部電極表面を平坦化する工程を含むことを
特徴とするものである。
２、第３又は第４の態様にかかる半導体記憶装置の製造
方法において、キャパシタ下部電極としてのルテニウム
又はイリジウムを主たる構成元素とする金属薄膜の酸化
物を形成する工程の後に、化学的機械研磨法により前記
キャパシタ下部電極表面を平坦化する工程を含むことを
特徴とするものである。
【００４８】本発明の第６の態様は、本発明の第１〜第
５の態様のいずれか１つにかかる半導体記憶装置の製造
方法において、層間絶縁膜の開口部を接続部材で埋め込
む工程の後に、前記層間絶縁膜と前記キャパシタ下部電
極とを密着させる密着層を形成する工程を含むことを特
徴とするものである。
５の態様のいずれか１つにかかる半導体記憶装置の製造
方法において、層間絶縁膜の開口部を接続部材で埋め込
む工程の後に、前記層間絶縁膜と前記キャパシタ下部電
極とを密着させる密着層を形成する工程を含むことを特
徴とするものである。
【００４９】
【００５０】
【００５１】
【００５２】
【００５３】
【００５４】
【００５５】
【００５６】
【００５７】
【００５８】
【００５９】
【００６０】
【作用】
本発明の第１の態様にかかる半導体記憶装置の
製造方法においては、従来の製造手法とは異なり、ルテ
ニウム又はイリジウムが主たる構成元素である金属薄膜
が、接続部材を介して半導体基板の主表面と電気的に接
続される。次に、金属薄膜を構成する元素の酸化物から
なる金属酸化膜が金属薄膜上に形成され、該金属薄膜と
該金属酸化膜とからなる積層膜が目的のキャパシタ下部
電極形状に加工される。加工後、キャパシタ下部電極側
面には金属薄膜電極表面が一部露出するが、この露出部
は急速熱酸化処理及び／又は酸素を含むガス雰囲気中で
のプラズマ処理により酸化される。かくして、前記のよ
うな種々の利点を備えた本発明にかかる半導体記憶装置
が容易に製造される。
製造方法においては、従来の製造手法とは異なり、ルテ
ニウム又はイリジウムが主たる構成元素である金属薄膜
が、接続部材を介して半導体基板の主表面と電気的に接
続される。次に、金属薄膜を構成する元素の酸化物から
なる金属酸化膜が金属薄膜上に形成され、該金属薄膜と
該金属酸化膜とからなる積層膜が目的のキャパシタ下部
電極形状に加工される。加工後、キャパシタ下部電極側
面には金属薄膜電極表面が一部露出するが、この露出部
は急速熱酸化処理及び／又は酸素を含むガス雰囲気中で
のプラズマ処理により酸化される。かくして、前記のよ
うな種々の利点を備えた本発明にかかる半導体記憶装置
が容易に製造される。
【００６１】
【００６２】本発明の第２の態様にかかる半導体記憶装
置の製造方法においては、従来の製造手法とは異なり、
ルテニウム又はイリジウムが主たる構成元素である金属
薄膜が接続部材を介して半導体基板の主表面と電気的に
接続される。次に、金属薄膜を構成する元素の酸化物か
らなる金属酸化膜がその金属薄膜上に形成され、該金属
薄膜と該金属酸化膜とからなる積層膜が目的のキャパシ
タ下部電極形状に加工される。加工後、キャパシタ下部
電極側面には金属薄膜電極表面が一部露出しているが、
該露出部は急速熱酸化処理及び／又は酸素を含むガス雰
囲気中でのプラズマ処理により酸化される。さらに、金
属薄膜のシリサイド層が金属電極と接続部材との間に形
成されるように熱処理が行われる。かくして、前記のよ
うな種々の利点を備えた本発明にかかる半導体記憶装置
が容易に製造される。
置の製造方法においては、従来の製造手法とは異なり、
ルテニウム又はイリジウムが主たる構成元素である金属
薄膜が接続部材を介して半導体基板の主表面と電気的に
接続される。次に、金属薄膜を構成する元素の酸化物か
らなる金属酸化膜がその金属薄膜上に形成され、該金属
薄膜と該金属酸化膜とからなる積層膜が目的のキャパシ
タ下部電極形状に加工される。加工後、キャパシタ下部
電極側面には金属薄膜電極表面が一部露出しているが、
該露出部は急速熱酸化処理及び／又は酸素を含むガス雰
囲気中でのプラズマ処理により酸化される。さらに、金
属薄膜のシリサイド層が金属電極と接続部材との間に形
成されるように熱処理が行われる。かくして、前記のよ
うな種々の利点を備えた本発明にかかる半導体記憶装置
が容易に製造される。
【００６３】
【００６４】本発明の第３の態様にかかる半導体記憶装
置の製造方法においては、従来の製造手法とは異なり、
ルテニウム又はイリジウムが主たる構成元素である金属
薄膜が、層間絶縁膜を覆いかつ開口部内を埋め込むよう
に形成され、接続部材を介して半導体基板の主表面と電
気的に接続される。次に、金属薄膜電極を構成する元素
の酸化物からなる金属酸化膜がその金属薄膜上に形成さ
れ、該金属薄膜と該金属酸化膜とからなる積層膜が目的
のキャパシタ下部電極形状に加工される。加工後、キャ
パシタ下部電極側面には金属薄膜電極表面が一部露出し
ているが、該露出部は急速熱酸化処理及び／又は酸素を
含むガス雰囲気中でのプラズマ処理により酸化される。
かくして、前記のような種々の利点を備えた本発明にか
かる半導体記憶装置が容易に製造される。
置の製造方法においては、従来の製造手法とは異なり、
ルテニウム又はイリジウムが主たる構成元素である金属
薄膜が、層間絶縁膜を覆いかつ開口部内を埋め込むよう
に形成され、接続部材を介して半導体基板の主表面と電
気的に接続される。次に、金属薄膜電極を構成する元素
の酸化物からなる金属酸化膜がその金属薄膜上に形成さ
れ、該金属薄膜と該金属酸化膜とからなる積層膜が目的
のキャパシタ下部電極形状に加工される。加工後、キャ
パシタ下部電極側面には金属薄膜電極表面が一部露出し
ているが、該露出部は急速熱酸化処理及び／又は酸素を
含むガス雰囲気中でのプラズマ処理により酸化される。
かくして、前記のような種々の利点を備えた本発明にか
かる半導体記憶装置が容易に製造される。
【００６５】
【００６６】本発明の第４の態様にかかる半導体記憶装
置の製造方法においては、従来の製造手法とは異なり、
ルテニウム又はイリジウムが主たる構成元素である金属
薄膜が、層間絶縁膜を覆いかつ開口部内を埋め込むよう
に形成され、接続部材を介して半導体基板の主表面と電
気的に接続される。次に、金属薄膜を構成する元素の酸
化物からなる金属酸化膜がその金属薄膜上に形成され、
該金属薄膜と該金属酸化膜とからなる積層膜が目的のキ
ャパシタ下部電極形状に加工される。加工後、キャパシ
タ下部電極側面には金属薄膜電極表面が一部露出してい
るが、該露出部は急速熱酸化処理及び／又は酸素を含む
ガス雰囲気中でのプラズマ処理により酸化される。さら
に、金属薄膜のシリサイド層が金属電極と接続部材との
間に形成されるように熱処理が行われる。かくして、前
記のような種々の利点を備えた本発明にかかる半導体記
憶装置が容易に製造される。
置の製造方法においては、従来の製造手法とは異なり、
ルテニウム又はイリジウムが主たる構成元素である金属
薄膜が、層間絶縁膜を覆いかつ開口部内を埋め込むよう
に形成され、接続部材を介して半導体基板の主表面と電
気的に接続される。次に、金属薄膜を構成する元素の酸
化物からなる金属酸化膜がその金属薄膜上に形成され、
該金属薄膜と該金属酸化膜とからなる積層膜が目的のキ
ャパシタ下部電極形状に加工される。加工後、キャパシ
タ下部電極側面には金属薄膜電極表面が一部露出してい
るが、該露出部は急速熱酸化処理及び／又は酸素を含む
ガス雰囲気中でのプラズマ処理により酸化される。さら
に、金属薄膜のシリサイド層が金属電極と接続部材との
間に形成されるように熱処理が行われる。かくして、前
記のような種々の利点を備えた本発明にかかる半導体記
憶装置が容易に製造される。
【００６７】本発明の第５の態様にかかる半導体記憶装
置の製造方法においては、基本的には本発明の第１、第
２、第３又は第４の態様にかかる半導体記憶装置の製造
方法の場合と同様の作用が生じる。さらに、化学的機械
研磨法によりキャパシタ下部電極表面が平坦化されるの
で、リーク電流の増加が抑制される。
置の製造方法においては、基本的には本発明の第１、第
２、第３又は第４の態様にかかる半導体記憶装置の製造
方法の場合と同様の作用が生じる。さらに、化学的機械
研磨法によりキャパシタ下部電極表面が平坦化されるの
で、リーク電流の増加が抑制される。
【００６８】本発明の第６の態様にかかる半導体記憶装
置の製造方法においては、基本的には本発明の第１〜第
５の態様のいずれか１つにかかる半導体記憶装置の製造
方法の場合と同様の作用が生じる。さらに、層間絶縁膜
とキャパシタ下部電極との間に密着層が形成されるの
で、該層間絶縁膜とキャパシタ下部電極との間の密着性
が良好となる。
置の製造方法においては、基本的には本発明の第１〜第
５の態様のいずれか１つにかかる半導体記憶装置の製造
方法の場合と同様の作用が生じる。さらに、層間絶縁膜
とキャパシタ下部電極との間に密着層が形成されるの
で、該層間絶縁膜とキャパシタ下部電極との間の密着性
が良好となる。
【００６９】
【実施例】以下、本発明の実施例を具体的に説明する。
＜第１実施例＞以下、本発明の第１実施例を図１を用い
て説明する。図１は、本発明に基づく第１実施例にかか
るＤＲＡＭの構造を示す部分断面図である。図１中にお
いて、Ｐ型半導体基板１０１、フィールド酸化膜１０
２、トランスファゲートトランジスタ１０３ａ、１０３
ｂ、Ｎ型不純物領域１０６ａ、１０６ｂ、１０６ｃ、チ
ャネル領域１２１、ゲート絶縁膜１０５、ゲート電極１
０４ａ、１０４ｂ、１０４ｄ、酸化膜１０７、埋め込み
ビット線１０８、絶縁層１０９、第１の層間絶縁膜１１
０、コンタクトホール１１０ａ、プラグ１１１等のキャ
パシタ下部の構造については、図４４に一例を示す従来
の半導体記憶装置と同様である。また、キャパシタ上部
の第２の層間絶縁膜１１７、第１のアルミ配線層１１
８、保護膜１１９、アルミニウム配線層１２０等も、図
４４に示す従来の半導体記憶装置と同様である。
て説明する。図１は、本発明に基づく第１実施例にかか
るＤＲＡＭの構造を示す部分断面図である。図１中にお
いて、Ｐ型半導体基板１０１、フィールド酸化膜１０
２、トランスファゲートトランジスタ１０３ａ、１０３
ｂ、Ｎ型不純物領域１０６ａ、１０６ｂ、１０６ｃ、チ
ャネル領域１２１、ゲート絶縁膜１０５、ゲート電極１
０４ａ、１０４ｂ、１０４ｄ、酸化膜１０７、埋め込み
ビット線１０８、絶縁層１０９、第１の層間絶縁膜１１
０、コンタクトホール１１０ａ、プラグ１１１等のキャ
パシタ下部の構造については、図４４に一例を示す従来
の半導体記憶装置と同様である。また、キャパシタ上部
の第２の層間絶縁膜１１７、第１のアルミ配線層１１
８、保護膜１１９、アルミニウム配線層１２０等も、図
４４に示す従来の半導体記憶装置と同様である。
【００７０】第１実施例においては、キャパシタ下部電
極１１４を、金属電極１３０と金属酸化膜１３１とによ
って構成した。ここで、金属電極１３０の材料には、従
来の材料である白金に代えてルテニウム又はイリジウム
を用いた。また、金属酸化膜１３１の形成においては、
まず金属電極１３０の上部にそれらの金属電極材の酸化
物である上面金属酸化膜１３１ａを堆積し、金属電極１
３０と該上面金属酸化膜１３１ａとを合わせて加工した
後、金属電極１３０の側面を酸素プラズマ雰囲気下で酸
化することで側面金属酸化膜１３１ｂとし、上面金属酸
化膜１３１ａと側面金属酸化膜１３１ｂとにより金属酸
化膜１３１が構成されるようにしている。キャパシタ下
部電極１１４の膜厚としては、金属電極１３０について
は３０〜６００ｎｍであることが望ましく、金属酸化膜
１３１については、上面及び側面とも２０〜１００ｎｍ
であることが望ましい。第１実施例においては、金属電
極１３０については膜厚を３００ｎｍとし、金属酸化膜
１３１については膜厚を上面及び側面とも５０ｎｍとし
た。なお、層間絶縁膜１１０と金属電極１３０との間の
密着性に問題がある場合は、図２に示すようにチタン、
ジルコニウム、タンタル、シリコン、クロム、ニッケ
ル、コバルト、ニオブ、モリブデン等の金属又はそれら
の合金、あるいはその窒化物を密着層１３３として用い
るのが有効である。キャパシタ誘電体膜１１５にはＢａ
ＴｉＯ3膜を用いた。第１実施例では下部電極側面への
被覆性の観点からキャパシタ誘電体膜１１５の形成法と
してＣＶＤ法を選択している。電極膜とキャパシタ誘電
体膜１１５のエッチング加工は、反応性イオンエッチン
グ法によって行った。キャパシタ上部電極１１６には酸
化ルテニウムを用いた。その膜厚は、好ましくは３０〜
６００ｎｍであり、第１実施例では１００ｎｍとした。
第１実施例においては、キャパシタ電極を、従来の白金
に代えてルテニウムあるいはイリジウムによって構成し
たので、反応性イオンエッチングでの加工が容易となっ
た。また、キャパシタ誘電体膜の形成時に界面低誘電率
層の生成も認められず、信頼性の高い安定したキャパシ
タ特性を実現できた。
極１１４を、金属電極１３０と金属酸化膜１３１とによ
って構成した。ここで、金属電極１３０の材料には、従
来の材料である白金に代えてルテニウム又はイリジウム
を用いた。また、金属酸化膜１３１の形成においては、
まず金属電極１３０の上部にそれらの金属電極材の酸化
物である上面金属酸化膜１３１ａを堆積し、金属電極１
３０と該上面金属酸化膜１３１ａとを合わせて加工した
後、金属電極１３０の側面を酸素プラズマ雰囲気下で酸
化することで側面金属酸化膜１３１ｂとし、上面金属酸
化膜１３１ａと側面金属酸化膜１３１ｂとにより金属酸
化膜１３１が構成されるようにしている。キャパシタ下
部電極１１４の膜厚としては、金属電極１３０について
は３０〜６００ｎｍであることが望ましく、金属酸化膜
１３１については、上面及び側面とも２０〜１００ｎｍ
であることが望ましい。第１実施例においては、金属電
極１３０については膜厚を３００ｎｍとし、金属酸化膜
１３１については膜厚を上面及び側面とも５０ｎｍとし
た。なお、層間絶縁膜１１０と金属電極１３０との間の
密着性に問題がある場合は、図２に示すようにチタン、
ジルコニウム、タンタル、シリコン、クロム、ニッケ
ル、コバルト、ニオブ、モリブデン等の金属又はそれら
の合金、あるいはその窒化物を密着層１３３として用い
るのが有効である。キャパシタ誘電体膜１１５にはＢａ
ＴｉＯ3膜を用いた。第１実施例では下部電極側面への
被覆性の観点からキャパシタ誘電体膜１１５の形成法と
してＣＶＤ法を選択している。電極膜とキャパシタ誘電
体膜１１５のエッチング加工は、反応性イオンエッチン
グ法によって行った。キャパシタ上部電極１１６には酸
化ルテニウムを用いた。その膜厚は、好ましくは３０〜
６００ｎｍであり、第１実施例では１００ｎｍとした。
第１実施例においては、キャパシタ電極を、従来の白金
に代えてルテニウムあるいはイリジウムによって構成し
たので、反応性イオンエッチングでの加工が容易となっ
た。また、キャパシタ誘電体膜の形成時に界面低誘電率
層の生成も認められず、信頼性の高い安定したキャパシ
タ特性を実現できた。
【００７１】上記のように、キャパシタ下部電極をイリ
ジウムやルテニウムからなる金属電極とそれらの酸化物
からなる金属酸化膜で構成したので、従来の白金を電極
材として用いた場合に比べて、電極の加工が容易とな
る。層間絶縁膜と金属電極の間の密着性は、密着層によ
り改善される。また、キャパシタ下部電極の表面が金属
酸化膜で覆われるようにしたので、キャパシタ誘電体膜
形成時の高温の酸化雰囲気でも電極表面が反応せず、安
定なキャパシタ特性が得られる。第１実施例において
は、金属酸化膜を形成するために金属電極に対して急速
熱処理炉での酸化処理を施しているが、これ以外の方法
として、酸素を含むプラズマによる酸化やＣＶＤ法によ
る膜形成等も用いることができる。さらに、本発明は、
ＤＲＡＭ以外の高誘電率膜を用いた薄膜キャパシタを有
するデバイスに対しても有効に適用できることはいうま
でもない。
ジウムやルテニウムからなる金属電極とそれらの酸化物
からなる金属酸化膜で構成したので、従来の白金を電極
材として用いた場合に比べて、電極の加工が容易とな
る。層間絶縁膜と金属電極の間の密着性は、密着層によ
り改善される。また、キャパシタ下部電極の表面が金属
酸化膜で覆われるようにしたので、キャパシタ誘電体膜
形成時の高温の酸化雰囲気でも電極表面が反応せず、安
定なキャパシタ特性が得られる。第１実施例において
は、金属酸化膜を形成するために金属電極に対して急速
熱処理炉での酸化処理を施しているが、これ以外の方法
として、酸素を含むプラズマによる酸化やＣＶＤ法によ
る膜形成等も用いることができる。さらに、本発明は、
ＤＲＡＭ以外の高誘電率膜を用いた薄膜キャパシタを有
するデバイスに対しても有効に適用できることはいうま
でもない。
【００７２】＜第２実施例＞以下、本発明の第２実施例
を図３を用いて説明する。図３は、本発明に基づく第２
実施例にかかるＤＲＡＭの構造を示す部分断面図であ
る。図３中において、Ｐ型半導体基板１０１、フィール
ド酸化膜１０２、トランスファゲートトランジスタ１０
３ａ、１０３ｂ、Ｎ型不純物領域１０６ａ、１０６ｂ、
１０６ｃ、チャネル領域１２１、ゲート絶縁膜１０５、
ゲート電極１０４ａ、１０４ｂ、１０４ｄ、酸化膜１０
７、埋め込みビット線１０８、絶縁層１０９、第１の層
間絶縁膜１１０、コンタクトホール１１０ａ、プラグ１
１１等のキャパシタ下部の構造については、図４４に一
例を示す従来の半導体記憶装置と同様である。また、キ
ャパシタ上部の第２の層間絶縁膜１１７、第１のアルミ
配線層１１８、保護膜１１９、アルミニウム配線層１２
０等も、図４４に示す従来の半導体記憶装置と同様であ
る。
を図３を用いて説明する。図３は、本発明に基づく第２
実施例にかかるＤＲＡＭの構造を示す部分断面図であ
る。図３中において、Ｐ型半導体基板１０１、フィール
ド酸化膜１０２、トランスファゲートトランジスタ１０
３ａ、１０３ｂ、Ｎ型不純物領域１０６ａ、１０６ｂ、
１０６ｃ、チャネル領域１２１、ゲート絶縁膜１０５、
ゲート電極１０４ａ、１０４ｂ、１０４ｄ、酸化膜１０
７、埋め込みビット線１０８、絶縁層１０９、第１の層
間絶縁膜１１０、コンタクトホール１１０ａ、プラグ１
１１等のキャパシタ下部の構造については、図４４に一
例を示す従来の半導体記憶装置と同様である。また、キ
ャパシタ上部の第２の層間絶縁膜１１７、第１のアルミ
配線層１１８、保護膜１１９、アルミニウム配線層１２
０等も、図４４に示す従来の半導体記憶装置と同様であ
る。
【００７３】第２実施例においては、プラグ１１１は燐
をドープした多結晶シリコンとしている。金属酸化膜１
３０の形成時の熱処理によってプラグ１１１が酸化され
るのを防ぐために、多結晶シリコンに対してエッチング
を施すことで、プラグ１１１の上端が第１の層間絶縁膜
１１０の上面より凹んでいるようにした。その凹みの程
度は３０〜５００ｎｍが適当であり、第２実施例では５
０ｎｍとした。さらに、プラグ１１１を覆うように、キ
ャパシタ下部電極１１４として、シリサイド層１３２、
金属電極１３０及び金属酸化膜１３１が形成されてい
る。ここで、金属電極１３０の材料には、従来の白金に
代えてルテニウム又はイリジウムを用い、その側面及び
上面を急速熱処理炉で酸化することによって金属酸化膜
１３１としている。ここにおいて、処理温度を６００℃
以上の高温にすることで、金属電極１３０の一部がプラ
グ１１１のシリコンと反応し、シリサイド層１３２とな
る。このシリサイド層１３２の形成によって、キャパシ
タ下部電極１１４と基板１０１との間の電気的な抵抗を
低減することができる。図４に示すように、層間絶縁膜
１１０と金属電極１３０との間に、第１実施例で提案し
た密着層１３３を設ける場合は、密着層１３３とプラグ
１１１のシリコンとが反応してシリサイド層を形成する
場合があるが、これは何ら問題はなく、キャパシタ下部
電極１１４と基板１０１との間の電気的な抵抗の低減が
可能であることは確認済みである。キャパシタ下部電極
１１４膜の膜厚は、金属電極１３０については３０〜２
００ｎｍであることが望ましく、第２実施例では１００
ｎｍとした。また、上面金属酸化膜１３１については１
００〜７００ｎｍであることが望ましく、第２実施例で
は６００ｎｍとした。側面金属酸化膜１３１については
２０〜１００ｎｍであることが望ましく、第２実施例で
は５０ｎｍとした。また、キャパシタ上部電極１１６に
はルテニウムの酸化物を用いた。その膜厚は、好ましく
は４０〜２００ｎｍであり、第２実施例では１００ｎｍ
とした。キャパシタ誘電体膜１１５にはＳｒＴｉＯ3膜
を用い、第２実施例では第１実施例と同様に下部電極側
面への被覆性の観点からキャパシタ誘電体膜１１５の形
成法としてＣＶＤ法を選択している。電極膜とキャパシ
タ誘電体膜１１５のエッチング加工は、反応性イオンエ
ッチング法によって行うようにしている。第２実施例に
おいては、キャパシタの電極を従来の白金に代えてルテ
ニウムあるいはイリジウムによって構成したので、反応
性イオンエッチングでの加工が容易となる。また、キャ
パシタ誘電体膜形成時に界面低誘電率層の生成も認めら
れず、信頼性の高い安定したキャパシタ特性を実現する
ことができる。また、この素子においてはプラグの上端
を層間絶縁膜の上面から凹ませ、かつ、下部電極の一部
をシリサイド層としたために、コンタクト抵抗を低減さ
せることができる。なお、プラグの上端を層間絶縁膜の
上面から凹ませることなく、下部電極の一部をシリサイ
ド層とすることによってもコンタクト抵抗の低減効果が
あることも確認済みである。
をドープした多結晶シリコンとしている。金属酸化膜１
３０の形成時の熱処理によってプラグ１１１が酸化され
るのを防ぐために、多結晶シリコンに対してエッチング
を施すことで、プラグ１１１の上端が第１の層間絶縁膜
１１０の上面より凹んでいるようにした。その凹みの程
度は３０〜５００ｎｍが適当であり、第２実施例では５
０ｎｍとした。さらに、プラグ１１１を覆うように、キ
ャパシタ下部電極１１４として、シリサイド層１３２、
金属電極１３０及び金属酸化膜１３１が形成されてい
る。ここで、金属電極１３０の材料には、従来の白金に
代えてルテニウム又はイリジウムを用い、その側面及び
上面を急速熱処理炉で酸化することによって金属酸化膜
１３１としている。ここにおいて、処理温度を６００℃
以上の高温にすることで、金属電極１３０の一部がプラ
グ１１１のシリコンと反応し、シリサイド層１３２とな
る。このシリサイド層１３２の形成によって、キャパシ
タ下部電極１１４と基板１０１との間の電気的な抵抗を
低減することができる。図４に示すように、層間絶縁膜
１１０と金属電極１３０との間に、第１実施例で提案し
た密着層１３３を設ける場合は、密着層１３３とプラグ
１１１のシリコンとが反応してシリサイド層を形成する
場合があるが、これは何ら問題はなく、キャパシタ下部
電極１１４と基板１０１との間の電気的な抵抗の低減が
可能であることは確認済みである。キャパシタ下部電極
１１４膜の膜厚は、金属電極１３０については３０〜２
００ｎｍであることが望ましく、第２実施例では１００
ｎｍとした。また、上面金属酸化膜１３１については１
００〜７００ｎｍであることが望ましく、第２実施例で
は６００ｎｍとした。側面金属酸化膜１３１については
２０〜１００ｎｍであることが望ましく、第２実施例で
は５０ｎｍとした。また、キャパシタ上部電極１１６に
はルテニウムの酸化物を用いた。その膜厚は、好ましく
は４０〜２００ｎｍであり、第２実施例では１００ｎｍ
とした。キャパシタ誘電体膜１１５にはＳｒＴｉＯ3膜
を用い、第２実施例では第１実施例と同様に下部電極側
面への被覆性の観点からキャパシタ誘電体膜１１５の形
成法としてＣＶＤ法を選択している。電極膜とキャパシ
タ誘電体膜１１５のエッチング加工は、反応性イオンエ
ッチング法によって行うようにしている。第２実施例に
おいては、キャパシタの電極を従来の白金に代えてルテ
ニウムあるいはイリジウムによって構成したので、反応
性イオンエッチングでの加工が容易となる。また、キャ
パシタ誘電体膜形成時に界面低誘電率層の生成も認めら
れず、信頼性の高い安定したキャパシタ特性を実現する
ことができる。また、この素子においてはプラグの上端
を層間絶縁膜の上面から凹ませ、かつ、下部電極の一部
をシリサイド層としたために、コンタクト抵抗を低減さ
せることができる。なお、プラグの上端を層間絶縁膜の
上面から凹ませることなく、下部電極の一部をシリサイ
ド層とすることによってもコンタクト抵抗の低減効果が
あることも確認済みである。
【００７４】上記のように、キャパシタ下部電極をイリ
ジウムやルテニウムからなる金属電極とイリジウムやル
テニウムの酸化物からなる金属酸化膜及びイリジウムや
ルテニウムのシリサイド層で構成したので、従来の白金
を電極材として用いた場合に比べて、電極の加工が容易
となる。層間絶縁膜と金属電極の間の密着性は、密着層
により改善される。また、キャパシタ下部電極の表面が
金属酸化膜で覆われるようにしたので、キャパシタ誘電
体膜形成時の高温の酸化雰囲気でも電極表面が反応せ
ず、安定なキャパシタ特性が得られるようになり、プラ
グ材のシリコンと金属電極がシリサイド層を介して接続
されているようにしたので、コンタクト抵抗を低減する
ことができる。さらに、プラグの上端を層間膜の上面か
ら凹ませたので、金属酸化膜やキャパシタ誘電体膜形成
時にプラグ材のシリコンが酸化されることを避けること
ができる。なお、第２実施例においては、金属酸化膜を
形成するために金属電極に対して急速熱処理炉での酸化
処理を施したがこれ以外の方法として、酸素を含むプラ
ズマによる酸化やＣＶＤ法による膜形成等も用いること
ができる。さらに、本発明は、高誘電率膜を用いた薄膜
キャパシタを有する他のデバイスに対しても有効に適用
することができるのはいうまでもない。また、シリサイ
ド層の形成を金属電極の酸化と同時に行ったが、金属電
極の酸化をより低温で行い、その後にシリサイド形成を
行っても、あるいは逆の順で金属酸化膜の形成とシリサ
イド層の形成を行っても差しつかえはない。さらに、本
発明は、ＤＲＡＭ以外の高誘電率膜を用いた薄膜キャパ
シタを有するデバイスに対しても有効に適用することが
できるのはいうまでもない。
ジウムやルテニウムからなる金属電極とイリジウムやル
テニウムの酸化物からなる金属酸化膜及びイリジウムや
ルテニウムのシリサイド層で構成したので、従来の白金
を電極材として用いた場合に比べて、電極の加工が容易
となる。層間絶縁膜と金属電極の間の密着性は、密着層
により改善される。また、キャパシタ下部電極の表面が
金属酸化膜で覆われるようにしたので、キャパシタ誘電
体膜形成時の高温の酸化雰囲気でも電極表面が反応せ
ず、安定なキャパシタ特性が得られるようになり、プラ
グ材のシリコンと金属電極がシリサイド層を介して接続
されているようにしたので、コンタクト抵抗を低減する
ことができる。さらに、プラグの上端を層間膜の上面か
ら凹ませたので、金属酸化膜やキャパシタ誘電体膜形成
時にプラグ材のシリコンが酸化されることを避けること
ができる。なお、第２実施例においては、金属酸化膜を
形成するために金属電極に対して急速熱処理炉での酸化
処理を施したがこれ以外の方法として、酸素を含むプラ
ズマによる酸化やＣＶＤ法による膜形成等も用いること
ができる。さらに、本発明は、高誘電率膜を用いた薄膜
キャパシタを有する他のデバイスに対しても有効に適用
することができるのはいうまでもない。また、シリサイ
ド層の形成を金属電極の酸化と同時に行ったが、金属電
極の酸化をより低温で行い、その後にシリサイド形成を
行っても、あるいは逆の順で金属酸化膜の形成とシリサ
イド層の形成を行っても差しつかえはない。さらに、本
発明は、ＤＲＡＭ以外の高誘電率膜を用いた薄膜キャパ
シタを有するデバイスに対しても有効に適用することが
できるのはいうまでもない。
【００７５】＜第３実施例＞以下、本発明の第３実施例
である半導体記憶装置の製造方法を、図５〜図１３を用
いて説明する。図５〜図１３は、本発明に基づく第３実
施例にかかるＤＲＡＭの製造工程（製造方法）を示す部
分断面図である。
である半導体記憶装置の製造方法を、図５〜図１３を用
いて説明する。図５〜図１３は、本発明に基づく第３実
施例にかかるＤＲＡＭの製造工程（製造方法）を示す部
分断面図である。
【００７６】まず、図５に示すように、従来例と同様の
方法で、Ｐ型半導体基板１０１、フィールド酸化膜１０
２、トランスファゲートトランジスタ１０３ａ、１０３
ｂ、Ｎ型不純物領域１０６ａ、１０６ｂ、１０６ｃ、チ
ャネル領域１２１、ゲート絶縁膜１０５、ゲート電極１
０４ａ、１０４ｂ、１０４ｄ、酸化膜１０７、埋め込み
ビット線１０８、絶縁層１０９、第１の層間絶縁膜１１
０、コンタクトホール１１０ａ等のキャパシタ下部の構
造を形成する。そして、ＳｉＨ4系のガスによるＣＶＤ
法を用いてコンタクトホール１１０ａ内を埋め込みかつ
第１の層間絶縁膜１１０を覆うように形成した燐をドー
プした多結晶シリコン層にＲＩＥ法などを用いてエッチ
バック処理を施す。これにより、コンタクトホール１１
０ａ内にプラグ１１１を形成する。プラグ１１１の材料
として第３実施例ではシリコンを用いているが、タング
ステン、チタン、タンタルといった金属あるいはこれら
金属の合金や窒化物等も用いることができる。
方法で、Ｐ型半導体基板１０１、フィールド酸化膜１０
２、トランスファゲートトランジスタ１０３ａ、１０３
ｂ、Ｎ型不純物領域１０６ａ、１０６ｂ、１０６ｃ、チ
ャネル領域１２１、ゲート絶縁膜１０５、ゲート電極１
０４ａ、１０４ｂ、１０４ｄ、酸化膜１０７、埋め込み
ビット線１０８、絶縁層１０９、第１の層間絶縁膜１１
０、コンタクトホール１１０ａ等のキャパシタ下部の構
造を形成する。そして、ＳｉＨ4系のガスによるＣＶＤ
法を用いてコンタクトホール１１０ａ内を埋め込みかつ
第１の層間絶縁膜１１０を覆うように形成した燐をドー
プした多結晶シリコン層にＲＩＥ法などを用いてエッチ
バック処理を施す。これにより、コンタクトホール１１
０ａ内にプラグ１１１を形成する。プラグ１１１の材料
として第３実施例ではシリコンを用いているが、タング
ステン、チタン、タンタルといった金属あるいはこれら
金属の合金や窒化物等も用いることができる。
【００７７】次に、図６に示すように、金属電極１３０
をプラグ１１１の上面上及び第１の層間絶縁膜１１０表
面上に堆積する。金属電極１３０の材質としてはルテニ
ウム、イリジウム等が用いられる。第３実施例では用い
ていないが、これら金属電極１３０と層間絶縁膜１１０
との間の密着性に問題がある場合は、第１実施例で提案
したように密着層１３３を形成する方法が有効である。
ルテニウム、イリジウム等の堆積法としては、ＣＶＤ
法、スパッタリング法等が用いられる。第３実施例にお
いては、金属電極１３０としてルテニウム膜が、半導体
基板１０１を４００℃に加熱してスパッタリング法によ
って３００ｎｍの膜厚で形成された。半導体基板１０１
の加熱は行っても行わなくてもよいが、行う場合は８５
０℃以下にすることが好ましい。また、金属電極１３０
の膜厚は２０ｎｍ〜５００ｎｍの範囲にあることが好ま
しい。金属電極１３０はＣＶＤ法による形成も可能であ
る。ルテニウムをＣＶＤで堆積する場合、Ｒｕ（Ｃ
5Ｈ5）2、Ｒｕ（ＤＰＭ）3、Ｒｕ3（ＣＯ）12及びＲｕ
（ｈｆｂ）（ＣＯ）4のいずれかをを原料として３００
℃〜７００℃で堆積することができる。
をプラグ１１１の上面上及び第１の層間絶縁膜１１０表
面上に堆積する。金属電極１３０の材質としてはルテニ
ウム、イリジウム等が用いられる。第３実施例では用い
ていないが、これら金属電極１３０と層間絶縁膜１１０
との間の密着性に問題がある場合は、第１実施例で提案
したように密着層１３３を形成する方法が有効である。
ルテニウム、イリジウム等の堆積法としては、ＣＶＤ
法、スパッタリング法等が用いられる。第３実施例にお
いては、金属電極１３０としてルテニウム膜が、半導体
基板１０１を４００℃に加熱してスパッタリング法によ
って３００ｎｍの膜厚で形成された。半導体基板１０１
の加熱は行っても行わなくてもよいが、行う場合は８５
０℃以下にすることが好ましい。また、金属電極１３０
の膜厚は２０ｎｍ〜５００ｎｍの範囲にあることが好ま
しい。金属電極１３０はＣＶＤ法による形成も可能であ
る。ルテニウムをＣＶＤで堆積する場合、Ｒｕ（Ｃ
5Ｈ5）2、Ｒｕ（ＤＰＭ）3、Ｒｕ3（ＣＯ）12及びＲｕ
（ｈｆｂ）（ＣＯ）4のいずれかをを原料として３００
℃〜７００℃で堆積することができる。
【００７８】次に、図７に示すように、金属電極１３０
をＲＩＥ処理して所定の形状にパターニングする。第３
実施例においては、キャパシタの電極を従来の白金に代
えてルテニウムあるいはイリジウムによって構成したの
で、ＲＩＥでの加工が容易となり、金属電極１３０側面
の残さも認められない。
をＲＩＥ処理して所定の形状にパターニングする。第３
実施例においては、キャパシタの電極を従来の白金に代
えてルテニウムあるいはイリジウムによって構成したの
で、ＲＩＥでの加工が容易となり、金属電極１３０側面
の残さも認められない。
【００７９】次に、図８に示すように、金属電極１３０
の表面を酸化し、金属酸化膜電極１３１ａを形成する。
第３実施例においては、金属電極１３０としてのルテニ
ウムの酸化には、減圧酸素雰囲気で半導体基板１０１を
赤外線ランプにより５００℃〜７００℃で１０秒から６
００秒保持する急速熱酸化法を用いた。一般的な電気炉
において５００℃以上で加熱酸化すると、形成された酸
化ルテニウムの表面が荒れてしまいリーク電流を増加さ
せる要因となるが、急速熱酸化法により形成された酸化
ルテニウムは表面形状が平坦であった。金属酸化膜電極
１３１ａの膜厚は第３実施例では上面及び側面とも５０
ｎｍとしたが、上面及び側面で１０〜１００ｎｍであれ
ばよい。金属電極１３０の表面を酸化する方法として、
室温あるいは５００℃以下での酸素、Ｎ2Ｏ、オゾン等
の酸化性ガス雰囲気下のプラズマ処理も用いることがで
きる。この場合も、酸化ルテニウム表面が平坦であるこ
とが確認されている。
の表面を酸化し、金属酸化膜電極１３１ａを形成する。
第３実施例においては、金属電極１３０としてのルテニ
ウムの酸化には、減圧酸素雰囲気で半導体基板１０１を
赤外線ランプにより５００℃〜７００℃で１０秒から６
００秒保持する急速熱酸化法を用いた。一般的な電気炉
において５００℃以上で加熱酸化すると、形成された酸
化ルテニウムの表面が荒れてしまいリーク電流を増加さ
せる要因となるが、急速熱酸化法により形成された酸化
ルテニウムは表面形状が平坦であった。金属酸化膜電極
１３１ａの膜厚は第３実施例では上面及び側面とも５０
ｎｍとしたが、上面及び側面で１０〜１００ｎｍであれ
ばよい。金属電極１３０の表面を酸化する方法として、
室温あるいは５００℃以下での酸素、Ｎ2Ｏ、オゾン等
の酸化性ガス雰囲気下のプラズマ処理も用いることがで
きる。この場合も、酸化ルテニウム表面が平坦であるこ
とが確認されている。
【００８０】この第３実施例のように、プラグ１１１に
シリコンを主成分とする材料を選択した場合、図９に示
すように、金属酸化膜電極１３１ａで金属電極１３０を
覆った後、５００℃〜８００℃で１０秒から６０秒の急
速熱処理を施すことにより、金属電極の一部をその金属
のシリサイドにすることができる。第３実施例において
は１０ｎｍのルテニウムシリサイド層１３２を形成し
た。なお、シリサイド層１３２の膜厚は５０ｎｍ以下で
あることが望ましい。このように金属電極の一部をシリ
サイド化することにより安定なコンタクトを形成するこ
とができ、コンタクト抵抗が低減される。第１実施例で
提案したように、層間絶縁膜１１０と金属電極１３０と
の間に密着層１３３を設ける場合は、密着層１３３とプ
ラグ１１１のシリコンが反応してシリサイド層を形成す
る場合があるが、これは何ら問題はなく、キャパシタ下
部電極１１４と基板１０１との間の電気的な抵抗の低減
が可能であることが確認されている。第３実施例におい
ては金属電極加工後にシリサイド層１３２の形成を行っ
ているが、加工工程前であっても問題はない。
シリコンを主成分とする材料を選択した場合、図９に示
すように、金属酸化膜電極１３１ａで金属電極１３０を
覆った後、５００℃〜８００℃で１０秒から６０秒の急
速熱処理を施すことにより、金属電極の一部をその金属
のシリサイドにすることができる。第３実施例において
は１０ｎｍのルテニウムシリサイド層１３２を形成し
た。なお、シリサイド層１３２の膜厚は５０ｎｍ以下で
あることが望ましい。このように金属電極の一部をシリ
サイド化することにより安定なコンタクトを形成するこ
とができ、コンタクト抵抗が低減される。第１実施例で
提案したように、層間絶縁膜１１０と金属電極１３０と
の間に密着層１３３を設ける場合は、密着層１３３とプ
ラグ１１１のシリコンが反応してシリサイド層を形成す
る場合があるが、これは何ら問題はなく、キャパシタ下
部電極１１４と基板１０１との間の電気的な抵抗の低減
が可能であることが確認されている。第３実施例におい
ては金属電極加工後にシリサイド層１３２の形成を行っ
ているが、加工工程前であっても問題はない。
【００８１】次に、図１０あるいは図１１に示すよう
に、キャパシタ誘電体膜１１５としてＳｒＴｉＯ3膜を
堆積し、続いて上部電極１１６として酸化ルテニウムを
堆積する。第３実施例では、キャパシタ下部電極側面へ
の被覆性の観点からキャパシタ誘電体膜１１５の形成法
としてＣＶＤ法を選択している。キャパシタ誘電体膜形
成時において、第３実施例に示した酸化ルテニウム、ル
テニウム積層電極構造は安定であり、界面低誘電率層の
生成も認められず、信頼性の高い安定したキャパシタ特
性が実現された。上部電極１１６としての酸化ルテニウ
ム膜の堆積には、第３実施例においては、反応性スパッ
タリング法を用いた。この形成法は金属ルテニウムをタ
ーゲットとし、スパッタリングのガス成分に酸素を添加
するものである。なお、酸化ルテニウム上部電極の膜厚
は金属電極１３０堆積の場合と同様である。以上のよう
にして上部電極１１６まで形成した後、所定形状にパタ
ーニングする。
に、キャパシタ誘電体膜１１５としてＳｒＴｉＯ3膜を
堆積し、続いて上部電極１１６として酸化ルテニウムを
堆積する。第３実施例では、キャパシタ下部電極側面へ
の被覆性の観点からキャパシタ誘電体膜１１５の形成法
としてＣＶＤ法を選択している。キャパシタ誘電体膜形
成時において、第３実施例に示した酸化ルテニウム、ル
テニウム積層電極構造は安定であり、界面低誘電率層の
生成も認められず、信頼性の高い安定したキャパシタ特
性が実現された。上部電極１１６としての酸化ルテニウ
ム膜の堆積には、第３実施例においては、反応性スパッ
タリング法を用いた。この形成法は金属ルテニウムをタ
ーゲットとし、スパッタリングのガス成分に酸素を添加
するものである。なお、酸化ルテニウム上部電極の膜厚
は金属電極１３０堆積の場合と同様である。以上のよう
にして上部電極１１６まで形成した後、所定形状にパタ
ーニングする。
【００８２】次に、図１２あるいは図１３に示すよう
に、キャパシタ上部の第２の層間絶縁膜１１７、第１の
アルミ配線層１１８、保護膜１１９、アルミニウム配線
層１２０等を従来と同様の方法で形成すると、本発明に
基づく第３実施例におけるＤＲＡＭが完成することにな
る。
に、キャパシタ上部の第２の層間絶縁膜１１７、第１の
アルミ配線層１１８、保護膜１１９、アルミニウム配線
層１２０等を従来と同様の方法で形成すると、本発明に
基づく第３実施例におけるＤＲＡＭが完成することにな
る。
【００８３】上記のように、キャパシタ下部電極を、イ
リジウムやルテニウムからなる金属電極と、それらの酸
化物からなる金属酸化膜とで構成したので、従来の白金
を電極材として用いた場合に比べて、電極の加工が容易
となった。また、キャパシタ下部電極の表面が金属酸化
膜で覆われるようにしたので、キャパシタ誘電体膜形成
時に電極表面が反応せず、安定なキャパシタ特性が得ら
れるようになった。第３実施例においては、金属酸化膜
を形成するために金属電極に対して急速熱処理法での酸
化処理を施したので、キャパシタ下部電極表面を平坦に
することができ、リーク電流の増加を抑制することがで
きた。プラグ材としてシリコンを主成分とする材料を用
いる場合には、金属電極がシリサイド層を介して接続さ
れるようにしたので、コンタクト抵抗を低減することが
できた。さらに、本発明は、ＤＲＡＭ以外の高誘電率膜
を用いた薄膜キャパシタを有するデバイスに対しても有
効に適用できるものであることはいうまでもない。
リジウムやルテニウムからなる金属電極と、それらの酸
化物からなる金属酸化膜とで構成したので、従来の白金
を電極材として用いた場合に比べて、電極の加工が容易
となった。また、キャパシタ下部電極の表面が金属酸化
膜で覆われるようにしたので、キャパシタ誘電体膜形成
時に電極表面が反応せず、安定なキャパシタ特性が得ら
れるようになった。第３実施例においては、金属酸化膜
を形成するために金属電極に対して急速熱処理法での酸
化処理を施したので、キャパシタ下部電極表面を平坦に
することができ、リーク電流の増加を抑制することがで
きた。プラグ材としてシリコンを主成分とする材料を用
いる場合には、金属電極がシリサイド層を介して接続さ
れるようにしたので、コンタクト抵抗を低減することが
できた。さらに、本発明は、ＤＲＡＭ以外の高誘電率膜
を用いた薄膜キャパシタを有するデバイスに対しても有
効に適用できるものであることはいうまでもない。
【００８４】＜第４実施例＞以下、本発明の第４実施例
を示す半導体記憶装置の製造方法を、図１４〜図２３を
用いて説明する。図１４〜図２３は、本発明に基づく第
４実施例にかかるＤＲＡＭの製造工程（製造方法）を示
す部分断面図である。
を示す半導体記憶装置の製造方法を、図１４〜図２３を
用いて説明する。図１４〜図２３は、本発明に基づく第
４実施例にかかるＤＲＡＭの製造工程（製造方法）を示
す部分断面図である。
【００８５】まず、図１４と図１５とに示すように、Ｐ
型半導体基板１０１、フィールド酸化膜１０２、トラン
スファゲートトランジスタ１０３ａ、１０３ｂ、Ｎ型不
純物領域１０６ａ、１０６ｂ、１０６ｃ、チャネル領域
１２１、ゲート絶縁膜１０５、ゲート電極１０４ａ、１
０４ｂ、１０４ｄ、酸化膜１０７、埋め込みビット線１
０８、絶縁層１０９、第１の層間絶縁膜１１０、コンタ
クトホール１１０ａ、プラグ１１１及び金属電極１３０
を第３実施例と同様の方法で形成する。第４実施例には
用いていないが、第１実施例で提案したように、金属電
極１３０と層間絶縁膜１１０との間の密着性に問題があ
る場合は、密着層１３３を形成する。
型半導体基板１０１、フィールド酸化膜１０２、トラン
スファゲートトランジスタ１０３ａ、１０３ｂ、Ｎ型不
純物領域１０６ａ、１０６ｂ、１０６ｃ、チャネル領域
１２１、ゲート絶縁膜１０５、ゲート電極１０４ａ、１
０４ｂ、１０４ｄ、酸化膜１０７、埋め込みビット線１
０８、絶縁層１０９、第１の層間絶縁膜１１０、コンタ
クトホール１１０ａ、プラグ１１１及び金属電極１３０
を第３実施例と同様の方法で形成する。第４実施例には
用いていないが、第１実施例で提案したように、金属電
極１３０と層間絶縁膜１１０との間の密着性に問題があ
る場合は、密着層１３３を形成する。
【００８６】次に、図１６に示すように、金属電極１３
０の表面に金属酸化膜電極１３１ａを形成する。第４実
施例においては、金属酸化膜電極１３１ａとして反応性
スパッタリング法により堆積した酸化ルテニウム膜を用
いている。この酸化ルテニウムは半導体基板を室温から
５００℃に保持し、スパッタリングガスとしアルゴンと
酸素の混合ガスを導入して形成している。その膜厚は金
属電極１３０を形成する場合と同様である。こうして堆
積された酸化ルテニウムの表面は平坦であった。なお、
金属酸化膜電極１３１ａとしての酸化ルテニウムの形成
法については、第３実施例で提案したように、金属電極
１３０としてのルテニウム表面の急速熱酸化法、あるい
は酸素、Ｎ2Ｏ、オゾン等の酸化性ガス雰囲気下のプラ
ズマ酸化法を適用できることはいうまでもない。
０の表面に金属酸化膜電極１３１ａを形成する。第４実
施例においては、金属酸化膜電極１３１ａとして反応性
スパッタリング法により堆積した酸化ルテニウム膜を用
いている。この酸化ルテニウムは半導体基板を室温から
５００℃に保持し、スパッタリングガスとしアルゴンと
酸素の混合ガスを導入して形成している。その膜厚は金
属電極１３０を形成する場合と同様である。こうして堆
積された酸化ルテニウムの表面は平坦であった。なお、
金属酸化膜電極１３１ａとしての酸化ルテニウムの形成
法については、第３実施例で提案したように、金属電極
１３０としてのルテニウム表面の急速熱酸化法、あるい
は酸素、Ｎ2Ｏ、オゾン等の酸化性ガス雰囲気下のプラ
ズマ酸化法を適用できることはいうまでもない。
【００８７】金属酸化膜電極１３１ａとしての酸化ルテ
ニウムを５００℃以上に加熱して堆積する場合、あるい
は堆積後５００℃以上の熱処理を施す場合には酸化ルテ
ニウムの表面が荒れてしまいリーク電流を増加させる。
この場合、酸性を示し酸化アルミニウムを主成分とする
スラリーを用いた化学的機械研磨法で図１６に示すよう
に平坦化することができる。なお、この方法で平坦化し
た場合、リーク電流は印加電圧１Ｖにおいて１平方セン
チメートルあたり４５ｎＡであり、平坦な金属酸化膜電
極を堆積した場合の１平方センチメートルあたり４５ｎ
Ａと比べてリーク電流の増加は認められなかった。な
お、化学的機械研磨法による平坦化を行わなかった場
合、リーク電流は１平方センチメートルあたり１０ｍＡ
以上と大きかった。
ニウムを５００℃以上に加熱して堆積する場合、あるい
は堆積後５００℃以上の熱処理を施す場合には酸化ルテ
ニウムの表面が荒れてしまいリーク電流を増加させる。
この場合、酸性を示し酸化アルミニウムを主成分とする
スラリーを用いた化学的機械研磨法で図１６に示すよう
に平坦化することができる。なお、この方法で平坦化し
た場合、リーク電流は印加電圧１Ｖにおいて１平方セン
チメートルあたり４５ｎＡであり、平坦な金属酸化膜電
極を堆積した場合の１平方センチメートルあたり４５ｎ
Ａと比べてリーク電流の増加は認められなかった。な
お、化学的機械研磨法による平坦化を行わなかった場
合、リーク電流は１平方センチメートルあたり１０ｍＡ
以上と大きかった。
【００８８】次に、図１７に示すように、金属電極１３
０及び金属酸化膜電極１３１ａの積層電極をＲＩＥ処理
して所定の形状にパターニングする。第４実施例におい
ては、キャパシタの電極を従来の白金に代えてルテニウ
ムもしくはイリジウム又はこれらの酸化物によって構成
したので、ＲＩＥでの加工が容易となり、積層電極側面
の残さも認められない。
０及び金属酸化膜電極１３１ａの積層電極をＲＩＥ処理
して所定の形状にパターニングする。第４実施例におい
ては、キャパシタの電極を従来の白金に代えてルテニウ
ムもしくはイリジウム又はこれらの酸化物によって構成
したので、ＲＩＥでの加工が容易となり、積層電極側面
の残さも認められない。
【００８９】次に、図１８に示すように、金属電極１３
０及び金属酸化膜電極１３１ａの積層電極の側面部のう
ち金属電極１３０が露出している部分を酸化し、金属電
極１３０を金属酸化膜電極１３１ｂで覆う。第４実施例
では酸化ルテニウムあるいはルテニウムの積層電極にお
いて、その側面部に露出しているルテニウムを第３実施
例で提示した急速熱酸化法、あるいは酸化性ガス雰囲気
下のプラズマ酸化法で酸化し、ルテニウム層が酸化ルテ
ニウム電極で覆われるようにした。
０及び金属酸化膜電極１３１ａの積層電極の側面部のう
ち金属電極１３０が露出している部分を酸化し、金属電
極１３０を金属酸化膜電極１３１ｂで覆う。第４実施例
では酸化ルテニウムあるいはルテニウムの積層電極にお
いて、その側面部に露出しているルテニウムを第３実施
例で提示した急速熱酸化法、あるいは酸化性ガス雰囲気
下のプラズマ酸化法で酸化し、ルテニウム層が酸化ルテ
ニウム電極で覆われるようにした。
【００９０】この第４実施例に示すように、プラグ１１
１にシリコンを主成分とする材料を選択した場合、図１
９に示すように、金属酸化膜電極１３１ａ、１３１ｂで
金属電極１３０を覆った後、５００℃〜８００℃で１０
秒から６０秒の急速熱処理を施すことにより、金属電極
の一部をその金属のシリサイドにすることができる。第
４実施例においては１０ｎｍのルテニウムシリサイド層
１３２を形成した。なお、シリサイド層１３２の膜厚は
５０ｎｍ以下であることが望ましい。このように金属電
極の一部をシリサイド化することにより安定なコンタク
トを形成でき、コンタクト抵抗が低減される。第１実施
例で提案したように、層間絶縁膜１１０と金属電極１３
０の間に密着層１３３を設ける場合は、密着層１３３と
プラグ１１１のシリコンが反応してシリサイド層を形成
する場合があるが、これは何ら問題はなく、キャパシタ
下部電極１１４と基板１０１との間の電気的な抵抗の低
減が可能であることが確認されている。第４実施例にお
いては金属電極加工後にシリサイド層の形成を行ってい
るが、加工工程前であっても問題はない。
１にシリコンを主成分とする材料を選択した場合、図１
９に示すように、金属酸化膜電極１３１ａ、１３１ｂで
金属電極１３０を覆った後、５００℃〜８００℃で１０
秒から６０秒の急速熱処理を施すことにより、金属電極
の一部をその金属のシリサイドにすることができる。第
４実施例においては１０ｎｍのルテニウムシリサイド層
１３２を形成した。なお、シリサイド層１３２の膜厚は
５０ｎｍ以下であることが望ましい。このように金属電
極の一部をシリサイド化することにより安定なコンタク
トを形成でき、コンタクト抵抗が低減される。第１実施
例で提案したように、層間絶縁膜１１０と金属電極１３
０の間に密着層１３３を設ける場合は、密着層１３３と
プラグ１１１のシリコンが反応してシリサイド層を形成
する場合があるが、これは何ら問題はなく、キャパシタ
下部電極１１４と基板１０１との間の電気的な抵抗の低
減が可能であることが確認されている。第４実施例にお
いては金属電極加工後にシリサイド層の形成を行ってい
るが、加工工程前であっても問題はない。
【００９１】次に、図２０あるいは図２１に示すよう
に、キャパシタ誘電体膜１１５としてＳｒＴｉＯ3膜を
堆積し、続いて上部電極１１６として酸化ルテニウムを
堆積する。第４実施例では、キャパシタ下部電極側面へ
の被覆性の観点からキャパシタ誘電体膜１１５の形成法
としてＣＶＤ法を選択している。キャパシタ誘電体膜形
成時において、第４実施例に示した酸化ルテニウム、ル
テニウム積層電極構造は安定であり、界面低誘電率層の
生成も認められず、信頼性の高い安定したキャパシタ特
性が実現された。上部電極１１６の形成法、膜厚につい
ては第３実施例と同様である。以上のようにして上部電
極１１６まで形成した後、所定形状にパターニングす
る。
に、キャパシタ誘電体膜１１５としてＳｒＴｉＯ3膜を
堆積し、続いて上部電極１１６として酸化ルテニウムを
堆積する。第４実施例では、キャパシタ下部電極側面へ
の被覆性の観点からキャパシタ誘電体膜１１５の形成法
としてＣＶＤ法を選択している。キャパシタ誘電体膜形
成時において、第４実施例に示した酸化ルテニウム、ル
テニウム積層電極構造は安定であり、界面低誘電率層の
生成も認められず、信頼性の高い安定したキャパシタ特
性が実現された。上部電極１１６の形成法、膜厚につい
ては第３実施例と同様である。以上のようにして上部電
極１１６まで形成した後、所定形状にパターニングす
る。
【００９２】次に、図２２あるいは図２３に示すよう
に、キャパシタ上部の第２の層間絶縁膜１１７、第１の
アルミ配線層１１８、保護膜１１９、アルミニウム配線
層１２０等を従来と同様の方法で形成すると、本発明に
基づく第４実施例にかかるＤＲＡＭが完成されることに
なる。
に、キャパシタ上部の第２の層間絶縁膜１１７、第１の
アルミ配線層１１８、保護膜１１９、アルミニウム配線
層１２０等を従来と同様の方法で形成すると、本発明に
基づく第４実施例にかかるＤＲＡＭが完成されることに
なる。
【００９３】上記のように、キャパシタ下部電極をイリ
ジウムやルテニウムからなる金属電極とそれらの酸化物
からなる金属酸化膜とで構成したので、従来の白金を電
極材として用いた場合に比べて、電極の加工が容易とな
る。また、キャパシタ下部電極が表面荒れのない金属酸
化膜で覆われるようにしたので、キャパシタ誘電体膜形
成時に電極表面が反応せずかつリーク特性に優れたキャ
パシタ特性が得られる。なお、第４実施例に示したよう
に、金属酸化膜の形成においてその金属酸化膜表面が荒
れた場合にも化学的機械研磨法を用いて平坦化処理する
ことでリーク電流の増加を抑制できる。プラグ材として
シリコンを主成分とする材料を用いる場合には、金属電
極がシリサイド層を介して接続されるようにしたので、
コンタクト抵抗が低減される。さらに、本発明は、ＤＲ
ＡＭ以外の高誘電率膜を用いた薄膜キャパシタを有する
デバイスに対しても有効に適用できるものであることは
いうまでもない。
ジウムやルテニウムからなる金属電極とそれらの酸化物
からなる金属酸化膜とで構成したので、従来の白金を電
極材として用いた場合に比べて、電極の加工が容易とな
る。また、キャパシタ下部電極が表面荒れのない金属酸
化膜で覆われるようにしたので、キャパシタ誘電体膜形
成時に電極表面が反応せずかつリーク特性に優れたキャ
パシタ特性が得られる。なお、第４実施例に示したよう
に、金属酸化膜の形成においてその金属酸化膜表面が荒
れた場合にも化学的機械研磨法を用いて平坦化処理する
ことでリーク電流の増加を抑制できる。プラグ材として
シリコンを主成分とする材料を用いる場合には、金属電
極がシリサイド層を介して接続されるようにしたので、
コンタクト抵抗が低減される。さらに、本発明は、ＤＲ
ＡＭ以外の高誘電率膜を用いた薄膜キャパシタを有する
デバイスに対しても有効に適用できるものであることは
いうまでもない。
【００９４】＜第５実施例＞以下、本発明の第５実施例
を示す半導体記憶装置の製造方法を、図２４〜図３２を
用いて説明する。図２４〜図３２は、本発明に基づく第
５実施例にかかるＤＲＡＭの製造工程（製造方法）を示
す部分断面図である。
を示す半導体記憶装置の製造方法を、図２４〜図３２を
用いて説明する。図２４〜図３２は、本発明に基づく第
５実施例にかかるＤＲＡＭの製造工程（製造方法）を示
す部分断面図である。
【００９５】まず、図２４に示すように、従来例と同様
の方法で、Ｐ型半導体基板１０１、フィールド酸化膜１
０２、トランスファゲートトランジスタ１０３ａ、１０
３ｂ、Ｎ型不純物領域１０６ａ、１０６ｂ、１０６ｃ、
チャネル領域１２１、ゲート絶縁膜１０５、ゲート電極
１０４ａ、１０４ｂ、１０４ｄ、酸化膜１０７、埋め込
みビット線１０８、絶縁層１０９、第１の層間絶縁膜１
１０、コンタクトホール１１０ａ等のキャパシタ下部の
構造を形成する。次に、ＳｉＨ4系のガスによるＣＶＤ
法を用いてコンタクトホール１１０ａ内を埋め込みかつ
第１の層間絶縁膜１１０を覆うように形成した燐をドー
プした多結晶シリコン層にＲＩＥ法などを用いてエッチ
バック処理を施す。その際、後に示す金属酸化膜電極１
３１ａの形成時や、金属酸化膜電極１３１ａの形成時の
ための熱処理、あるいはキャパシタ誘電体膜形成時にプ
ラグ１１１が酸化されるのを防ぐために、プラグ１１１
の上端が第１の層間絶縁膜１１０の上面より凹んでいる
ようにした。その凹みの程度は３０〜５００ｎｍが適当
であり、第５実施例では５０ｎｍとした。このようにし
て、コンタクトホール１１０ａ内にプラグ１１１を形成
する。プラグ１１１の材料として第５実施例ではシリコ
ンを用いたが、タングステン、チタン、タンタルといっ
た金属及びこれら金属の合金や窒化物等も用いることが
できる。
の方法で、Ｐ型半導体基板１０１、フィールド酸化膜１
０２、トランスファゲートトランジスタ１０３ａ、１０
３ｂ、Ｎ型不純物領域１０６ａ、１０６ｂ、１０６ｃ、
チャネル領域１２１、ゲート絶縁膜１０５、ゲート電極
１０４ａ、１０４ｂ、１０４ｄ、酸化膜１０７、埋め込
みビット線１０８、絶縁層１０９、第１の層間絶縁膜１
１０、コンタクトホール１１０ａ等のキャパシタ下部の
構造を形成する。次に、ＳｉＨ4系のガスによるＣＶＤ
法を用いてコンタクトホール１１０ａ内を埋め込みかつ
第１の層間絶縁膜１１０を覆うように形成した燐をドー
プした多結晶シリコン層にＲＩＥ法などを用いてエッチ
バック処理を施す。その際、後に示す金属酸化膜電極１
３１ａの形成時や、金属酸化膜電極１３１ａの形成時の
ための熱処理、あるいはキャパシタ誘電体膜形成時にプ
ラグ１１１が酸化されるのを防ぐために、プラグ１１１
の上端が第１の層間絶縁膜１１０の上面より凹んでいる
ようにした。その凹みの程度は３０〜５００ｎｍが適当
であり、第５実施例では５０ｎｍとした。このようにし
て、コンタクトホール１１０ａ内にプラグ１１１を形成
する。プラグ１１１の材料として第５実施例ではシリコ
ンを用いたが、タングステン、チタン、タンタルといっ
た金属及びこれら金属の合金や窒化物等も用いることが
できる。
【００９６】次に、図２５〜図２９に示すように、第３
実施例に提示したプロセスを用いて金属電極１３０、金
属酸化膜電極１３１ａ、キャパシタ誘電体膜１１５、上
部電極１１６、キャパシタ上部の第２の層間絶縁膜１１
７、第１のアルミ配線層１１８、保護膜１１９、アルミ
ニウム配線層１２０等を形成すると、図２９に示すよう
な本発明に基づく第５実施例にかかるＤＲＡＭの１つが
完成する。なお、第１実施例で提案したように、金属電
極１３０と層間絶縁膜１１０との間の密着性に問題があ
る場合は、密着層１３３を形成する方法が有効である。
実施例に提示したプロセスを用いて金属電極１３０、金
属酸化膜電極１３１ａ、キャパシタ誘電体膜１１５、上
部電極１１６、キャパシタ上部の第２の層間絶縁膜１１
７、第１のアルミ配線層１１８、保護膜１１９、アルミ
ニウム配線層１２０等を形成すると、図２９に示すよう
な本発明に基づく第５実施例にかかるＤＲＡＭの１つが
完成する。なお、第１実施例で提案したように、金属電
極１３０と層間絶縁膜１１０との間の密着性に問題があ
る場合は、密着層１３３を形成する方法が有効である。
【００９７】この第５実施例に示すように、プラグ１１
１にシリコンを主成分とする材料を選択した場合、図２
４〜図２６に示す工程の後、図３０に示すように、金属
酸化膜電極１３１ａで金属電極１３０を覆い５００℃〜
８００℃で１０秒から６０秒の急速熱処理を施すことに
より、金属電極の一部をその金属のシリサイドにするこ
とができる。第５実施例においては１０ｎｍのルテニウ
ムシリサイド層１３２を形成した。なお、シリサイド層
の膜厚は５０ｎｍ以下であることが望ましい。このよう
に金属電極の一部をシリサイド化することにより安定な
コンタクトを形成でき、コンタクト抵抗も低減できる。
第１実施例で提案したように、層間絶縁膜１１０と金属
電極１３０の間に密着層１３３を設ける場合は、密着層
１３３とプラグ１１１のシリコンが反応してシリサイド
層を形成する場合があるが、これは何ら問題はなく、キ
ャパシタ下部電極１１４と基板１０１との間の電気的な
抵抗の低減が可能であることが確認されている。この工
程に引き続いて図３１と図３２とに示すように、第３実
施例に提示したプロセスを用いて金属電極１３０、金属
酸化膜電極１３１ａ、キャパシタ誘電体膜１１５、上部
電極１１６、キャパシタ上部の第２の層間絶縁膜１１
７、第１のアルミ配線層１１８、保護膜１１９、アルミ
ニウム配線層１２０等を形成すると、図３２に示すよう
な本発明に基づく第５実施例にかかるもう１つのＤＲＡ
Ｍが完成する。
１にシリコンを主成分とする材料を選択した場合、図２
４〜図２６に示す工程の後、図３０に示すように、金属
酸化膜電極１３１ａで金属電極１３０を覆い５００℃〜
８００℃で１０秒から６０秒の急速熱処理を施すことに
より、金属電極の一部をその金属のシリサイドにするこ
とができる。第５実施例においては１０ｎｍのルテニウ
ムシリサイド層１３２を形成した。なお、シリサイド層
の膜厚は５０ｎｍ以下であることが望ましい。このよう
に金属電極の一部をシリサイド化することにより安定な
コンタクトを形成でき、コンタクト抵抗も低減できる。
第１実施例で提案したように、層間絶縁膜１１０と金属
電極１３０の間に密着層１３３を設ける場合は、密着層
１３３とプラグ１１１のシリコンが反応してシリサイド
層を形成する場合があるが、これは何ら問題はなく、キ
ャパシタ下部電極１１４と基板１０１との間の電気的な
抵抗の低減が可能であることが確認されている。この工
程に引き続いて図３１と図３２とに示すように、第３実
施例に提示したプロセスを用いて金属電極１３０、金属
酸化膜電極１３１ａ、キャパシタ誘電体膜１１５、上部
電極１１６、キャパシタ上部の第２の層間絶縁膜１１
７、第１のアルミ配線層１１８、保護膜１１９、アルミ
ニウム配線層１２０等を形成すると、図３２に示すよう
な本発明に基づく第５実施例にかかるもう１つのＤＲＡ
Ｍが完成する。
【００９８】上記のように、キャパシタ下部電極をイリ
ジウムやルテニウムからなる金属電極とそれらの酸化物
からなる金属酸化膜とで構成したので、従来の白金を電
極材として用いた場合に比べて、電極の加工が容易とな
る。また、キャパシタ下部電極が表面荒れのない金属酸
化膜で覆われるようにしたので、キャパシタ誘電体膜形
成時に電極表面が反応せずかつリーク特性に優れたキャ
パシタ特性が得られる。なお、第５実施例に示したよう
に、金属酸化膜の形成においてその金属酸化膜表面が荒
れた場合にも化学的機械研磨法を用いて平坦化処理する
ことでリーク電流の増加を抑制することができる。ま
た、プラグの上端を層間膜の上面から凹ませたので、金
属酸化膜やキャパシタ誘電体膜形成時にプラグ材のシリ
コンが酸化されるのを避けることができる。プラグ材と
してシリコンを主成分とする材料を用いる場合には、金
属電極がシリサイド層を介して接続されるようにしたの
で、コンタクト抵抗が低減される。さらに、本発明は、
ＤＲＡＭ以外の高誘電率膜を用いた薄膜キャパシタを有
するデバイスに対しても有効に適用できるものであるこ
とはいうまでもない。
ジウムやルテニウムからなる金属電極とそれらの酸化物
からなる金属酸化膜とで構成したので、従来の白金を電
極材として用いた場合に比べて、電極の加工が容易とな
る。また、キャパシタ下部電極が表面荒れのない金属酸
化膜で覆われるようにしたので、キャパシタ誘電体膜形
成時に電極表面が反応せずかつリーク特性に優れたキャ
パシタ特性が得られる。なお、第５実施例に示したよう
に、金属酸化膜の形成においてその金属酸化膜表面が荒
れた場合にも化学的機械研磨法を用いて平坦化処理する
ことでリーク電流の増加を抑制することができる。ま
た、プラグの上端を層間膜の上面から凹ませたので、金
属酸化膜やキャパシタ誘電体膜形成時にプラグ材のシリ
コンが酸化されるのを避けることができる。プラグ材と
してシリコンを主成分とする材料を用いる場合には、金
属電極がシリサイド層を介して接続されるようにしたの
で、コンタクト抵抗が低減される。さらに、本発明は、
ＤＲＡＭ以外の高誘電率膜を用いた薄膜キャパシタを有
するデバイスに対しても有効に適用できるものであるこ
とはいうまでもない。
【００９９】＜第６実施例＞以下、本発明の第６実施例
を示す半導体記憶装置の製造方法を、図３３〜図４２を
用いて説明する。図３３〜図４２は、本発明に基づく第
６実施例にかかるＤＲＡＭの製造工程（製造方法）を示
す部分断面図である。
を示す半導体記憶装置の製造方法を、図３３〜図４２を
用いて説明する。図３３〜図４２は、本発明に基づく第
６実施例にかかるＤＲＡＭの製造工程（製造方法）を示
す部分断面図である。
【０１００】まず、図３３に示すように、従来例と同様
の方法で、Ｐ型半導体基板１０１、フィールド酸化膜１
０２、トランスファゲートトランジスタ１０３ａ、１０
３ｂ、Ｎ型不純物領域１０６ａ、１０６ｂ、１０６ｃ、
チャネル領域１２１、ゲート絶縁膜１０５、ゲート電極
１０４ａ、１０４ｂ、１０４ｄ、酸化膜１０７、埋め込
みビット線１０８、絶縁層１０９、第１の層間絶縁膜１
１０、コンタクトホール１１０ａ等のキャパシタ下部の
構造を形成する。次に、ＳｉＨ4系のガスによるＣＶＤ
法を用いてコンタクトホール１１０ａ内を埋め込みかつ
第１の層間絶縁膜１１０を覆うように形成した燐をドー
プした多結晶シリコン層にＲＩＥ法などを用いてエッチ
バック処理を施す。その際、後に示す金属酸化膜電極１
３１ａ、１３１ｂの形成時や金属酸化膜電極１３１ａ、
１３１ｂの形成時のための熱処理、あるいはキャパシタ
誘電体膜形成時にプラグ１１１が酸化されるのを防ぐた
めに、プラグ１１１の上端が第１の層間絶縁膜１１０の
上面より凹んでいるようにした。その凹みの程度は３０
〜５００ｎｍが適当であり、第６実施例では５０ｎｍと
した。このようにしてコンタクトホール１１０ａ内にプ
ラグ１１１を形成する。プラグ１１１の材料として第６
実施例ではシリコンを用いたが、タングステン、チタ
ン、タンタルといった金属及びこれら金属の合金や窒化
物等も用いることができる。
の方法で、Ｐ型半導体基板１０１、フィールド酸化膜１
０２、トランスファゲートトランジスタ１０３ａ、１０
３ｂ、Ｎ型不純物領域１０６ａ、１０６ｂ、１０６ｃ、
チャネル領域１２１、ゲート絶縁膜１０５、ゲート電極
１０４ａ、１０４ｂ、１０４ｄ、酸化膜１０７、埋め込
みビット線１０８、絶縁層１０９、第１の層間絶縁膜１
１０、コンタクトホール１１０ａ等のキャパシタ下部の
構造を形成する。次に、ＳｉＨ4系のガスによるＣＶＤ
法を用いてコンタクトホール１１０ａ内を埋め込みかつ
第１の層間絶縁膜１１０を覆うように形成した燐をドー
プした多結晶シリコン層にＲＩＥ法などを用いてエッチ
バック処理を施す。その際、後に示す金属酸化膜電極１
３１ａ、１３１ｂの形成時や金属酸化膜電極１３１ａ、
１３１ｂの形成時のための熱処理、あるいはキャパシタ
誘電体膜形成時にプラグ１１１が酸化されるのを防ぐた
めに、プラグ１１１の上端が第１の層間絶縁膜１１０の
上面より凹んでいるようにした。その凹みの程度は３０
〜５００ｎｍが適当であり、第６実施例では５０ｎｍと
した。このようにしてコンタクトホール１１０ａ内にプ
ラグ１１１を形成する。プラグ１１１の材料として第６
実施例ではシリコンを用いたが、タングステン、チタ
ン、タンタルといった金属及びこれら金属の合金や窒化
物等も用いることができる。
【０１０１】次に、図３４〜図３９に示すように、第４
実施例に示したプロセスを用いて金属電極１３０、金属
酸化膜電極１３１ａ、１３１ｂ、キャパシタ誘電体膜１
１５、上部電極１１６、キャパシタ上部の第２の層間絶
縁膜１１７、第１のアルミ配線層１１８、保護膜１１
９、アルミニウム配線層１２０等を形成すると、図３９
に示すような本発明に基づく第６実施例にかかるＤＲＡ
Ｍの１つが完成する。第１実施例で提案したように、金
属電極１３０と層間絶縁膜１１０との間の密着性に問題
がある場合は、密着層１３３を形成する方法が有効であ
る。
実施例に示したプロセスを用いて金属電極１３０、金属
酸化膜電極１３１ａ、１３１ｂ、キャパシタ誘電体膜１
１５、上部電極１１６、キャパシタ上部の第２の層間絶
縁膜１１７、第１のアルミ配線層１１８、保護膜１１
９、アルミニウム配線層１２０等を形成すると、図３９
に示すような本発明に基づく第６実施例にかかるＤＲＡ
Ｍの１つが完成する。第１実施例で提案したように、金
属電極１３０と層間絶縁膜１１０との間の密着性に問題
がある場合は、密着層１３３を形成する方法が有効であ
る。
【０１０２】第４実施例に示したように、金属酸化膜電
極としての酸化ルテニウムを５００℃以上に加熱して堆
積する場合あるいは堆積後５００℃以上の熱処理を施す
場合には酸化ルテニウムの表面が荒れてしまいリーク電
流を増加させる。この場合、酸性を示し酸化アルミニウ
ムを主成分とするスラリーを用いた化学的機械研磨法で
図３５に示すように平坦化することができる。なお、こ
の方法で平坦化した場合、リーク電流は印加電圧１Ｖに
おいて１平方センチメートルあたり４５ｎＡであり、平
坦な金属酸化膜電極を堆積した場合の１平方センチメー
トルあたり４５ｎＡと比べてリーク電流の増加は認めら
れなかった。また、化学的機械研磨法による平坦化を行
わなかった場合、リーク電流は１平方センチメートルあ
たり１０ｍＡ以上と大きかった。また、この第６実施例
に示すように、プラグ１１１にシリコンを主成分とする
材料を選択した場合、図３３〜図３７に示す工程の後、
図４０に示すように、金属酸化膜電極１３１ａ、１３１
ｂで金属電極１３０を覆い５００℃〜８００℃で１０秒
から６０秒の急速熱処理を施すことにより、金属電極の
一部をその金属のシリサイドにすることができる。第６
実施例においては１０ｎｍのルテニウムシリサイド層１
３２を形成した。なお、シリサイド層１３２の膜厚は５
０ｎｍ以下であることが望ましい。このように金属電極
の一部をシリサイド化することにより安定なコンタクト
を形成することができ、コンタクト抵抗を低減すること
ができる。層間絶縁膜１１０と金属電極１３０との間に
密着層１３３を設ける場合は、密着層１３３とプラグ１
１１のシリコンが反応してシリサイド層を形成する場合
があるが、これは何ら問題はなく、キャパシタ下部電極
１１４と基板１０１との間の電気的な抵抗の低減が可能
であることが確認されている。この工程に引き続いて、
図４１と図４２とに示すように、第４実施例に提示した
プロセスを用いて金属電極１３０、金属酸化膜電極１３
１ａ、１３１ｂ、キャパシタ誘電体膜１１５、上部電極
１１６、キャパシタ上部の第２の層間絶縁膜１１７、第
１のアルミ配線層１１８、保護膜１１９、アルミニウム
配線層１２０等を形成すると、図４２に示すような本発
明に基づく第６実施例にかかるもう１つのＤＲＡＭが完
成する。
極としての酸化ルテニウムを５００℃以上に加熱して堆
積する場合あるいは堆積後５００℃以上の熱処理を施す
場合には酸化ルテニウムの表面が荒れてしまいリーク電
流を増加させる。この場合、酸性を示し酸化アルミニウ
ムを主成分とするスラリーを用いた化学的機械研磨法で
図３５に示すように平坦化することができる。なお、こ
の方法で平坦化した場合、リーク電流は印加電圧１Ｖに
おいて１平方センチメートルあたり４５ｎＡであり、平
坦な金属酸化膜電極を堆積した場合の１平方センチメー
トルあたり４５ｎＡと比べてリーク電流の増加は認めら
れなかった。また、化学的機械研磨法による平坦化を行
わなかった場合、リーク電流は１平方センチメートルあ
たり１０ｍＡ以上と大きかった。また、この第６実施例
に示すように、プラグ１１１にシリコンを主成分とする
材料を選択した場合、図３３〜図３７に示す工程の後、
図４０に示すように、金属酸化膜電極１３１ａ、１３１
ｂで金属電極１３０を覆い５００℃〜８００℃で１０秒
から６０秒の急速熱処理を施すことにより、金属電極の
一部をその金属のシリサイドにすることができる。第６
実施例においては１０ｎｍのルテニウムシリサイド層１
３２を形成した。なお、シリサイド層１３２の膜厚は５
０ｎｍ以下であることが望ましい。このように金属電極
の一部をシリサイド化することにより安定なコンタクト
を形成することができ、コンタクト抵抗を低減すること
ができる。層間絶縁膜１１０と金属電極１３０との間に
密着層１３３を設ける場合は、密着層１３３とプラグ１
１１のシリコンが反応してシリサイド層を形成する場合
があるが、これは何ら問題はなく、キャパシタ下部電極
１１４と基板１０１との間の電気的な抵抗の低減が可能
であることが確認されている。この工程に引き続いて、
図４１と図４２とに示すように、第４実施例に提示した
プロセスを用いて金属電極１３０、金属酸化膜電極１３
１ａ、１３１ｂ、キャパシタ誘電体膜１１５、上部電極
１１６、キャパシタ上部の第２の層間絶縁膜１１７、第
１のアルミ配線層１１８、保護膜１１９、アルミニウム
配線層１２０等を形成すると、図４２に示すような本発
明に基づく第６実施例にかかるもう１つのＤＲＡＭが完
成する。
【０１０３】上記のように、キャパシタ下部電極をイリ
ジウムやルテニウムからなる金属電極とそれらの酸化物
からなる金属酸化膜とで構成したので、従来の白金を電
極材として用いた場合に比べて、電極の加工が容易とな
る。また、キャパシタ下部電極が表面荒れのない金属酸
化膜で覆われるようにしたので、キャパシタ誘電体膜形
成時に電極表面が反応せずかつリーク特性に優れたキャ
パシタ特性が得られる。なお、第６実施例に示したよう
に、金属酸化膜の形成においてその金属酸化膜表面が荒
れた場合にも化学的機械研磨法を用いて平坦化処理する
ことでリーク電流の増加を抑制することができる。ま
た、プラグの上端を層間膜の上面から凹ませたので、金
属酸化膜やキャパシタ誘電体膜形成時にプラグ材のシリ
コンが酸化されるのが避けられる。プラグ材としてシリ
コンを主成分とする材料を用いる場合には、金属電極が
シリサイド層を介して接続されるようにしたので、コン
タクト抵抗が低減される。さらに、本発明は、ＤＲＡＭ
以外の高誘電率膜を用いた薄膜キャパシタを有するデバ
イスに対しても有効に適用できるものであることはいう
までもない。
ジウムやルテニウムからなる金属電極とそれらの酸化物
からなる金属酸化膜とで構成したので、従来の白金を電
極材として用いた場合に比べて、電極の加工が容易とな
る。また、キャパシタ下部電極が表面荒れのない金属酸
化膜で覆われるようにしたので、キャパシタ誘電体膜形
成時に電極表面が反応せずかつリーク特性に優れたキャ
パシタ特性が得られる。なお、第６実施例に示したよう
に、金属酸化膜の形成においてその金属酸化膜表面が荒
れた場合にも化学的機械研磨法を用いて平坦化処理する
ことでリーク電流の増加を抑制することができる。ま
た、プラグの上端を層間膜の上面から凹ませたので、金
属酸化膜やキャパシタ誘電体膜形成時にプラグ材のシリ
コンが酸化されるのが避けられる。プラグ材としてシリ
コンを主成分とする材料を用いる場合には、金属電極が
シリサイド層を介して接続されるようにしたので、コン
タクト抵抗が低減される。さらに、本発明は、ＤＲＡＭ
以外の高誘電率膜を用いた薄膜キャパシタを有するデバ
イスに対しても有効に適用できるものであることはいう
までもない。
【０１０４】
【０１０５】
【０１０６】
【０１０７】
【０１０８】
【０１０９】
【０１１０】
【０１１１】
【０１１２】
【０１１３】
【０１１４】
【０１１５】
【発明の効果】
本発明の第１の態様にかかる半導体記憶
装置の製造方法によれば、前記のような種々の利点を備
えた本発明にかかる半導体記憶装置を容易に製造するこ
とができるので、製造コストが低減される。
装置の製造方法によれば、前記のような種々の利点を備
えた本発明にかかる半導体記憶装置を容易に製造するこ
とができるので、製造コストが低減される。
【０１１６】
【０１１７】本発明の第２の態様にかかる半導体記憶装
置の製造方法によれば、前記のような種々の利点を備え
た本発明にかかる半導体記憶装置を容易に製造すること
ができるので、製造コストが低減される。
置の製造方法によれば、前記のような種々の利点を備え
た本発明にかかる半導体記憶装置を容易に製造すること
ができるので、製造コストが低減される。
【０１１８】
【０１１９】本発明の第３の態様にかかる半導体記憶装
置の製造方法によれば、前記のような種々の利点を備え
た本発明にかかる半導体記憶装置を容易に製造すること
ができるので、製造コストが低減される。
置の製造方法によれば、前記のような種々の利点を備え
た本発明にかかる半導体記憶装置を容易に製造すること
ができるので、製造コストが低減される。
【０１２０】
【０１２１】本発明の第４の態様にかかる半導体記憶装
置の製造方法によれば、前記のような種々の利点を備え
た本発明にかかる半導体記憶装置を容易に製造すること
ができるので、製造コストが低減される。
置の製造方法によれば、前記のような種々の利点を備え
た本発明にかかる半導体記憶装置を容易に製造すること
ができるので、製造コストが低減される。
【０１２２】本発明の第５の態様にかかる半導体記憶装
置の製造方法によれば、基本的には本発明の第１、第
２、第３又は第４の態様にかかる半導体記憶装置の製造
方法の場合と同様の効果が得られる。さらに、化学的機
械研磨法によりキャパシタ下部電極表面が平坦化される
ので、リーク電流の増加が抑制され、半導体記憶装置の
品質がさらに高められる。
置の製造方法によれば、基本的には本発明の第１、第
２、第３又は第４の態様にかかる半導体記憶装置の製造
方法の場合と同様の効果が得られる。さらに、化学的機
械研磨法によりキャパシタ下部電極表面が平坦化される
ので、リーク電流の増加が抑制され、半導体記憶装置の
品質がさらに高められる。
【０１２３】本発明の第６の態様にかかる半導体記憶装
置の製造方法によれば、基本的には本発明の第１〜第５
の態様のいずれか１つにかかる半導体記憶装置の製造方
法の場合と同様の効果が得られる。さらに、層間絶縁膜
とキャパシタ下部電極との間の密着性が良好となるの
で、半導体記憶装置の品質が一層高められる。
置の製造方法によれば、基本的には本発明の第１〜第５
の態様のいずれか１つにかかる半導体記憶装置の製造方
法の場合と同様の効果が得られる。さらに、層間絶縁膜
とキャパシタ下部電極との間の密着性が良好となるの
で、半導体記憶装置の品質が一層高められる。
【図１】 本発明の第１実施例にかかるＤＲＡＭの部分
断面図である。
断面図である。
【図２】 本発明の第１実施例にかかるもう１つのＤＲ
ＡＭの部分断面図である。
ＡＭの部分断面図である。
【図３】 本発明の第２実施例にかかるＤＲＡＭの部分
断面図である。
断面図である。
【図４】 本発明の第２実施例にかかるもう１つのＤＲ
ＡＭの部分断面図である。
ＡＭの部分断面図である。
【図５】 本発明の第３実施例にかかるＤＲＡＭの製造
方法の第１工程におけるＤＲＡＭの部分断面図である。
方法の第１工程におけるＤＲＡＭの部分断面図である。
【図６】 本発明の第３実施例にかかるＤＲＡＭの製造
方法の第２工程におけるＤＲＡＭの部分断面図である。
方法の第２工程におけるＤＲＡＭの部分断面図である。
【図７】 本発明の第３実施例にかかるＤＲＡＭの製造
方法の第３工程におけるＤＲＡＭの部分断面図である。
方法の第３工程におけるＤＲＡＭの部分断面図である。
【図８】 本発明の第３実施例にかかるＤＲＡＭの製造
方法の第４工程におけるＤＲＡＭの部分断面図である。
方法の第４工程におけるＤＲＡＭの部分断面図である。
【図９】 本発明の第３実施例にかかるＤＲＡＭのもう
一つの製造方法の第４工程におけるＤＲＡＭの部分断面
図である。
一つの製造方法の第４工程におけるＤＲＡＭの部分断面
図である。
【図１０】 本発明の第３実施例にかかるＤＲＡＭの製
造方法の第５工程におけるＤＲＡＭの部分断面図であ
る。
造方法の第５工程におけるＤＲＡＭの部分断面図であ
る。
【図１１】 本発明の第３実施例にかかるＤＲＡＭのも
う一つの製造方法の第５工程におけるＤＲＡＭの部分断
面図である。
う一つの製造方法の第５工程におけるＤＲＡＭの部分断
面図である。
【図１２】 本発明の第３実施例にかかるＤＲＡＭの製
造方法の第６工程におけるＤＲＡＭの部分断面図であ
る。
造方法の第６工程におけるＤＲＡＭの部分断面図であ
る。
【図１３】 本発明の第３実施例にかかるＤＲＡＭのも
う一つの製造方法の第６工程におけるＤＲＡＭの部分断
面図である。
う一つの製造方法の第６工程におけるＤＲＡＭの部分断
面図である。
【図１４】 本発明の第４実施例にかかるＤＲＡＭの製
造方法の第１工程におけるＤＲＡＭの部分断面図であ
る。
造方法の第１工程におけるＤＲＡＭの部分断面図であ
る。
【図１５】 本発明の第４実施例にかかるＤＲＡＭの製
造方法の第２工程におけるＤＲＡＭの部分断面図であ
る。
造方法の第２工程におけるＤＲＡＭの部分断面図であ
る。
【図１６】 本発明の第４実施例にかかるＤＲＡＭの製
造方法の第３工程におけるＤＲＡＭの部分断面図であ
る。
造方法の第３工程におけるＤＲＡＭの部分断面図であ
る。
【図１７】 本発明の第４実施例にかかるＤＲＡＭの製
造方法の第４工程におけるＤＲＡＭの部分断面図であ
る。
造方法の第４工程におけるＤＲＡＭの部分断面図であ
る。
【図１８】 本発明の第４実施例にかかるＤＲＡＭの製
造方法の第５工程におけるＤＲＡＭの部分断面図であ
る。
造方法の第５工程におけるＤＲＡＭの部分断面図であ
る。
【図１９】 本発明の第４実施例にかかるＤＲＡＭのも
う１つの製造方法の第５工程におけるＤＲＡＭの部分断
面図である。
う１つの製造方法の第５工程におけるＤＲＡＭの部分断
面図である。
【図２０】 本発明の第４実施例にかかるＤＲＡＭの製
造方法の第６工程におけるＤＲＡＭの部分断面図であ
る。
造方法の第６工程におけるＤＲＡＭの部分断面図であ
る。
【図２１】 本発明の第４実施例にかかるＤＲＡＭのも
う１つの製造方法の第６工程におけるＤＲＡＭの部分断
面図である。
う１つの製造方法の第６工程におけるＤＲＡＭの部分断
面図である。
【図２２】 本発明の第４実施例にかかるＤＲＡＭの製
造方法の第７工程におけるＤＲＡＭの部分断面図であ
る。
造方法の第７工程におけるＤＲＡＭの部分断面図であ
る。
【図２３】 本発明の第４実施例にかかるＤＲＡＭのも
う１つの製造方法の第７工程におけるＤＲＡＭの部分断
面図である。
う１つの製造方法の第７工程におけるＤＲＡＭの部分断
面図である。
【図２４】 本発明の第５実施例にかかるＤＲＡＭの製
造方法の第１工程におけるＤＲＡＭの部分断面図であ
る。
造方法の第１工程におけるＤＲＡＭの部分断面図であ
る。
【図２５】 本発明の第５実施例にかかるＤＲＡＭの製
造方法の第２工程におけるＤＲＡＭの部分断面図であ
る。
造方法の第２工程におけるＤＲＡＭの部分断面図であ
る。
【図２６】 本発明の第５実施例にかかるＤＲＡＭの製
造方法の第３工程におけるＤＲＡＭの部分断面図であ
る。
造方法の第３工程におけるＤＲＡＭの部分断面図であ
る。
【図２７】 本発明の第５実施例にかかるＤＲＡＭの製
造方法の第４工程におけるＤＲＡＭの部分断面図であ
る。
造方法の第４工程におけるＤＲＡＭの部分断面図であ
る。
【図２８】 本発明の第５実施例にかかるＤＲＡＭの製
造方法の第５工程におけるＤＲＡＭの部分断面図であ
る。
造方法の第５工程におけるＤＲＡＭの部分断面図であ
る。
【図２９】 本発明の第５実施例にかかるＤＲＡＭの製
造方法の第６工程におけるＤＲＡＭの部分断面図であ
る。
造方法の第６工程におけるＤＲＡＭの部分断面図であ
る。
【図３０】 本発明の第５実施例にかかるＤＲＡＭのも
う１つの製造方法のシリサイド層形成工程におけるＤＲ
ＡＭの部分断面図である。
う１つの製造方法のシリサイド層形成工程におけるＤＲ
ＡＭの部分断面図である。
【図３１】 本発明の第５実施例にかかるＤＲＡＭのも
う１つの製造方法の第５工程におけるＤＲＡＭの部分断
面図である。
う１つの製造方法の第５工程におけるＤＲＡＭの部分断
面図である。
【図３２】 本発明の第５実施例にかかるＤＲＡＭのも
う１つの製造方法の第６工程におけるＤＲＡＭの部分断
面図である。
う１つの製造方法の第６工程におけるＤＲＡＭの部分断
面図である。
【図３３】 本発明の第６実施例にかかるＤＲＡＭの製
造方法の第１工程におけるＤＲＡＭの部分断面図であ
る。
造方法の第１工程におけるＤＲＡＭの部分断面図であ
る。
【図３４】 本発明の第６実施例にかかるＤＲＡＭの製
造方法の第２工程におけるＤＲＡＭの部分断面図であ
る。
造方法の第２工程におけるＤＲＡＭの部分断面図であ
る。
【図３５】 本発明の第６実施例にかかるＤＲＡＭの製
造方法の第３工程におけるＤＲＡＭの部分断面図であ
る。
造方法の第３工程におけるＤＲＡＭの部分断面図であ
る。
【図３６】 本発明の第６実施例にかかるＤＲＡＭの製
造方法の第４工程におけるＤＲＡＭの部分断面図であ
る。
造方法の第４工程におけるＤＲＡＭの部分断面図であ
る。
【図３７】 本発明の第６実施例にかかるＤＲＡＭの製
造方法の第５工程におけるＤＲＡＭの部分断面図であ
る。
造方法の第５工程におけるＤＲＡＭの部分断面図であ
る。
【図３８】 本発明の第６実施例にかかるＤＲＡＭの製
造方法の第６工程におけるＤＲＡＭの部分断面図であ
る。
造方法の第６工程におけるＤＲＡＭの部分断面図であ
る。
【図３９】 本発明の第６実施例にかかるＤＲＡＭの製
造方法の第７工程におけるＤＲＡＭの部分断面図であ
る。
造方法の第７工程におけるＤＲＡＭの部分断面図であ
る。
【図４０】 本発明の第６実施例にかかるＤＲＡＭのも
う１つの製造方法のシリサイド層形成工程におけるＤＲ
ＡＭの部分断面図である。
う１つの製造方法のシリサイド層形成工程におけるＤＲ
ＡＭの部分断面図である。
【図４１】 本発明の第６実施例にかかるＤＲＡＭのも
う１つの製造方法の第６工程におけるＤＲＡＭの部分断
面図である。
う１つの製造方法の第６工程におけるＤＲＡＭの部分断
面図である。
【図４２】 本発明の第６実施例にかかるＤＲＡＭのも
う１つの製造方法の第７工程におけるＤＲＡＭの部分断
面図である。
う１つの製造方法の第７工程におけるＤＲＡＭの部分断
面図である。
【図４３】 ＤＲＡＭの一般的な構成を示すブロック図
である。
である。
【図４４】 従来のＤＲＡＭの一例を示す部分断面図で
ある。
ある。
【図４５】 従来のＤＲＡＭの製造工程の第１工程にお
けるＤＲＡＭの部分断面図である。
けるＤＲＡＭの部分断面図である。
【図４６】 従来のＤＲＡＭの製造工程の第２工程にお
けるＤＲＡＭの部分断面図である。
けるＤＲＡＭの部分断面図である。
【図４７】 従来のＤＲＡＭの製造工程の第３工程にお
けるＤＲＡＭの部分断面図である。
けるＤＲＡＭの部分断面図である。
【図４８】 従来のＤＲＡＭの製造工程の第４工程にお
けるＤＲＡＭの部分断面図である。
けるＤＲＡＭの部分断面図である。
【図４９】 従来のＤＲＡＭの製造工程の第５工程にお
けるＤＲＡＭの部分断面図である。
けるＤＲＡＭの部分断面図である。
【図５０】 従来のＤＲＡＭの製造工程の第６工程にお
けるＤＲＡＭの部分断面図である。
けるＤＲＡＭの部分断面図である。
【図５１】 従来のＤＲＡＭの製造工程の第７工程にお
けるＤＲＡＭの部分断面図である。
けるＤＲＡＭの部分断面図である。
【図５２】 従来のＤＲＡＭの製造工程の第８工程にお
けるＤＲＡＭの部分断面図である。
けるＤＲＡＭの部分断面図である。
【図５３】 従来のＤＲＡＭの製造工程の第９工程にお
けるＤＲＡＭの部分断面図である。
けるＤＲＡＭの部分断面図である。
１０１ 半導体基板、１０２ フィールド酸化膜、１０
３ａ トランスファーゲートトランジスタ、１０３ｂ
トランスファーゲートトランジスタ、１０４ａゲート電
極、１０４ｂ ゲート電極、１０４ｄ ゲート電極、１
０５ ゲート絶縁膜、１０６ａ 不純物領域、１０６ｂ
不純物領域、１０６ｃ 不純物領域、１０８ 埋め込
みビット線、１０９ 絶縁層、１１０ 第１の層間絶縁
膜、１１０ａ コンタクトホール、１１１ プラグ、１
１４ キャパシタ下部電極、１１５ キャパシタ誘電体
膜、１１６ キャパシタ上部電極、１１７ 第２の層間
絶縁膜、１１８ 第１のアルミ配線層、１１９ 保護
膜、１２０ アルミニウム配線層、１２１ チャネル領
域、１３０ 金属電極、１３１ 金属酸化膜、１３１ａ
上面金属酸化膜、１３１ｂ 側面金属酸化膜、１３２
シリサイド層、１３３ 密着層、１５０ ＤＲＡＭ、
１５１ メモリセルアレイ、１５２ ロウアンドカラム
アドレスバッファ、１５３ ロウデコーダ、１５４ カ
ラムデコーダ、１５５ センスリフレッシュアンプ、１
５６ データインバッファ、１５７データアウトバッフ
ァ、１５８ クロックジェネレータ、１６０ キャパシ
タ。
３ａ トランスファーゲートトランジスタ、１０３ｂ
トランスファーゲートトランジスタ、１０４ａゲート電
極、１０４ｂ ゲート電極、１０４ｄ ゲート電極、１
０５ ゲート絶縁膜、１０６ａ 不純物領域、１０６ｂ
不純物領域、１０６ｃ 不純物領域、１０８ 埋め込
みビット線、１０９ 絶縁層、１１０ 第１の層間絶縁
膜、１１０ａ コンタクトホール、１１１ プラグ、１
１４ キャパシタ下部電極、１１５ キャパシタ誘電体
膜、１１６ キャパシタ上部電極、１１７ 第２の層間
絶縁膜、１１８ 第１のアルミ配線層、１１９ 保護
膜、１２０ アルミニウム配線層、１２１ チャネル領
域、１３０ 金属電極、１３１ 金属酸化膜、１３１ａ
上面金属酸化膜、１３１ｂ 側面金属酸化膜、１３２
シリサイド層、１３３ 密着層、１５０ ＤＲＡＭ、
１５１ メモリセルアレイ、１５２ ロウアンドカラム
アドレスバッファ、１５３ ロウデコーダ、１５４ カ
ラムデコーダ、１５５ センスリフレッシュアンプ、１
５６ データインバッファ、１５７データアウトバッフ
ァ、１５８ クロックジェネレータ、１６０ キャパシ
タ。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 三上 登
兵庫県尼崎市塚口本町八丁目１番１号
三菱電機株式会社 半導体基礎研究所内
(72)発明者 芝野 照夫
兵庫県尼崎市塚口本町八丁目１番１号
三菱電機株式会社 半導体基礎研究所内
(56)参考文献 特開 平６−204431（ＪＰ，Ａ)
特開 平７−86527（ＪＰ，Ａ)
特開 平７−99290（ＪＰ，Ａ)
特開 平７−30077（ＪＰ，Ａ)
特開 平５−299601（ＪＰ，Ａ)
特開 平７−302888（ＪＰ，Ａ)
特開 平９−116115（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 27/105
H01L 27/108
Claims (6)
- 【請求項１】 半導体基板の主表面上に、該主表面にま
で達する開口部を有する層間絶縁膜を形成する工程と、 前記開口部に接続部材を埋め込む工程と、 前記接続部材を介して前記半導体基板の主表面と電気的
に接続されるキャパシタ下部電極としてルテニウム又は
イリジウムが主たる構成元素である金属薄膜を形成する
工程と、 前記金属薄膜を構成する元素の酸化物からなる金属酸化
膜を、前記金属薄膜上に形成した後、前記金属薄膜と前
記金属酸化膜とからなる積層膜を所定のキャパシタ下部
電極構造に加工する工程と、 前記加工工程の後で、キャパシタ下部電極側面に現れる
前記金属薄膜電極表面を、急速熱酸化処理と酸素を含む
ガス雰囲気中でのプラズマ処理とのうちの少なくとも１
つの処理により酸化し、金属酸化膜電極とする工程と、 前記金属酸化膜電極上に、高誘電率材料からなるキャパ
シタ誘電体膜とキャパシタ上部電極とを順次形成する工
程とを含む半導体記憶装置の製造方法。 - 【請求項２】 半導体基板の主表面上に、該主表面にま
で達する開口部を有する層間絶縁膜を形成する工程と、 前記開口部にシリコンを主成分とする接続部材を埋め込
む工程と、 前記接続部材を介して前記半導体基板の主表面と電気的
に接続されるキャパシタ下部電極としてルテニウム又は
イリジウムが主たる構成元素である金属薄膜を形成する
工程と、 前記金属薄膜を構成する元素の酸化物からなる金属酸化
膜を前記金属薄膜上に形成した後、前記金属薄膜と前記
金属酸化膜とからなる積層膜を所定のキャパシタ下部電
極構造に加工する工程と、 前記加工工程の後で、キャパシタ下部電極側面に現れる
前記金属薄膜電極表面を、急速熱酸化処理と酸素を含む
ガス雰囲気中でのプラズマ処理とのうちの少なくとも１
つの処理により酸化し、金属酸化膜電極とする工程と、 前記金属薄膜のシリサイド層が前記金属電極と前記接続
部材との間に形成されるよう熱処理を行う工程と、 前記金属酸化膜電極上に、高誘電率材料からなるキャパ
シタ誘電体膜とキャパシタ上部電極とを順次形成する工
程とを含む半導体記憶装置の製造方法。 - 【請求項３】 半導体基板の主表面上に、該主表面にま
で達する開口部を有する層間絶縁膜を形成する工程と、 前記開口部の一部を接続部材で埋め込む工程と、 前記接続部材を介して前記半導体基板の主表面と電気的
に接続されるキャパシタ下部電極としてルテニウム又は
イリジウムが主たる構成元素である金属薄膜を前記層間
絶縁膜を覆いかつ開口部内を埋め込むように形成する工
程と、 前記金属薄膜を構成する元素の酸化物からなる金属酸化
膜を前記金属薄膜上に形成した後、前記金属薄膜と前記
金属酸化膜とからなる積層膜を所定のキャパシタ下部電
極構造に加工する工程と、 前記加工工程の後で、キャパシタ下部電極側面に現れる
前記金属薄膜電極表面を、急速熱酸化処理と酸素を含む
ガス雰囲気中でのプラズマ処理とのうちの少なくとも１
つの処理により酸化し、金属酸化膜電極とする工程と、 前記金属酸化膜電極上に、高誘電率材料からなるキャパ
シタ誘電体膜とキャパシタ上部電極とを順次形成する工
程とを含む半導体記憶装置の製造方法。 - 【請求項４】 半導体基板の主表面上に、該主表面にま
で達する開口部を有する層間絶縁膜を形成する工程と、 前記開口部の一部をシリコンを主成分とする接続部材で
埋め込む工程と、 前記接続部材を介して前記半導体基板の主表面と電気的
に接続されるキャパシタ下部電極としてルテニウム又は
イリジウムが主たる構成元素である金属薄膜を前記層間
絶縁膜を覆いかつ開口部内を埋め込むように形成する工
程と、 前記金属薄膜を構成する元素の酸化物からなる金属酸化
膜を前記金属薄膜上に形成した後、前記金属薄膜と前記
金属酸化膜とからなる積層膜を所定のキャパシタ下部電
極構造に加工する工程と、 前記加工工程の後で、キャパシタ下部電極側面に現れる
前記金属薄膜電極表面を、急速熱酸化処理と酸素を含む
ガス雰囲気中でのプラズマ処理とのうちの少なくとも１
つの処理により酸化し、金属酸化膜電極とする工程と、 前記金属薄膜のシリサイド層が前記金属電極と前記接続
部材との間に形成されるよう熱処理を行う工程と、 前記金属酸化膜電極上に、高誘電率材料からなるキャパ
シタ誘電体膜とキャパシタ上部電極とを順次形成する工
程とを含む半導体記憶装置の製造方法。 - 【請求項５】 キャパシタ下部電極としてのルテニウム
又はイリジウムを主たる構成元素とする金属薄膜の酸化
物を形成する工程の後に、化学的機械研磨法により前記
キャパシタ下部電極表面を平坦化する工程を含むことを
特徴とする請求項１、請求項２、請求項３又は請求項４
に記載された半導体記憶装置の製造方法。 - 【請求項６】 層間絶縁膜の開口部を接続部材で埋め込
む工程の後に、前記層間絶縁膜と前記キャパシタ下部電
極とを密着させる密着層を形成する工程を含むことを特
徴とする請求項１〜請求項５のいずれか１つに記載され
た半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16609195A JP3380372B2 (ja) | 1995-06-30 | 1995-06-30 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16609195A JP3380372B2 (ja) | 1995-06-30 | 1995-06-30 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0917972A JPH0917972A (ja) | 1997-01-17 |
| JP3380372B2 true JP3380372B2 (ja) | 2003-02-24 |
Family
ID=15824835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16609195A Expired - Fee Related JP3380372B2 (ja) | 1995-06-30 | 1995-06-30 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3380372B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008053743A (ja) * | 1998-08-07 | 2008-03-06 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP3660511B2 (ja) | 1998-12-03 | 2005-06-15 | 株式会社東芝 | 研磨方法及び半導体装置の製造方法 |
| KR100333667B1 (ko) * | 1999-06-28 | 2002-04-24 | 박종섭 | 강유전체 메모리 소자의 캐패시터 제조 방법 |
| JP4467229B2 (ja) * | 2001-09-12 | 2010-05-26 | 株式会社ハイニックスセミコンダクター | 半導体素子の製造方法 |
| JP2007115972A (ja) * | 2005-10-21 | 2007-05-10 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP4659772B2 (ja) * | 2007-02-15 | 2011-03-30 | Ｏｋｉセミコンダクタ株式会社 | 半導体素子の製造方法 |
| CN113593912A (zh) * | 2020-04-30 | 2021-11-02 | 信纮科技股份有限公司 | 电极表面处理方法 |
-
1995
- 1995-06-30 JP JP16609195A patent/JP3380372B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0917972A (ja) | 1997-01-17 |
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