JP3660511B2 - 研磨方法及び半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、研磨方法及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の製造分野において、半導体装置の高密度化・微細化に伴い、種々の微細加工技術が研究開発されている。その中でＣＭＰ（Chemical Mechanical Polishing）技術は、層間絶縁膜の平坦化、プラグの形成、埋め込み金属配線の形成、埋め込み素子分離などを行う際に、欠かすことのできない必須の技術になっている。
【０００３】
このＣＭＰ技術を応用して、キャパシタの電極加工を行う試みもなされている。特に、誘電体膜としてペロフスカイト結晶を用いる次世代のＤＲＡＭやＦＲＡＭでは、ＣＭＰ技術を用いた手法の確立が非常に重要になると考えられる。なぜなら、キャパシタの下部電極には、誘電体膜との整合性の観点から、貴金属或いはペロフスカイト型導電性酸化物を選択する必要があるが、これらの物質は一般に化学的に安定であるため、ウェットエッチング法或いはドライエッチング法によって加工することが困難だからである。
【０００４】
これに対して、ＣＭＰ法は、化学的な作用と機械的な作用のバランスで研磨を行うので、加工の可能性が広がることになる。
【０００５】
【発明が解決しようとする課題】
しかしながら、ＣＭＰ法を用いた場合でも、従来のスラリーでは、研磨レートが小さいため製造効率が低くなるという問題があった。また、下地のストッパー膜に対する研磨レートの選択比も小さくなるため、同一のウエハ面内或いは異なるウエハ間での安定した加工形状を得ることが困難であるという問題もあった。
【０００６】
本発明は、上記従来の課題に対してなされたものであり、貴金属或いはペロフスカイト型導電性酸化物をＣＭＰ法によって研磨する場合に、研磨レートが大きく、しかも下地に対する研磨レートの選択比を大きくすることが可能な研磨方法及び半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明に係る研磨方法は、Ｒｕ又はＲｕ化合物を硝酸二アンモニウムセリウムを添加したスラリーを用いて研磨（化学的機械的研磨）することを特徴とする。前記Ｒｕ化合物としてはＳｒＲｕＯ3 をあげることができる。
【０００８】
本発明に係るスラリーは、添加剤として硝酸二アンモニウムセリウムが含まれていることを特徴とする。
【０００９】
本発明によれば、硝酸二アンモニウムセリウムを添加したスラリーを用いることにより、Ｒｕ又はＲｕ化合物の研磨レートが大幅に向上するとともに、Ｒｕ又はＲｕ化合物の研磨レートのＳｉＯ2 の研磨レートに対する比（選択比）を大幅に向上させることができる。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００１１】
（実施形態１）
本発明の第１の実施形態として、ＣＭＰ法によるキャパシタの製造方法について、図１（ａ）〜（ｃ）を参照して説明する。
【００１２】
１１は電気的な接続をとるためのプラグであり、シリコン基板（図示せず）の主面側に形成された絶縁体膜１２中に埋め込まれている。このような下地上に、ＴＥＯＳを用いたプラズマＣＶＤ法によりプラズマＳｉＯ2 膜１３を厚さ１００ｎｍ程度成膜する。そして、プラグ１１の真上に間口が直径３００ｎｍ程度の穴１４（開口部）を形成する。続いて、キャパシタの下部電極となるＲｕ膜１５をスパッタ法或いはＣＶＤ法により１５０ｎｍ程度成膜し、穴１４を埋め込む（図１（ａ））。
【００１３】
次に、ＣＭＰ法によりプラズマＳｉＯ2 膜１３をストッパーとしてＲｕ膜１５のＣＭＰを行い、Ｒｕ膜１５からなる下部電極をセルごとに絶縁する。ここでスラリーとしては、粒径３０ｎｍのアルミナ粒子を水に分散させたものに、硝酸二アンモニウムセリウムを添加したものを用いる。アルミナ粒子２ｗｔ％、硝酸二アンモニウムセリウム５ｗｔ％（４〜７ｗｔ％でもよい）が好適な分量である。また、研磨パッドには、ロデール・ニッタ（株）製のＩＣ１０００／Ｓｕｂａ４００を用いる。研磨時の荷重を２００ｇ重／ｃｍ2 に、トップリング及びターンテーブルの回転数を１００ｒｐｍに設定する（図１（ｂ））。
【００１４】
次に、キャパシタの誘電体膜として、ＢａＳｒＴｉＯ3 膜１６をスパッタ法或いはＣＶＤ法により４０ｎｍ程度成膜する。ＢａＳｒＴｉＯ3 膜がアモルファス状態の場合は、さらにアニール処理を施し、ペロフスカイト結晶化させる。続いて、キャパシタの上部電極として、Ｒｕ膜１７をスパッタ法或いはＣＶＤ法により６０ｎｍ程度成膜する（図１（ｃ））。
【００１５】
その後、Ｒｕ膜１７上に層間絶縁膜（図示せず）を成膜し、この層間絶縁膜の一部を開口し、Ｒｕ膜１７と電気的接続をとるためのプラグ（図示せず）を形成して、次世代ＤＲＡＭのキャパシタが完成する。
【００１６】
（実施形態２）
本発明の第２の実施形態として、ＣＭＰ法によるキャパシタの製造方法について、図２（ａ）〜（ｃ）を参照して説明する。
【００１７】
２１は電気的な接続をとるためのプラグであり、シリコン基板（図示せず）の主面側に形成された絶縁体膜２２中に埋め込まれている。このような下地上に、ＴＥＯＳを用いたプラズマＣＶＤ法によりプラズマＳｉＯ2 膜２３を厚さ１５０ｎｍ程度成膜する。そして、プラグ２１の真上に間口が直径３００ｎｍ程度の穴２４（開口部）を形成する。続いて、キャパシタの下部電極となるＲｕ膜２５をスパッタ法或いはＣＶＤ法により２００ｎｍ程度成膜し、穴２４を埋め込む（図２（ａ））。
【００１８】
次に、ＣＭＰ法によりプラズマＳｉＯ2 膜２３をストッパーとしてＲｕ膜２５のＣＭＰを行い、Ｒｕ膜２５からなる下部電極をセルごとに絶縁する。ここでスラリーとしては、粒径３０ｎｍのアルミナ粒子を水に分散させたものに、硝酸二アンモニウムセリウムを添加したものを用いる。アルミナ粒子２ｗｔ％、硝酸二アンモニウムセリウム５ｗｔ％（４〜７ｗｔ％でもよい）が好適な分量である。また、研磨パッドには、ロデール・ニッタ（株）製のＩＣ１０００／Ｓｕｂａ４００を用いる。研磨時の荷重を２００ｇ重／ｃｍ2 に、トップリング及びターンテーブルの回転数を１００ｒｐｍに設定する（図２（ｂ））。
【００１９】
次に、フッ酸又はフッ化アンモニウムによるウエットエッチング法、或いはフロロカーボン系ガスによる反応性イオンエッチング法により、プラズマＳｉＯ2 膜２３を除去する。続いて、キャパシタの誘電体膜として、ＢａＳｒＴｉＯ3 膜２６をスパッタ法或いはＣＶＤ法により４０ｎｍ程度成膜する。ＢａＳｒＴｉＯ3 膜がアモルファス状態の場合は、さらにアニール処理を施し、ペロフスカイト結晶化させる。続いて、キャパシタの上部電極として、Ｒｕ膜２７をスパッタ法或いはＣＶＤ法により６０ｎｍ程度成膜する（図２（ｃ））。
【００２０】
その後、Ｒｕ膜２７上に層間絶縁膜（図示せず）を成膜し、この層間絶縁膜の一部を開口し、Ｒｕ膜２７と電気的接続をとるためのプラグ（図示せず）を形成して、次世代ＤＲＡＭのキャパシタが完成する。
【００２１】
（実施形態３）
本発明の第３の実施形態として、ＣＭＰ法によるキャパシタの製造方法について、図３（ａ）〜（ｃ）を参照して説明する。
【００２２】
３１は電気的な接続をとるためのプラグであり、シリコン基板（図示せず）の主面側に形成された絶縁体膜３２中に埋め込まれている。このような下地上に、ＴＥＯＳを用いたプラズマＣＶＤ法によりプラズマＳｉＯ2 膜３３を厚さ３００ｎｍ程度成膜する。そして、プラグ３１の真上に穴３４（開口部）を形成する。穴３４は、間口が直径２００ｎｍ程度の丸穴であり、側面は垂直方向から１０度程傾くようにテーパーをつけることが望ましい。次に、キャパシタの下部電極として、Ｒｕ膜３５をスパッタ法或いはＣＶＤ法により６０ｎｍ程度成膜する。さらに、レジストやＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）等のキャッピング膜３８をスピンコート法等により成膜し、穴３４を埋め込む（図３（ａ））。
【００２３】
次に、ＣＭＰ法によりプラズマＳｉＯ2 膜３３をストッパーとしてＲｕ膜３５及びキャッピング膜３８のＣＭＰを行い、Ｒｕ膜３５からなる下部電極をセルごとに絶縁する。ここでスラリーとしては、粒径３０ｎｍのアルミナ粒子を水に分散させたものに、硝酸二アンモニウムセリウムを添加したものを用いる。アルミナ粒子２ｗｔ％、硝酸二アンモニウムセリウム５ｗｔ％（４〜７ｗｔ％でもよい）が好適な分量である。また、研磨パッドには、ロデール・ニッタ（株）製のＩＣ１０００／Ｓｕｂａ４００を用いる。研磨時の荷重を２００ｇ重／ｃｍ2 に、トップリング及びターンテーブルの回転数を１００ｒｐｍに設定する。
【００２４】
その後、穴３４に残存するキャッピング膜３８を除去する。キャッピング膜３８がレジストの場合には、剥離液に浸すか、アッシングを行えばよい。キャッピング膜３８がＳＯＧの場合には、ＨＦ蒸気にさらす方法が有効である。なお、キャッピング膜３８は、ＣＭＰ時に発生するダストが穴３４内のＲｕ膜３５に付着するのを防ぐための犠牲膜として機能するものである（図３（ｂ））。
【００２５】
次に、キャパシタの誘電体膜として、ＢａＳｒＴｉＯ3 膜３６をスパッタ法或いはＣＶＤ法により４０ｎｍ程度成膜する。ＢａＳｒＴｉＯ3 膜がアモルファス状態の場合は、さらにアニール処理を施し、ペロフスカイト結晶化させる。続いて、キャパシタの上部電極として、Ｒｕ膜３７をスパッタ法或いはＣＶＤ法により６０ｎｍ程度成膜する（図３（ｃ））。
【００２６】
その後、Ｒｕ膜３７上に層間絶縁膜（図示せず）を成膜し、この層間絶縁膜の一部を開口し、Ｒｕ膜３７と電気的接続をとるためのプラグ（図示せず）を形成して、次世代ＤＲＡＭのキャパシタが完成する。
【００２７】
従来のスラリーを用いてＣＭＰ法を行った場合、ＳｉＯ2 膜の研磨レートに対するＲｕ膜の研磨レートの比（選択比）は高々２程度と小さかった。そのため、プラズマＳｉＯ2 膜（１３、２３、３３）のストッパーとしての機能は不十分であり、研磨後のＲｕ膜（１５、２５、３５）の膜厚制御が困難であった。したがって、同一のウエハ面内或いは異なるウエハ間において下部電極形状にばらつきが出てしまい、信頼性に欠けるという問題があった。
【００２８】
本発明のスラリーを用いることにより、ＳｉＯ2 膜に対するＲｕ膜の選択比が３０と十分大きくなったため、安定した加工形状を得ることが可能になった。また、従来のスラリーではＲｕ膜の研磨レートは高々２００Å／ｍｉｎと小さかったが、本発明のスラリーを用いることにより９００Å／ｍｉｎに増大した。これにより、ウエハ１枚当たりのＣＭＰ処理時間が短縮され、製造効率を向上させることが可能となった。
【００２９】
さらに、本発明のＣＭＰ法により製造されるキャパシタは（特に実施形態１及び２）、誘電体膜と接する下部電極表面がＣＭＰによりミクロ的にも滑らかになるため、電界集中が緩和され、リーク電流が低減する。さらに、同様の理由から、誘電体膜の結晶性及び配向性が向上し、誘電率が上がるという効果もある。これにより、キャパシタの電気特性及び信頼性の向上につながることになる。
【００３０】
ここで、本発明のスラリーの有効性を図４のデータにより示す。これは、スラリーに添加する酸化剤を変えることにより、Ｒｕ膜の研磨レートがどのように変化するかを示したものである。いずれも研磨粒子としてアルミナが２ｗｔ％含有されている。
【００３１】
酸化剤として硝酸二アンモニウムセリウムを用いた時は、Ｒｕ膜の研磨レートは９００Å／ｍｉｎと飛躍的に増大することがわかる。酸化力の指標である標準酸化還元電位を比べた場合、硝酸二アンモニウムセリウムは過硫酸アンモニウムより小さい（硝酸二アンモニウムセリウムのセリウムイオン（４価）がセリウムイオン（３価）に変化する際の標準酸化還元電位は１．７２ボルトであり、過硫酸アンモニウムの過硫酸イオンが硫酸イオンに変化する際の標準酸化還元電位は２．０１ボルトである）。にもかかわらず、硝酸二アンモニウムセリウムの方が研磨レートが大きくなるのは、硝酸二アンモニウムセリウムがＲｕに対して特別な反応をもたらすことを示唆している。
【００３２】
なお、以上説明した実施形態１、２及び３では、スラリーに含有させる研磨粒子としてアルミナを用いたが、シリカ或いはセリア等の研磨粒子を含有させてもよい。また、研磨粒子を含まない硝酸二アンモニウムセリウム水溶液そのものをスラリーとして用いることも可能である。また、研磨時の荷重、トップリング及びターンテーブルの回転数等に関しても、適宜変更可能である。
【００３３】
（実施形態４）
本発明の第４の実施形態として、ＣＭＰ法によるキャパシタの製造方法について、図１（ａ）〜（ｃ）を参照して説明する。
【００３４】
なお、先に示した実施形態１、２及び３では下部電極及び上部電極にＲｕを用いたが、実施形態４、５及び６は、下部極及び上部電極にＲｕの代わりにＳｒＲｕＯ3 を用いるものであり、その他の構成要素については実施形態１、２及び３と同様である。したがって、実施形態４、５及び６の図面については、先に示した図１、図２及び図３を援用するものとする。
【００３５】
１１は電気的な接続をとるためのプラグであり、シリコン基板（図示せず）の主面側に形成された絶縁体膜１２中に埋め込まれている。このような下地上に、ＴＥＯＳを用いたプラズマＣＶＤ法によりプラズマＳｉＯ2 膜１３を厚さ１００ｎｍ程度成膜する。そして、プラグ１１の真上に間口が直径３００ｎｍ程度の穴１４（開口部）を形成する。続いて、キャパシタの下部電極となるＳｒＲｕＯ3 膜１５をスパッタ法或いはＣＶＤ法により１５０ｎｍ程度成膜し、穴１４を埋め込む（図１（ａ））。
【００３６】
次に、ＣＭＰ法によりプラズマＳｉＯ2 膜１３をストッパーとしてＳｒＲｕＯ3 膜１５のＣＭＰを行い、ＳｒＲｕＯ3 膜１５からなる下部電極をセルごとに絶縁する。ここでスラリーとしては、研磨粒子を含まない硝酸二アンモニウムセリウム１ｗｔ％（１〜２ｗｔ％でもよい）水溶液を用いる。また、研磨パッドには、ロデール・ニッタ（株）製のＩＣ１０００／Ｓｕｂａ４００を用いる。研磨時の荷重を４００ｇ重／ｃｍ2 に、トップリング及びターンテーブルの回転数を５０ｒｐｍに設定する（図１（ｂ））。
【００３７】
次に、キャパシタの誘電体膜として、ＢａＳｒＴｉＯ3 膜１６をスパッタ法或いはＣＶＤ法により４０ｎｍ程度成膜する。ＢａＳｒＴｉＯ3 膜がアモルファス状態の場合は、さらにアニール処理を施し、ペロフスカイト結晶化させる。続いて、キャパシタの上部電極として、ＳｒＲｕＯ3 膜１７をスパッタ法或いはＣＶＤ法により６０ｎｍ程度成膜する（図１（ｃ））。
【００３８】
その後、ＳｒＲｕＯ3 膜１７上に層間絶縁膜（図示せず）を成膜し、この層間絶縁膜の一部を開口し、ＳｒＲｕＯ3 膜１７と電気的接続をとるためのプラグ（図示せず）を形成して、次世代ＤＲＡＭのキャパシタが完成する。
【００３９】
（実施形態５）
本発明の第５の実施形態として、ＣＭＰ法によるキャパシタの製造方法について、図２（ａ）〜（ｃ）を参照して説明する。
【００４０】
２１は電気的な接続をとるためのプラグであり、シリコン基板（図示せず）の主面側に形成された絶縁体膜２２中に埋め込まれている。このような下地上に、ＴＥＯＳを用いたプラズマＣＶＤ法によりプラズマＳｉＯ2 膜２３を厚さ１５０ｎｍ程度成膜する。そして、プラグ２１の真上に間口が直径３００ｎｍ程度の穴２４（開口部）を形成する。続いて、キャパシタの下部電極となるＳｒＲｕＯ3 膜２５をスパッタ法或いはＣＶＤ法により２００ｎｍ程度成膜し、穴２４を埋め込む（図２（ａ））。
【００４１】
次に、ＣＭＰ法によりプラズマＳｉＯ2 膜２３をストッパーとしてＳｒＲｕＯ3 膜２５のＣＭＰを行い、ＳｒＲｕＯ3 膜２５からなる下部電極をセルごとに絶縁する。ここでスラリーとしては、研磨粒子を含まない硝酸二アンモニウムセリウム１ｗｔ％（１〜２ｗｔ％でもよい）水溶液を用いる。また、研磨パッドには、ロデール・ニッタ（株）製のＩＣ１０００／Ｓｕｂａ４００を用いる。研磨時の荷重を４００ｇ重／ｃｍ2 に、トップリング及びターンテーブルの回転数を５０ｒｐｍに設定する（図２（ｂ））。
【００４２】
次に、フッ酸又はフッ化アンモニウムによるウエットエッチング法、或いはフロロカーボン系ガスによる反応性イオンエッチング法により、プラズマＳｉＯ2 膜２３を除去する。続いて、キャパシタの誘電体膜として、ＢａＳｒＴｉＯ3 膜２６をスパッタ法或いはＣＶＤ法により４０ｎｍ程度成膜する。ＢａＳｒＴｉＯ3 膜がアモルファス状態の場合は、さらにアニール処理を施し、ペロフスカイト結晶化させる。続いて、キャパシタの上部電極として、ＳｒＲｕＯ3 膜２７をスパッタ法或いはＣＶＤ法により６０ｎｍ程度成膜する（図２（ｃ））。
【００４３】
その後、ＳｒＲｕＯ3 膜２７上に層間絶縁膜（図示せず）を成膜し、この層間絶縁膜の一部を開口し、ＳｒＲｕＯ3 膜２７と電気的接続をとるためのプラグ（図示せず）を形成して、次世代ＤＲＡＭのキャパシタが完成する。
【００４４】
（実施形態６）
本発明の第６の実施形態として、ＣＭＰ法によるキャパシタの製造方法について、図３（ａ）〜（ｃ）を参照して説明する。
【００４５】
３１は電気的な接続をとるためのプラグであり、シリコン基板（図示せず）の主面側に形成された絶縁体膜３２中に埋め込まれている。このような下地上に、ＴＥＯＳを用いたプラズマＣＶＤ法によりプラズマＳｉＯ2 膜３３を厚さ３００ｎｍ程度成膜する。そして、プラグ３１の真上に穴３４（開口部）を形成する。穴３４は、間口が直径２００ｎｍ程度の丸穴であり、側面は垂直方向から１０度程傾くようにテーパーをつけることが望ましい。次に、キャパシタの下部電極として、ＳｒＲｕＯ3 膜３５をスパッタ法或いはＣＶＤ法により６０ｎｍ程度成膜する。さらに、レジストやＳＯＧ等のキャッピング膜３８をスピンコート法等により成膜し、穴３４を埋め込む（図３（ａ））。
【００４６】
次に、ＣＭＰ法によりプラズマＳｉＯ2 膜３３をストッパーとしてＳｒＲｕＯ3 膜３５及びキャッピング膜３８のＣＭＰを行い、ＳｒＲｕＯ3 膜３５からなる下部電極をセルごとに絶縁する。ここでスラリーとしては、研磨粒子を含まない硝酸二アンモニウムセリウム１ｗｔ％（１〜２ｗｔ％でもよい）水溶液を用いる。また、研磨パッドには、ロデール・ニッタ（株）製のＩＣ１０００／Ｓｕｂａ４００を用いる。研磨時の荷重を４００ｇ重／ｃｍ2 に、トップリング及びターンテーブルの回転数を５０ｒｐｍに設定する。
【００４７】
その後、穴３４に残存するキャッピング膜３８を除去する。キャッピング膜３８がレジストの場合には、剥離液に浸すか、アッシングを行えばよい。キャッピング膜３８がＳＯＧの場合には、ＨＦ蒸気にさらす方法が有効である。なお、キャッピング膜３８は、ＣＭＰ時に発生するダストが穴３４内のＳｒＲｕＯ3 膜３５に付着するのを防ぐための犠牲膜として機能するものである（図３（ｂ））。
【００４８】
次に、キャパシタの誘電体膜として、ＢａＳｒＴｉＯ3 膜３６をスパッタ法或いはＣＶＤ法により４０ｎｍ程度成膜する。ＢａＳｒＴｉＯ3 膜がアモルファス状態の場合は、さらにアニール処理を施し、ペロフスカイト結晶化させる。続いて、キャパシタの上部電極として、ＳｒＲｕＯ3 膜３７をスパッタ法或いはＣＶＤ法により６０ｎｍ程度成膜する（図３（ｃ））。
【００４９】
その後、ＳｒＲｕＯ3 膜３７上に層間絶縁膜（図示せず）を成膜し、この層間絶縁膜の一部を開口し、ＳｒＲｕＯ3 膜３７と電気的接続をとるためのプラグ（図示せず）を形成して、次世代ＤＲＡＭのキャパシタが完成する。
【００５０】
従来のスラリーを用いてＣＭＰを行った場合、ＳｉＯ2 膜の研磨レートに対するＳｒＲｕＯ3 膜の研磨レートの比（選択比）を１より大きくすることは容易ではなかった。そのため、プラズマＳｉＯ2 膜（１３、２３、３３）のストッパーとしての機能は不十分であり、研磨後のＳｒＲｕＯ3 膜（１５、２５、３５）の膜厚制御が困難であった。したがって、同一のウエハ面内或いは異なるウエハ間で下部電極形状にばらつきが出てしまい、信頼性に欠けるという問題があった。
【００５１】
本発明のスラリーを用いることにより、ＳｉＯ2 膜に対するＳｒＲｕＯ3 膜の選択比が２５０と十分大きくなったため、安定した加工形状を得ることが可能になった。また、ＳｒＲｕＯ3 膜の研磨レートに関しても、３０００Å／ｍｉｎと大きな値をもつようになった。これにより、ウエハ１枚当たりのＣＭＰ処理時間は短縮され、製造効率を向上させることが可能となった。
【００５２】
さらに、本発明のＣＭＰ法により製造されるキャパシタは（特に実施形態４及び５）、誘電体膜と接する下部電極表面がＣＭＰによりミクロ的にも滑らかになるため、電界集中が緩和され、リーク電流が低減する。さらに、同様の理由から、誘電体膜の結晶性及び配向性が向上し、誘電率が上がるという効果もある。これにより、キャパシタの電気特性及び信頼性の向上につながることになる。
【００５３】
ここで、本発明のスラリーの有効性を図５のデータにより示す。これは、スラリーに添加する酸化剤を変えることにより、ＳｒＲｕＯ3 膜の研磨レートがどのように変化するかを示したものである。いずれも研磨粒子は含有されていない。
【００５４】
酸化剤として硝酸二アンモニウムセリウムを用いた時は、ＳｒＲｕＯ3 膜の研磨レートは３０００Å／ｍｉｎと飛躍的に増大することがわかる。酸化力の指標である標準酸化還元電位を比べた場合、すでに述べたように、硝酸二アンモニウムセリウムは過硫酸アンモニウムより小さい。にもかかわらず、硝酸二アンモニウムセリウムの方が研磨レートが大きくなるのは、硝酸二アンモニウムセリウムがＳｒＲｕＯ3 に対して特別な反応をもたらすことを示唆している。
【００５５】
なお、以上説明した実施形態４、５及び６では、スラリーとして硝酸二アンモニウムセリウム水溶液を用いたが、アルミナ、シリカ或いはセリア等の研磨粒子を含有させてもよい。研磨時の荷重、トップリング及びターンテーブルの回転数等に関しても、適宜変更可能である。
【００５６】
また、以上説明した実施形態１〜６において、上部電極には、ＲｕやＳｒＲｕＯ3 以外にも、ＲｕＯ2 、Ｗ、ＷＮ等も用いることが可能である。誘電体膜としては、ＢａＳｒＴｉＯ3 以外に、ＳｒＴｉＯ3 、ＢａＴｉＯ3 、ＰｂＴｉＯ3 、ＰｂＺｒＴｉＯ3 等のペロフスカイト結晶を用いることができる。ＰｂＺｒＴｉＯ3 、ＰｂＴｉＯ3 、ＢａＴｉＯ3 、ＢａＳｒＴｉＯ3 のように強誘電性を発現するペロフスカイト結晶を誘電体膜として用いる場合は、ＦＲＡＭへの適用も可能になる。
【００５７】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。
【００５８】
【発明の効果】
本発明によれば、硝酸二アンモニウムセリウムを添加したスラリーを用いることにより、Ｒｕ又はＲｕ化合物の研磨レートを大幅に向上させることができ、さらにＲｕ又はＲｕ化合物の研磨レートのＳｉＯ2 の研磨レートに対する比を大幅に向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１及び第４の実施形態に係るキャパシタの製造方法を示した工程断面図。
【図２】本発明の第２及び第５の実施形態に係るキャパシタの製造方法を示した工程断面図。
【図３】本発明の第３及び第６の実施形態に係るキャパシタの製造方法を示した工程断面図。
【図４】Ｒｕの研磨レートの酸化剤依存性について示した図。
【図５】ＳｒＲｕＯ3 の研磨レートの酸化剤依存性について示した図。
【符号の説明】
１１、２１、３１…プラグ
１２、２２、３２…絶縁体膜
１３、２３、３３…プラズマＳｉＯ2 膜
１４、２４、３４…穴
１５、２５、３５…下部電極（Ｒｕ膜、ＳｒＲｕＯ3 膜）
１６、２６、３６…ＢａＳｒＴｉＯ3 膜
１７、２７、３７…上部電極（Ｒｕ膜、ＳｒＲｕＯ3 膜）
３８…キャッピング膜
【発明の属する技術分野】
本発明は、研磨方法及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の製造分野において、半導体装置の高密度化・微細化に伴い、種々の微細加工技術が研究開発されている。その中でＣＭＰ（Chemical Mechanical Polishing）技術は、層間絶縁膜の平坦化、プラグの形成、埋め込み金属配線の形成、埋め込み素子分離などを行う際に、欠かすことのできない必須の技術になっている。
【０００３】
このＣＭＰ技術を応用して、キャパシタの電極加工を行う試みもなされている。特に、誘電体膜としてペロフスカイト結晶を用いる次世代のＤＲＡＭやＦＲＡＭでは、ＣＭＰ技術を用いた手法の確立が非常に重要になると考えられる。なぜなら、キャパシタの下部電極には、誘電体膜との整合性の観点から、貴金属或いはペロフスカイト型導電性酸化物を選択する必要があるが、これらの物質は一般に化学的に安定であるため、ウェットエッチング法或いはドライエッチング法によって加工することが困難だからである。
【０００４】
これに対して、ＣＭＰ法は、化学的な作用と機械的な作用のバランスで研磨を行うので、加工の可能性が広がることになる。
【０００５】
【発明が解決しようとする課題】
しかしながら、ＣＭＰ法を用いた場合でも、従来のスラリーでは、研磨レートが小さいため製造効率が低くなるという問題があった。また、下地のストッパー膜に対する研磨レートの選択比も小さくなるため、同一のウエハ面内或いは異なるウエハ間での安定した加工形状を得ることが困難であるという問題もあった。
【０００６】
本発明は、上記従来の課題に対してなされたものであり、貴金属或いはペロフスカイト型導電性酸化物をＣＭＰ法によって研磨する場合に、研磨レートが大きく、しかも下地に対する研磨レートの選択比を大きくすることが可能な研磨方法及び半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明に係る研磨方法は、Ｒｕ又はＲｕ化合物を硝酸二アンモニウムセリウムを添加したスラリーを用いて研磨（化学的機械的研磨）することを特徴とする。前記Ｒｕ化合物としてはＳｒＲｕＯ3 をあげることができる。
【０００８】
本発明に係るスラリーは、添加剤として硝酸二アンモニウムセリウムが含まれていることを特徴とする。
【０００９】
本発明によれば、硝酸二アンモニウムセリウムを添加したスラリーを用いることにより、Ｒｕ又はＲｕ化合物の研磨レートが大幅に向上するとともに、Ｒｕ又はＲｕ化合物の研磨レートのＳｉＯ2 の研磨レートに対する比（選択比）を大幅に向上させることができる。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００１１】
（実施形態１）
本発明の第１の実施形態として、ＣＭＰ法によるキャパシタの製造方法について、図１（ａ）〜（ｃ）を参照して説明する。
【００１２】
１１は電気的な接続をとるためのプラグであり、シリコン基板（図示せず）の主面側に形成された絶縁体膜１２中に埋め込まれている。このような下地上に、ＴＥＯＳを用いたプラズマＣＶＤ法によりプラズマＳｉＯ2 膜１３を厚さ１００ｎｍ程度成膜する。そして、プラグ１１の真上に間口が直径３００ｎｍ程度の穴１４（開口部）を形成する。続いて、キャパシタの下部電極となるＲｕ膜１５をスパッタ法或いはＣＶＤ法により１５０ｎｍ程度成膜し、穴１４を埋め込む（図１（ａ））。
【００１３】
次に、ＣＭＰ法によりプラズマＳｉＯ2 膜１３をストッパーとしてＲｕ膜１５のＣＭＰを行い、Ｒｕ膜１５からなる下部電極をセルごとに絶縁する。ここでスラリーとしては、粒径３０ｎｍのアルミナ粒子を水に分散させたものに、硝酸二アンモニウムセリウムを添加したものを用いる。アルミナ粒子２ｗｔ％、硝酸二アンモニウムセリウム５ｗｔ％（４〜７ｗｔ％でもよい）が好適な分量である。また、研磨パッドには、ロデール・ニッタ（株）製のＩＣ１０００／Ｓｕｂａ４００を用いる。研磨時の荷重を２００ｇ重／ｃｍ2 に、トップリング及びターンテーブルの回転数を１００ｒｐｍに設定する（図１（ｂ））。
【００１４】
次に、キャパシタの誘電体膜として、ＢａＳｒＴｉＯ3 膜１６をスパッタ法或いはＣＶＤ法により４０ｎｍ程度成膜する。ＢａＳｒＴｉＯ3 膜がアモルファス状態の場合は、さらにアニール処理を施し、ペロフスカイト結晶化させる。続いて、キャパシタの上部電極として、Ｒｕ膜１７をスパッタ法或いはＣＶＤ法により６０ｎｍ程度成膜する（図１（ｃ））。
【００１５】
その後、Ｒｕ膜１７上に層間絶縁膜（図示せず）を成膜し、この層間絶縁膜の一部を開口し、Ｒｕ膜１７と電気的接続をとるためのプラグ（図示せず）を形成して、次世代ＤＲＡＭのキャパシタが完成する。
【００１６】
（実施形態２）
本発明の第２の実施形態として、ＣＭＰ法によるキャパシタの製造方法について、図２（ａ）〜（ｃ）を参照して説明する。
【００１７】
２１は電気的な接続をとるためのプラグであり、シリコン基板（図示せず）の主面側に形成された絶縁体膜２２中に埋め込まれている。このような下地上に、ＴＥＯＳを用いたプラズマＣＶＤ法によりプラズマＳｉＯ2 膜２３を厚さ１５０ｎｍ程度成膜する。そして、プラグ２１の真上に間口が直径３００ｎｍ程度の穴２４（開口部）を形成する。続いて、キャパシタの下部電極となるＲｕ膜２５をスパッタ法或いはＣＶＤ法により２００ｎｍ程度成膜し、穴２４を埋め込む（図２（ａ））。
【００１８】
次に、ＣＭＰ法によりプラズマＳｉＯ2 膜２３をストッパーとしてＲｕ膜２５のＣＭＰを行い、Ｒｕ膜２５からなる下部電極をセルごとに絶縁する。ここでスラリーとしては、粒径３０ｎｍのアルミナ粒子を水に分散させたものに、硝酸二アンモニウムセリウムを添加したものを用いる。アルミナ粒子２ｗｔ％、硝酸二アンモニウムセリウム５ｗｔ％（４〜７ｗｔ％でもよい）が好適な分量である。また、研磨パッドには、ロデール・ニッタ（株）製のＩＣ１０００／Ｓｕｂａ４００を用いる。研磨時の荷重を２００ｇ重／ｃｍ2 に、トップリング及びターンテーブルの回転数を１００ｒｐｍに設定する（図２（ｂ））。
【００１９】
次に、フッ酸又はフッ化アンモニウムによるウエットエッチング法、或いはフロロカーボン系ガスによる反応性イオンエッチング法により、プラズマＳｉＯ2 膜２３を除去する。続いて、キャパシタの誘電体膜として、ＢａＳｒＴｉＯ3 膜２６をスパッタ法或いはＣＶＤ法により４０ｎｍ程度成膜する。ＢａＳｒＴｉＯ3 膜がアモルファス状態の場合は、さらにアニール処理を施し、ペロフスカイト結晶化させる。続いて、キャパシタの上部電極として、Ｒｕ膜２７をスパッタ法或いはＣＶＤ法により６０ｎｍ程度成膜する（図２（ｃ））。
【００２０】
その後、Ｒｕ膜２７上に層間絶縁膜（図示せず）を成膜し、この層間絶縁膜の一部を開口し、Ｒｕ膜２７と電気的接続をとるためのプラグ（図示せず）を形成して、次世代ＤＲＡＭのキャパシタが完成する。
【００２１】
（実施形態３）
本発明の第３の実施形態として、ＣＭＰ法によるキャパシタの製造方法について、図３（ａ）〜（ｃ）を参照して説明する。
【００２２】
３１は電気的な接続をとるためのプラグであり、シリコン基板（図示せず）の主面側に形成された絶縁体膜３２中に埋め込まれている。このような下地上に、ＴＥＯＳを用いたプラズマＣＶＤ法によりプラズマＳｉＯ2 膜３３を厚さ３００ｎｍ程度成膜する。そして、プラグ３１の真上に穴３４（開口部）を形成する。穴３４は、間口が直径２００ｎｍ程度の丸穴であり、側面は垂直方向から１０度程傾くようにテーパーをつけることが望ましい。次に、キャパシタの下部電極として、Ｒｕ膜３５をスパッタ法或いはＣＶＤ法により６０ｎｍ程度成膜する。さらに、レジストやＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）等のキャッピング膜３８をスピンコート法等により成膜し、穴３４を埋め込む（図３（ａ））。
【００２３】
次に、ＣＭＰ法によりプラズマＳｉＯ2 膜３３をストッパーとしてＲｕ膜３５及びキャッピング膜３８のＣＭＰを行い、Ｒｕ膜３５からなる下部電極をセルごとに絶縁する。ここでスラリーとしては、粒径３０ｎｍのアルミナ粒子を水に分散させたものに、硝酸二アンモニウムセリウムを添加したものを用いる。アルミナ粒子２ｗｔ％、硝酸二アンモニウムセリウム５ｗｔ％（４〜７ｗｔ％でもよい）が好適な分量である。また、研磨パッドには、ロデール・ニッタ（株）製のＩＣ１０００／Ｓｕｂａ４００を用いる。研磨時の荷重を２００ｇ重／ｃｍ2 に、トップリング及びターンテーブルの回転数を１００ｒｐｍに設定する。
【００２４】
その後、穴３４に残存するキャッピング膜３８を除去する。キャッピング膜３８がレジストの場合には、剥離液に浸すか、アッシングを行えばよい。キャッピング膜３８がＳＯＧの場合には、ＨＦ蒸気にさらす方法が有効である。なお、キャッピング膜３８は、ＣＭＰ時に発生するダストが穴３４内のＲｕ膜３５に付着するのを防ぐための犠牲膜として機能するものである（図３（ｂ））。
【００２５】
次に、キャパシタの誘電体膜として、ＢａＳｒＴｉＯ3 膜３６をスパッタ法或いはＣＶＤ法により４０ｎｍ程度成膜する。ＢａＳｒＴｉＯ3 膜がアモルファス状態の場合は、さらにアニール処理を施し、ペロフスカイト結晶化させる。続いて、キャパシタの上部電極として、Ｒｕ膜３７をスパッタ法或いはＣＶＤ法により６０ｎｍ程度成膜する（図３（ｃ））。
【００２６】
その後、Ｒｕ膜３７上に層間絶縁膜（図示せず）を成膜し、この層間絶縁膜の一部を開口し、Ｒｕ膜３７と電気的接続をとるためのプラグ（図示せず）を形成して、次世代ＤＲＡＭのキャパシタが完成する。
【００２７】
従来のスラリーを用いてＣＭＰ法を行った場合、ＳｉＯ2 膜の研磨レートに対するＲｕ膜の研磨レートの比（選択比）は高々２程度と小さかった。そのため、プラズマＳｉＯ2 膜（１３、２３、３３）のストッパーとしての機能は不十分であり、研磨後のＲｕ膜（１５、２５、３５）の膜厚制御が困難であった。したがって、同一のウエハ面内或いは異なるウエハ間において下部電極形状にばらつきが出てしまい、信頼性に欠けるという問題があった。
【００２８】
本発明のスラリーを用いることにより、ＳｉＯ2 膜に対するＲｕ膜の選択比が３０と十分大きくなったため、安定した加工形状を得ることが可能になった。また、従来のスラリーではＲｕ膜の研磨レートは高々２００Å／ｍｉｎと小さかったが、本発明のスラリーを用いることにより９００Å／ｍｉｎに増大した。これにより、ウエハ１枚当たりのＣＭＰ処理時間が短縮され、製造効率を向上させることが可能となった。
【００２９】
さらに、本発明のＣＭＰ法により製造されるキャパシタは（特に実施形態１及び２）、誘電体膜と接する下部電極表面がＣＭＰによりミクロ的にも滑らかになるため、電界集中が緩和され、リーク電流が低減する。さらに、同様の理由から、誘電体膜の結晶性及び配向性が向上し、誘電率が上がるという効果もある。これにより、キャパシタの電気特性及び信頼性の向上につながることになる。
【００３０】
ここで、本発明のスラリーの有効性を図４のデータにより示す。これは、スラリーに添加する酸化剤を変えることにより、Ｒｕ膜の研磨レートがどのように変化するかを示したものである。いずれも研磨粒子としてアルミナが２ｗｔ％含有されている。
【００３１】
酸化剤として硝酸二アンモニウムセリウムを用いた時は、Ｒｕ膜の研磨レートは９００Å／ｍｉｎと飛躍的に増大することがわかる。酸化力の指標である標準酸化還元電位を比べた場合、硝酸二アンモニウムセリウムは過硫酸アンモニウムより小さい（硝酸二アンモニウムセリウムのセリウムイオン（４価）がセリウムイオン（３価）に変化する際の標準酸化還元電位は１．７２ボルトであり、過硫酸アンモニウムの過硫酸イオンが硫酸イオンに変化する際の標準酸化還元電位は２．０１ボルトである）。にもかかわらず、硝酸二アンモニウムセリウムの方が研磨レートが大きくなるのは、硝酸二アンモニウムセリウムがＲｕに対して特別な反応をもたらすことを示唆している。
【００３２】
なお、以上説明した実施形態１、２及び３では、スラリーに含有させる研磨粒子としてアルミナを用いたが、シリカ或いはセリア等の研磨粒子を含有させてもよい。また、研磨粒子を含まない硝酸二アンモニウムセリウム水溶液そのものをスラリーとして用いることも可能である。また、研磨時の荷重、トップリング及びターンテーブルの回転数等に関しても、適宜変更可能である。
【００３３】
（実施形態４）
本発明の第４の実施形態として、ＣＭＰ法によるキャパシタの製造方法について、図１（ａ）〜（ｃ）を参照して説明する。
【００３４】
なお、先に示した実施形態１、２及び３では下部電極及び上部電極にＲｕを用いたが、実施形態４、５及び６は、下部極及び上部電極にＲｕの代わりにＳｒＲｕＯ3 を用いるものであり、その他の構成要素については実施形態１、２及び３と同様である。したがって、実施形態４、５及び６の図面については、先に示した図１、図２及び図３を援用するものとする。
【００３５】
１１は電気的な接続をとるためのプラグであり、シリコン基板（図示せず）の主面側に形成された絶縁体膜１２中に埋め込まれている。このような下地上に、ＴＥＯＳを用いたプラズマＣＶＤ法によりプラズマＳｉＯ2 膜１３を厚さ１００ｎｍ程度成膜する。そして、プラグ１１の真上に間口が直径３００ｎｍ程度の穴１４（開口部）を形成する。続いて、キャパシタの下部電極となるＳｒＲｕＯ3 膜１５をスパッタ法或いはＣＶＤ法により１５０ｎｍ程度成膜し、穴１４を埋め込む（図１（ａ））。
【００３６】
次に、ＣＭＰ法によりプラズマＳｉＯ2 膜１３をストッパーとしてＳｒＲｕＯ3 膜１５のＣＭＰを行い、ＳｒＲｕＯ3 膜１５からなる下部電極をセルごとに絶縁する。ここでスラリーとしては、研磨粒子を含まない硝酸二アンモニウムセリウム１ｗｔ％（１〜２ｗｔ％でもよい）水溶液を用いる。また、研磨パッドには、ロデール・ニッタ（株）製のＩＣ１０００／Ｓｕｂａ４００を用いる。研磨時の荷重を４００ｇ重／ｃｍ2 に、トップリング及びターンテーブルの回転数を５０ｒｐｍに設定する（図１（ｂ））。
【００３７】
次に、キャパシタの誘電体膜として、ＢａＳｒＴｉＯ3 膜１６をスパッタ法或いはＣＶＤ法により４０ｎｍ程度成膜する。ＢａＳｒＴｉＯ3 膜がアモルファス状態の場合は、さらにアニール処理を施し、ペロフスカイト結晶化させる。続いて、キャパシタの上部電極として、ＳｒＲｕＯ3 膜１７をスパッタ法或いはＣＶＤ法により６０ｎｍ程度成膜する（図１（ｃ））。
【００３８】
その後、ＳｒＲｕＯ3 膜１７上に層間絶縁膜（図示せず）を成膜し、この層間絶縁膜の一部を開口し、ＳｒＲｕＯ3 膜１７と電気的接続をとるためのプラグ（図示せず）を形成して、次世代ＤＲＡＭのキャパシタが完成する。
【００３９】
（実施形態５）
本発明の第５の実施形態として、ＣＭＰ法によるキャパシタの製造方法について、図２（ａ）〜（ｃ）を参照して説明する。
【００４０】
２１は電気的な接続をとるためのプラグであり、シリコン基板（図示せず）の主面側に形成された絶縁体膜２２中に埋め込まれている。このような下地上に、ＴＥＯＳを用いたプラズマＣＶＤ法によりプラズマＳｉＯ2 膜２３を厚さ１５０ｎｍ程度成膜する。そして、プラグ２１の真上に間口が直径３００ｎｍ程度の穴２４（開口部）を形成する。続いて、キャパシタの下部電極となるＳｒＲｕＯ3 膜２５をスパッタ法或いはＣＶＤ法により２００ｎｍ程度成膜し、穴２４を埋め込む（図２（ａ））。
【００４１】
次に、ＣＭＰ法によりプラズマＳｉＯ2 膜２３をストッパーとしてＳｒＲｕＯ3 膜２５のＣＭＰを行い、ＳｒＲｕＯ3 膜２５からなる下部電極をセルごとに絶縁する。ここでスラリーとしては、研磨粒子を含まない硝酸二アンモニウムセリウム１ｗｔ％（１〜２ｗｔ％でもよい）水溶液を用いる。また、研磨パッドには、ロデール・ニッタ（株）製のＩＣ１０００／Ｓｕｂａ４００を用いる。研磨時の荷重を４００ｇ重／ｃｍ2 に、トップリング及びターンテーブルの回転数を５０ｒｐｍに設定する（図２（ｂ））。
【００４２】
次に、フッ酸又はフッ化アンモニウムによるウエットエッチング法、或いはフロロカーボン系ガスによる反応性イオンエッチング法により、プラズマＳｉＯ2 膜２３を除去する。続いて、キャパシタの誘電体膜として、ＢａＳｒＴｉＯ3 膜２６をスパッタ法或いはＣＶＤ法により４０ｎｍ程度成膜する。ＢａＳｒＴｉＯ3 膜がアモルファス状態の場合は、さらにアニール処理を施し、ペロフスカイト結晶化させる。続いて、キャパシタの上部電極として、ＳｒＲｕＯ3 膜２７をスパッタ法或いはＣＶＤ法により６０ｎｍ程度成膜する（図２（ｃ））。
【００４３】
その後、ＳｒＲｕＯ3 膜２７上に層間絶縁膜（図示せず）を成膜し、この層間絶縁膜の一部を開口し、ＳｒＲｕＯ3 膜２７と電気的接続をとるためのプラグ（図示せず）を形成して、次世代ＤＲＡＭのキャパシタが完成する。
【００４４】
（実施形態６）
本発明の第６の実施形態として、ＣＭＰ法によるキャパシタの製造方法について、図３（ａ）〜（ｃ）を参照して説明する。
【００４５】
３１は電気的な接続をとるためのプラグであり、シリコン基板（図示せず）の主面側に形成された絶縁体膜３２中に埋め込まれている。このような下地上に、ＴＥＯＳを用いたプラズマＣＶＤ法によりプラズマＳｉＯ2 膜３３を厚さ３００ｎｍ程度成膜する。そして、プラグ３１の真上に穴３４（開口部）を形成する。穴３４は、間口が直径２００ｎｍ程度の丸穴であり、側面は垂直方向から１０度程傾くようにテーパーをつけることが望ましい。次に、キャパシタの下部電極として、ＳｒＲｕＯ3 膜３５をスパッタ法或いはＣＶＤ法により６０ｎｍ程度成膜する。さらに、レジストやＳＯＧ等のキャッピング膜３８をスピンコート法等により成膜し、穴３４を埋め込む（図３（ａ））。
【００４６】
次に、ＣＭＰ法によりプラズマＳｉＯ2 膜３３をストッパーとしてＳｒＲｕＯ3 膜３５及びキャッピング膜３８のＣＭＰを行い、ＳｒＲｕＯ3 膜３５からなる下部電極をセルごとに絶縁する。ここでスラリーとしては、研磨粒子を含まない硝酸二アンモニウムセリウム１ｗｔ％（１〜２ｗｔ％でもよい）水溶液を用いる。また、研磨パッドには、ロデール・ニッタ（株）製のＩＣ１０００／Ｓｕｂａ４００を用いる。研磨時の荷重を４００ｇ重／ｃｍ2 に、トップリング及びターンテーブルの回転数を５０ｒｐｍに設定する。
【００４７】
その後、穴３４に残存するキャッピング膜３８を除去する。キャッピング膜３８がレジストの場合には、剥離液に浸すか、アッシングを行えばよい。キャッピング膜３８がＳＯＧの場合には、ＨＦ蒸気にさらす方法が有効である。なお、キャッピング膜３８は、ＣＭＰ時に発生するダストが穴３４内のＳｒＲｕＯ3 膜３５に付着するのを防ぐための犠牲膜として機能するものである（図３（ｂ））。
【００４８】
次に、キャパシタの誘電体膜として、ＢａＳｒＴｉＯ3 膜３６をスパッタ法或いはＣＶＤ法により４０ｎｍ程度成膜する。ＢａＳｒＴｉＯ3 膜がアモルファス状態の場合は、さらにアニール処理を施し、ペロフスカイト結晶化させる。続いて、キャパシタの上部電極として、ＳｒＲｕＯ3 膜３７をスパッタ法或いはＣＶＤ法により６０ｎｍ程度成膜する（図３（ｃ））。
【００４９】
その後、ＳｒＲｕＯ3 膜３７上に層間絶縁膜（図示せず）を成膜し、この層間絶縁膜の一部を開口し、ＳｒＲｕＯ3 膜３７と電気的接続をとるためのプラグ（図示せず）を形成して、次世代ＤＲＡＭのキャパシタが完成する。
【００５０】
従来のスラリーを用いてＣＭＰを行った場合、ＳｉＯ2 膜の研磨レートに対するＳｒＲｕＯ3 膜の研磨レートの比（選択比）を１より大きくすることは容易ではなかった。そのため、プラズマＳｉＯ2 膜（１３、２３、３３）のストッパーとしての機能は不十分であり、研磨後のＳｒＲｕＯ3 膜（１５、２５、３５）の膜厚制御が困難であった。したがって、同一のウエハ面内或いは異なるウエハ間で下部電極形状にばらつきが出てしまい、信頼性に欠けるという問題があった。
【００５１】
本発明のスラリーを用いることにより、ＳｉＯ2 膜に対するＳｒＲｕＯ3 膜の選択比が２５０と十分大きくなったため、安定した加工形状を得ることが可能になった。また、ＳｒＲｕＯ3 膜の研磨レートに関しても、３０００Å／ｍｉｎと大きな値をもつようになった。これにより、ウエハ１枚当たりのＣＭＰ処理時間は短縮され、製造効率を向上させることが可能となった。
【００５２】
さらに、本発明のＣＭＰ法により製造されるキャパシタは（特に実施形態４及び５）、誘電体膜と接する下部電極表面がＣＭＰによりミクロ的にも滑らかになるため、電界集中が緩和され、リーク電流が低減する。さらに、同様の理由から、誘電体膜の結晶性及び配向性が向上し、誘電率が上がるという効果もある。これにより、キャパシタの電気特性及び信頼性の向上につながることになる。
【００５３】
ここで、本発明のスラリーの有効性を図５のデータにより示す。これは、スラリーに添加する酸化剤を変えることにより、ＳｒＲｕＯ3 膜の研磨レートがどのように変化するかを示したものである。いずれも研磨粒子は含有されていない。
【００５４】
酸化剤として硝酸二アンモニウムセリウムを用いた時は、ＳｒＲｕＯ3 膜の研磨レートは３０００Å／ｍｉｎと飛躍的に増大することがわかる。酸化力の指標である標準酸化還元電位を比べた場合、すでに述べたように、硝酸二アンモニウムセリウムは過硫酸アンモニウムより小さい。にもかかわらず、硝酸二アンモニウムセリウムの方が研磨レートが大きくなるのは、硝酸二アンモニウムセリウムがＳｒＲｕＯ3 に対して特別な反応をもたらすことを示唆している。
【００５５】
なお、以上説明した実施形態４、５及び６では、スラリーとして硝酸二アンモニウムセリウム水溶液を用いたが、アルミナ、シリカ或いはセリア等の研磨粒子を含有させてもよい。研磨時の荷重、トップリング及びターンテーブルの回転数等に関しても、適宜変更可能である。
【００５６】
また、以上説明した実施形態１〜６において、上部電極には、ＲｕやＳｒＲｕＯ3 以外にも、ＲｕＯ2 、Ｗ、ＷＮ等も用いることが可能である。誘電体膜としては、ＢａＳｒＴｉＯ3 以外に、ＳｒＴｉＯ3 、ＢａＴｉＯ3 、ＰｂＴｉＯ3 、ＰｂＺｒＴｉＯ3 等のペロフスカイト結晶を用いることができる。ＰｂＺｒＴｉＯ3 、ＰｂＴｉＯ3 、ＢａＴｉＯ3 、ＢａＳｒＴｉＯ3 のように強誘電性を発現するペロフスカイト結晶を誘電体膜として用いる場合は、ＦＲＡＭへの適用も可能になる。
【００５７】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。
【００５８】
【発明の効果】
本発明によれば、硝酸二アンモニウムセリウムを添加したスラリーを用いることにより、Ｒｕ又はＲｕ化合物の研磨レートを大幅に向上させることができ、さらにＲｕ又はＲｕ化合物の研磨レートのＳｉＯ2 の研磨レートに対する比を大幅に向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１及び第４の実施形態に係るキャパシタの製造方法を示した工程断面図。
【図２】本発明の第２及び第５の実施形態に係るキャパシタの製造方法を示した工程断面図。
【図３】本発明の第３及び第６の実施形態に係るキャパシタの製造方法を示した工程断面図。
【図４】Ｒｕの研磨レートの酸化剤依存性について示した図。
【図５】ＳｒＲｕＯ3 の研磨レートの酸化剤依存性について示した図。
【符号の説明】
１１、２１、３１…プラグ
１２、２２、３２…絶縁体膜
１３、２３、３３…プラズマＳｉＯ2 膜
１４、２４、３４…穴
１５、２５、３５…下部電極（Ｒｕ膜、ＳｒＲｕＯ3 膜）
１６、２６、３６…ＢａＳｒＴｉＯ3 膜
１７、２７、３７…上部電極（Ｒｕ膜、ＳｒＲｕＯ3 膜）
３８…キャッピング膜
Claims (4)
- 開口部を設けたＳｉＯ2 膜上に成膜されたＲｕ又はＲｕ化合物膜を、研磨粒子を含み且つ硝酸二アンモニウムセリウムを添加したスラリーを用いて研磨することにより、前記Ｒｕ又はＲｕ化合物膜を前記開口部内に選択的に残すことを特徴とする研磨方法。
- 前記Ｒｕ化合物はＳｒＲｕＯ3 であることを特徴とする請求項１に記載の研磨方法。
- 基板上に成膜された層間絶縁膜としてのＳｉＯ2 膜に開口部を形成する工程と、前記開口部を設けたＳｉＯ2 膜上にＲｕ又はＲｕ化合物膜を成膜する工程と、研磨粒子を含み且つ硝酸二アンモニウムセリウムを添加したスラリーを用いて研磨することにより、前記Ｒｕ又はＲｕ化合物膜を前記開口部内に選択的に残す工程とを備えたことを特徴とする半導体装置の製造方法。
- 前記Ｒｕ又はＲｕ化合物膜をキャパシタの電極として形成することを特徴とする請求項３に記載の半導体装置の製造方法。
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