JPH06244176A - 集積回路装置及びその製造方法 - Google Patents

集積回路装置及びその製造方法

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JPH06244176A
JPH06244176A JP5031580A JP3158093A JPH06244176A JP H06244176 A JPH06244176 A JP H06244176A JP 5031580 A JP5031580 A JP 5031580A JP 3158093 A JP3158093 A JP 3158093A JP H06244176 A JPH06244176 A JP H06244176A
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JP
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wiring
insulating film
wiring layer
layer
film
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JP5031580A
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Kazunori Nakajima
和則 中島
Noboru Masuda
昇 益田
Osamu Miura
修 三浦
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】集積回路装置の製造歩留まりを向上させる。 【構成】配線形成と同時に、その配線工程と同じ工程よ
りなる配線テストパタンをウエハ上に形成し、その評価
結果を基にして、次の工程に進むものと、一部の配線層
を除去して新たに同じ配線を形成しなおすという工程の
分岐を具備する。上層配線を除去する時に、下層の無機
絶縁膜と、エッチストッパ導体膜が、下層配線層を保護
する様に構成する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、集積回路装置およびそ
の製造方法に係り、特に、配線補修を用いた歩留まりの
改善に関する。
【0002】
【従来の技術】集積回路装置の高性能化には、プロセス
の微細化による集積回路装置の高集積化の効果が大き
い。集積回路装置の集積度を上げるには能動素子の微細
化と共に配線パタンの微細化が必要である。しかし、高
速動作性能を考えると、配線の抵抗,容量を低く抑え、
配線による信号遅延を減らすためには、配線幅,配線ピ
ッチの減少には限界がある。従って、必要な配線構造体
の量を集積回路装置表面内で確保するためには、配線の
層数を増やすことが必須となる。一般に、上層の配線ほ
ど下層配線の凹凸上に形成されるため、形成に複雑なプ
ロセスを必要とすることと、層数自体が増えることか
ら、工程数が増大し、複数の配線層,絶縁層まで含めた
配線構造体全体としての歩留まりの確保が重要となる。
【0003】集積回路装置の配線補修技術が多層配線集
積回路装置の歩留まり向上に有効である。現在、集積回
路装置の配線層の補修技術としては、配線を切断する技
術と新たに配線を形成する技術がある。
【0004】配線の切断を行う補修方法は、1990年
のアイトリプルイー,コンピュータの会議予稿集(Pro
c:Int'l Conf.Wafer-Scale Integration、IEEE Compute
r Soc.Press,Los Alatomis,Calif.,Order No.2013,199
0)の13−19ページに、“Progress in WSI SRAM De
velopment”と題して記載されているように、レーザ光
等によりアルミニウム配線を切断し、不良部分を切り離
す方法が知られている。
【0005】配線の形成と、切断の両方が可能な補修技
術としては、収束イオンビ−ムCVD法がある。これは、
SEM等で補修位置を観察しながら収束イオンビ−ムに
より、アルミニウムやシリコン酸化膜をスパッタエッチ
ングすることにより配線切断を行い、配線接続は、タン
グステン等の金属を含む分子ガス雰囲気中で収束イオン
ビ−ムを照射した部分に金属原子が堆積することを利用
したものである(特開平1−217946 号公報に記載)。
【0006】また、1枚のウエハ上にある複数の半導体
チップをウエハ上で配線接続して1個の素子としたウエ
ハスケール集積回路装置では、不良チップを避けウエハ
全体に配線を自由に敷設したいという要求から、配線補
修技術がよく研究されている。例えば、最近では、層間
絶縁膜にシリコン多結晶または窒化シリコンを用い、配
線切断にはレーザ光によりアルミニウム配線を切断し、
配線形成では回路側で配線修理を想定して冗長な設計を
し、レーザで配線のアルミニウムを層間膜とともに溶融
し、アルミニウム,シリコン合金層を形成することによ
りスルーホール接続を形成する方法や、配線終端に逆バ
イアスのダイオードをプロセスの最小間隔で向かい合わ
せに形成しておき、その部分をレーザで加熱し、ドーパ
ントを拡散し、ダイオードを破壊することにより電気的
結合を形成するという配線形成方法がアイトリプルイ
ー,コンピュータ(IEEE Computer)1992年4月号の
41−47ページに“Wafer-Scale Integration Using
Restructurable VLSI ”と題して記載されている。
【0007】
【発明が解決しようとする課題】配線補修の従来技術の
問題点は、不良の位置,種類の同定、その対応法が、ラ
ンダムかつ複雑なため、膨大な手間と時間がかかること
にあった。そのため、メモリのビット救済のように特に
単純化された修理、あるいは製品試作時のデバッグや研
究レベルの集積回路装置のように個数が少ない場合にの
み補修がおこなわれていた。
【0008】不良発生は、主として基板ウエハ内に異物
が付着することにより発生するので、結線,絶縁不良箇
所を集積回路装置製造前から予想することは不可能であ
る。また結線,絶縁不良箇所を、集積回路装置にプロー
ブ針をあてて、テスト信号を入力し、出力波形から診
断,同定するのは困難であり、またテスト時間が増大す
るため製造コストが増大する。
【0009】配線補修工程を集積回路装置の製造工程に
組み込むことが出来れば、歩留まりは向上する。しかし
以上述べたように、従来の、配線補修の際に不良発生箇
所を特定し、その部分のみを修理する配線補修技術では
スループットが悪く量産性に欠ける。
【0010】通常、集積回路装置は基板ウエハ上に複数
の集積回路装置を形成するが、同じ工程を終了した基板
ウエハでも、その中の良品チップ数は異なる。従って、
複数の集積回路装置を形成した、ダイシング前の基板ウ
エハの状態で、基板ウエハ内の歩留まりを推測し、その
結果から基板ウエハごとに異なる処理を行い、ロット全
体としての歩留まりを向上させることが可能である。例
えば、基板ウエハ内の任意の位置に存在する配線不良箇
所を完全に同定する事無く、基板ウエハ内のある層より
上の配線層が不良であることさえ推測できれば、その層
から上の層を全て除去して、新たに配線層を形成するこ
とにより、配線層を容易に修理することができる。配線
層の不良判定は、配線を形成すると同時に、ウエハ内の
特定の領域にテストパタンを形成し、この測定結果を基
に推定することが出来る。このことにより、歩留まりを
向上させることを目的として製造工程に配線補修工程を
組み込み、かつスループットの良い集積回路装置の製造
方法を得る。
【0011】ところが従来の配線の構成では、配線導体
としてアルミニウム等の金属を、絶縁層としてシリコン
酸化膜や、アモルファスシリコン,窒化シリコン等のシ
リコン系の無機絶縁膜を用いているので、上層の配線層
全体を取り除くとき、半導体の能動素子を剥き出しに
し、よってその電気特性にまで影響を及ぼす等、不良な
く形成出来た下層の構造を破損してしまうので、配線層
を再び形成し良品チップを得ることは不可能であった。
そこで、ある層より上の層を除去する場合に、既に形成
した下の層がエッチストッパとして作用し、より下の層
が破損されることのない集積回路装置の構成を導入する
ことにより上記製造方法が可能となる。
【0012】本発明の第一の目的は、一部の配線を形成
した集積回路装置の上に、下層の構造を破損することな
く除去可能な他の配線層を形成し、一部の配線を残して
他の配線を除去,再形成することのできる集積回路装置
を提供することにある。
【0013】本発明の第二の目的は、下層の構造を破損
することなく除去可能な上層の配線層をもつ集積回路装
置を提供することにより、製造工程に配線補修工程を組
み込み、かつスループットの良い集積回路装置の製造方
法を提供し、集積回路装置の歩留まりを向上させること
にある。
【0014】
【課題を解決するための手段】本発明は、アルミニウム
等の導体より構成し、ドープされ、もしくはドープされ
ないシリコン酸化物等の無機絶縁膜に覆われた下層の配
線層と、銅等の導体より構成し、ポリイミド等の有機絶
縁膜で覆われた上層の配線層を形成し、両配線層の接続
のためのスルーホール窓の部分に金等のエッチストッパ
導体膜を形成し、配線形成するとき、同時にその配線形
成工程と同じ工程よりなる配線テストパタンをウエハ上
に形成し、その評価結果を基にして、次の工程に進むも
のと、一部の配線層を除去して新たに同じ配線を形成し
なおすという工程に分岐する。このことにより、製造工
程に配線補修工程を組み込みかつスループットの良い製
造方法による集積回路装置の形成を可能とし、歩留まり
を向上させるものである。
【0015】
【作用】配線補修工程において、上層の配線層を除去す
る場合、有機絶縁膜は適当なエッチング液を用いて溶
解,除去できる。配線の金属膜もまた、適当なエッチン
グ液を用い溶解,除去することができる。その際、下層
の配線層とさらに下層のトランジスタ等の能動素子は、
無機絶縁膜とエッチストッパ導体膜により保護される。
【0016】下層の配線層を残したまま上層の配線層を
除去,再形成することにより、上層で不良が多く発生し
たため歩留まりが悪くなった基板ウエハ内の上層の配線
層の不良を改善し、基板ウエハ内の良品チップ数を増や
し、よって歩留まりを向上させる。
【0017】
【実施例】図1に集積回路装置の断面の概略を示す。基
板2aの上に、ソース電極4a,ドレイン電極6a,ゲ
ート酸化膜8a及びゲート電極10aより成るMOS素
子3aを形成し、ドレイン電極6aを外部と接続するた
めのボンディングパッド46aまで引き出しているとこ
ろを示している。
【0018】MOS素子3aは、CVD等の方法で形成
された無機絶縁膜12aにより上層と絶縁される。無機
絶縁膜12aの材料としては、例えば、ドープされた、
またはドープされない酸化シリコン,窒化シリコンなど
である。無機絶縁膜12aにスルーホール14aのパタ
ンを形成する方法は、通常のホトリソグラフィ法および
通常のレジストマスク材料を用いて達成される。無機絶
縁膜12aは、レジストマスク(図示しない)に対する
エッチング液に対して耐性がある。レジストマスク形成
後、無機絶縁膜12aをエッチした後、レジストを除去
しスルーホール14aを形成する。エッチングは、例え
ば、フッ酸を含むエッチング液を用いた湿式エッチン
グ、あるいはCF4 等を含むエッチングガスを用いて反
応性イオンエッチング(RIE)などのドライエッチン
グ、あるいは上記方法を組合せて行う。
【0019】次に、導体金属として、例えば、Alをス
パッタリング等により被着し、標準的なホトリソグラフ
ィ法及び適当なマスクを用いてパターン形成する。エッ
チングは、導体金属及びマスクと適合するエッチング方
法により行い所望の配線構造を得る。これに続きレジス
トを除去し、配線第1層16aを形成する。エッチング
は、例えば、リン酸を含むエッチング液等を用いた湿式
エッチング、あるいはCCl4 等の塩化物を含むエッチ
ングガスを用いたRIEなどのドライエッチング、ある
いはそれらを組み合わせて行う。
【0020】次に、無機絶縁膜18aを無機絶縁膜12
aと同様にして形成する。スルーホール14aと同様に
して、無機絶縁膜18aをエッチしスルーホール20a
を形成後、配線第1層16aと同様にして配線第2層2
2aを形成する。
【0021】次に、無機絶縁膜24aを無機絶縁膜12
aなどと同様に形成し、スルーホール14aなどと同様
にして、無機絶縁膜24aをエッチしてスルーホール2
6aを形成する。エッチストッパ導体膜28aは、例え
ば、下から順にCr,Cu,Auを蒸着などで積層し
て、標準的なホトリソグラフィ法及び適当なマスクを用
いてパタン形成する。このパタンは、膜が必要な部分の
みにレジストを残すものとする。イオンミリング等によ
りホトレジストが除去された部分の上記積層膜を除去
し、所望の形状を形成後、ホトレジストを除去しエッチ
ストッパ導体膜28aを形成する。この場合、エッチスト
ッパ導体膜28aのうち、最上層のAuのみがエッチス
トッパ材料なので、断層に露出したCr,Cuを保護す
るために、無機絶縁膜30aをさらに上層に無機絶縁膜
12aなどと同様に形成し、スルーホール14などaと
同様にして、無機絶縁膜30aをエッチしてスルーホー
ル31aをエッチストッパ導体膜28aよりも内側に形成
する。
【0022】次に、有機絶縁膜32aを被着する。有機
絶縁膜32aは、配線第3層34aを形成する際、加工
性を上げるために、例えば、段差をなくす等の目的で形
成される。有機絶縁膜32aは、多くの標準的ポリイミ
ドのいずれでも良い。例えば、日立化成工業(株)より
発売されているPIQ,PIQ−L100,PIX−1
400等である。これらは、溶媒中にポリマ樹脂成分が
溶解されたワニスを、回転塗布法により基板2a上に均
一に分布させる。次に、溶媒を標準的な熱硬化法を用い
て除去し、ポリマ膜を形成する。例えば、90℃の窒素
気流中で30分間水平に保持し、次に350℃の窒素気
流中で30分間保持する。溶媒の濃度,塗布時の回転数
を調整して、ポリイミドの膜厚は精度良く制御すること
が出来る。また、高平坦化,厚膜,自己接着,低熱膨張
などの目的に応じたさまざまな種類のポリイミドが販売
されていて、最も適した種類のものを選ぶことが出来
る。
【0023】有機絶縁膜32aに、標準的なホトリソグ
ラフィ法及び適当なマスクを用いてパターン形成する。
次に、有機絶縁膜32aをエッチし、レジストを除去し
てスルーホール33aを形成する。ポリイミド膜のエッ
チングは、例えば、ヒドラジンを含むエッチング液など
を用いることが出来る。完全にイミド化してないポリイ
ミド膜はテトラメチルアンモニウムヒドロキサイド(T
MA)でもエッチング可能である。また、例えば、O2
を含むエッチングガスを用いてドライエッチング、およ
びKrF,ArF,XeClなどのガスを用いたエキシ
マレーザによる加工により行うことが出来る。上記エッ
チング方法を組み合わせて行っても良い。次に、例え
ば、200℃の窒素気流中で30分間保持してポリイミ
ドを除湿し、ポリイミドと金属の表面をクリーニングし
同時にポリイミドとさらに上層の金属の接着性を上げる
ためにO2 プラズマ処理を施すなどした後、Cr,Cu
を順次スパッタ等により積層する。Crは、ポリイミド
と配線導体の接着性を上げ、またCu拡散による下層の
汚染を防ぐための緩衝膜(配線と区別して図示しない)で
あり、300Å程度以上積層する。Cuを所望の厚さに
積層後、標準的なホトリソグラフィ法及び適当なマスク
を用いてパターン形成する。次に、導体金属及びマスク
と適合するエッチング液を用いて所望の配線構造を得
る。例えば、Cuに対しては過硫酸アンモニウム等を含
むもの、Crに対しては硝酸第二セリウムアンモニウム
等を含む水溶液を用いる。また、適当なエッチングガス
を選んで、ドライエッチングによりパタン形成しても良
い。これに続きレジストを除去し、第3層目配線層34
aを形成する。
【0024】次に、例えば、200℃の窒素気流中で3
0分間保持してポリイミドを除湿し、軽くO2 プラズマ
処理を施すなどして、ポリイミド表面のコンタミネーシ
ョンをクリーニングすると同時に表面を粗化した後、ポ
リイミドワニスを塗布,熱硬化して有機絶縁膜36aを
形成する。この際、熱硬化前のポリイミド前駆体のポリ
アミック酸は、Cuと反応するので、熱硬化時に窒素と
水素等の混合気流などの還元雰囲気中で保持する必要が
ある。こうして有機絶縁膜36aを形成後、スルーホー
ル33aと同様にエッチしてスルーホール38aを形成
する。次に、配線第3層34aと同様にして、配線第4
層40を形成する。次に、有機絶縁膜42aを有機絶縁
膜36aなどと同様にして形成し、スルーホール33a
などと同様にエッチしてスルーホール44aを形成す
る。
【0025】次に、ボンディングパッド46aを形成す
る。例えば、下層から順にCr,Cu,Auを蒸着等に
より所望な厚さを積層すれば、Au,Al,Cuワイヤ
ボンディング,CCB接続が可能である。膜の構成がエ
ッチストッパ膜28aと同じなので、エッチストッパ膜
28aと同様にして、イオンミリング等により所望の形
状を形成できる。また、Cr,Cu,Auを順次薄く積
層し、Auめっき用のレジストを被着、標準的なホトリ
ソグラフィ法を用いてパターニングして所望な部分のみ
Auをめっきし、ホトレジスト除去後ウエハ全面にイオ
ンミリング処理を施し、不要な下地金属膜を除去すれ
ば、Auの膜厚を10ミクロン程度の厚さにすることが
容易である。
【0026】図2は本発明の方法の概略流れ図である。
工程は、基板ウエハ1枚ごとに行われ、ステッパ,アラ
イナ等を用いて、複数の集積回路装置を基板ウエハ内に
形成する。図3は複数の集積回路装置を形成する基板ウ
エハの概略図である。
【0027】工程50aでMOS素子3aを形成し、次
に、工程52で無機絶縁膜12a,18a,24a,3
0a,配線第1層16a,配線第2層22a,エッチス
トッパ導体膜28aを形成する。次に、工程54で有機
絶縁膜32a,36a,42a,配線第3層34a,配線第
4層40a,ボンディングパッド46aを形成する。工
程54に於いて、通常のホトリソグラフィ法と適当なマ
スクを用いてパタン形成する際、図3に示す基板ウエハ
100の、前もって指定した少なくとも一つ以上の領
域、例えば、領域102,104,106,108の四
つの領域に、テストパタン形成用マスクを用いてパター
ニングする。従って、工程54により、有機絶縁膜3
2,36,42,配線第3層34,配線第4層40,ボ
ンディングパッド46の各層よりなる少なくとも1種類
のテストパタン200が形成される(図4を用い後
述)。テストパタン200は、領域102,104,1
06,108が示すような、本来集積回路装置を形成す
る領域上に形成しなくてもよいが、ウエハ内に均等に分
散して配置するのが望ましい。また、領域110,112,
114,116のように、チップを形成することが出来
ない基板ウエハ100内の領域を利用してもよい。さら
に、領域118のようにチップ同士の隙間の領域を利用
することも可能である。テストパタンを形成する領域の
面積,個数は、診断に必要な量以上であれば任意であ
る。
【0028】工程56で、このテストパタン200など
を用い、工程54が良好に行われたかを診断する。診断
項目は、例えば、配線第3層34の配線抵抗と配線相互
間のリーク電流、配線第4層40の配線抵抗と配線相互
間のリーク電流,配線第3層34と配線第4層40との
層間絶縁、またはそれらの交叉部分の電気容量,スルー
ホール38,44の抵抗などである。
【0029】工程56での診断結果がある判定基準を満
たしていれば、その基板ウエハ100は、次に工程58を
行い、基板ウエハ100内に形成された複数の集積回路
装置を1チップ毎に検査し、ダイシングされる。以後の
工程は集積回路装置の1チップごとに行われる。良品チ
ップのみがパッケージング等の後工程59へと進み、完
成する。不良チップは、破棄される。
【0030】工程56での診断結果がある判定基準を満
たさない場合、その基板ウエハ100は、次に工程60を
行う。ここで、有機絶縁膜42,36,32は、例え
ば、ヒドラジンを含むエッチング液により容易に除去さ
れる。
【0031】次に工程62へ進み、配線第3層34,配
線第4層40は、配線パタンを形成するときに用いるエ
ッチング液、例えばCuは過硫酸アンモニウムを含むも
の、Crは硝酸第二セリウムアンモニウムを含むものを
用いて除去される。ボンディングパッド46は、その下
方の配線第3層34,配線第4層40と有機絶縁膜3
2,36,42が除去されるため、やはり除去される。
【0032】工程60,62において、エッチストッパ
導体膜28と無機絶縁膜30は、有機絶縁膜32,3
6,42を除去するためのエッチング液と配線第3層3
4,配線第4層40を除去するエッチング液の両方に耐
性があることが必要条件である。エッチストッパ導体膜
28の材料としてAuと、無機絶縁膜30の材料として
ドープされた、およびドープされないシリコン酸化膜
は、各エッチング液成分のヒドラジン,過硫酸アンモニ
ウム,硝酸第二セリウムアンモニウムに対して耐性があ
り、条件を満たす。
【0033】このことにより、エッチストッパ導体膜2
8と無機絶縁膜30により、さらに下層の構造は保護さ
れる。すなわち、工程62を終了した基板ウエハと工程
52を終了した基板ウエハは同じものであり、工程62
から工程54へと進むことが出来る。
【0034】図4に工程54まで終了したテストパタン
200の概略を示す。説明の簡単のため、工程54で形
成される配線パタンのみを、絶縁膜を省略して示してあ
る。ボンディングパッド46bはスルーホール44b,
配線第4層40b,スルーホール38b,配線第3層3
4b,スルーホール38c,配線第4層40c,スルー
ホール44cを経由してボンディングパッド46cと電
気的に接続される。さらに、ボンディングパッド46d
はスルーホール44d,スルーホール38d,配線第3
層34c,スルーホール38e,配線第4層40d,ス
ルーホール38f,配線第3層34d,スルーホール38
g,スルーホール44eを経由してボンディングパッド
46eと電気的に接続される。工程54終了後、ボンデ
ィングパッド46b,46c,46d,46eのみが、
図1に示す有機絶縁膜42aの上にある。この部分に、
マイクロプローバ針を複数用意し、これらを接触させ
て、テストを行う。マイクロプローバ針は、例えば、定
電流源,電圧計等を備えたテスタに接続しておく。マイ
クロプローバ針の先端を、ボンディングパッド46bと
ボンディングパッド46cに当てて、スルーホール44
b,配線第4層40b,スルーホール38b,配線第3
層34b,スルーホール38c,配線第4層40c,スルー
ホール44cを経由した一連の配線抵抗を測定できる。
また、マイクロプローバ針の先端を、ボンディングパッ
ド46dとボンディングパッド46eに当てて、スルー
ホール44d,スルーホール38d,配線第3層34
c,スルーホール38e,配線第4層40d,スルーホ
ール38f,配線第3層34d,スルーホール38g,
スルーホール44eを経由した一連の配線抵抗を測定で
きる。また、ボンディングパッド46b,ボンディング
パッド46cの間に電流を流し、ボンディングパッド4
6d,ボンディングパッド46eの電位を測定すること
により、無機絶縁膜36による、配線第3層34と配線
第4層40が交差する部分の層間絶縁が良好かどうか知
ることが出来る。
【0035】このように、工程56において、工程54
により配線層が良好に形成出来たかどうかをテストす
る。テストパタン200は説明の簡単のためにごく簡単
なものを示したが、実際にはテストパタン200内に不
良が発生しやすくし、集積回路装置上の不良発生を反映
するように、配線レイアウトルールの、最も厳しいか、
それ以上の配線レイアウトルールを使って形成すること
が望ましい。また、どの配線層で不良が発生したか判定
するために、ボンディングパッド46の近傍のスルーホ
ール以外は配線第4層40のみで形成されたテストパタ
ン(図示しない)、ボンディングパッド46の近傍以外は
配線第3層34のみで形成されたテストパタン(図示し
ない)等、数種類のテストパタンを一つの領域内に形成
することが望ましい。また、工程50a,52より形成
される構造を用いたテストパタンをテストパタン200
の下層に形成しても良い。
【0036】上記実施例は、本発明の原理及びその実際
の応用を最も良くするために選ばれ、記述されたもので
あり、開示されたものに限定する趣旨ではない。上記教
示内容に鑑みて他の修正,変形が可能である。
【0037】例えば、最も上層の無機絶縁膜30aより
下に形成した配線層は全2層であることを想定したが、
1層のみでも差し支えないし、3層以上あってもよい。
無機絶縁膜30aより上に形成する配線層も同様に1層
のみでもよいし、3層以上あってもよい。絶縁膜の層数
も本発明の目的を果たす構成であれば、任意である。
【0038】第1配線層16a,第2配線層22aの材
料としては、本説明では、Alを用いたが、他にCu,
Au,Pt,Si,NiまたはW,Mo,Ti,Ta等
の高融点金属あるいはこれら金属の少なくとも1種を含
んだ合金でも良い。またそれらを組み合わせて、1層の
配線層を多重膜で形成しても良い。例えば、配線第3層
34aの説明で述べた緩衝膜を形成しても良い。緩衝膜
の材料はCr,W,Mo,Ti,Ta,Pt,Ni等の
金属,導電性窒化膜,ポリシリコン,シリコン化合物,
シリサイドなどを用いることが出来る。配線パタン形成
後、配線の表面の一部をめっき,スパッタ等により保護
膜を形成しても良い。
【0039】配線第3層34aと配線第4層40aの材
料は、上述のCu以外に、Al,Au,Pt,Si,N
i、またはW,Mo,Ti,Ta等の高融点金属あるい
はこれら金属を少なくとも1種含んだ合金でも良い。ま
たそれらを組み合わせて、1層の配線層を多重膜で形成
しても良い。緩衝膜の材料は、上述のCr以外に、W,
Mo,Ti,Ta,Pt,Ni等の金属,導電性窒化
膜,ポリシリコン,シリコン化合物,シリサイドなどを
用いることが出来る。ただし、図2の説明で述べたよう
に、無機絶縁膜30aとエッチストッパ導体膜28aを
破損しないエッチング方法で配線第3層34aと配線第
4層40aが除去できる材料と構成であることが必要で
ある。配線パタン形成後、配線の表面の一部をめっき、
スパッタ等により保護膜を形成しても良い。
【0040】エッチストッパ導体膜28aの材料と構成
は、配線第3層34aと配線第4層40a及び有機絶縁
膜32a,36a,42aをエッチング除去するときの
エッチストッパであるから、配線第3層34aと配線第
4層40aの材料、特に緩衝膜を形成する場合はその材
料に応じて、適当な材料を選ぶことが出来る。本実施例
で述べたAu以外の金属を用いてもよい。この場合、ポ
リイミドワニス(ポリアミック酸)と反応せず電気抵抗
の低い金属が望ましく、例えば、W,Mo,Pt,Ni
を用いることができる。W,Mo,Pt,Ni等、硬高
度の金属を被覆する場合は、工程56においてマイクロ
プローバ針によるエッチストッパ導体膜28の機械的損
傷を防止できるなどの効果がある。
【0041】第1配線層16a,第2配線層22a,配
線第3層34aと配線第4層40aは、所要な膜厚の導
体金属を積層後、不要部分をエッチングにより除去す
る、いわゆるサブトラクティブ法により形成することを
想定したが、めっき等の方法により、配線部分の導体の
みを積層していく、いわゆるアディティブ法による形成
も可能である。例えば、配線第3層34aと配線第4層
40aは、次の様にして形成できる。まず300Åの厚
さのCr、2000Åの厚さのCuを順次積層する。次
に、通常のホトリソグラフィ法と適当なマスクを用い
て、配線の所望な部分のみレジストを除去したパタンを
形成する。この時、レジストの膜厚は所望な配線の厚さ
よりも厚く形成する。露出した部分のCu膜上に電解め
っき法または無電解めっき法によりCuを成長させて配
線を形成し、レジスト除去後、イオンミリング処理を全
面に施す。めっき工程中レジストで保護されていたため
Cu成長されなかった部分のCu,Crが除去された時
点でイオンミリング処理を停止したとき、Cuを成長さ
せた部分は膜が厚いため配線が残る。
【0042】ボンディングパッド46aは、Cr,N
i,Auの3層膜等、他にもいろいろな組合せが考えら
れるが、その層数,種類を問わずこの技術は適用でき
る。また、接続の方法や配線金属または、配線金属上の
保護膜の材質によっては、必ずしも必要ではない場合も
ある。
【0043】工程60に於いて、O2 を含むエッチング
ガス等を用いて、ドライエッチングによりポリイミドを
除去しても良い。また、ドライエッチングと湿式エッチ
ングを組合せてポリイミドを除去しても良い。同様に、
工程62に於いても、除去する配線に対して無機絶縁膜
30aとエッチストッパ導体膜28aのエッチング選択
比が充分に小さくなる適当な組成のエッチングガスを選
べば、工程62の一部または全部をドライエッチングに
より行うことができる。工程60,62において工程の
一部をドライエッチングにより行う場合、発光スペクト
ル分光法等によりエッチング過程をモニタリングするこ
とが出来るので、これをエッチング終点の判定に用いる
ことが出来る。
【0044】ここでは、能動素子としてMOS素子3a
を想定しているが、本発明はバイポーラ素子、またはそ
れらの両方を用いた集積回路装置等、配線層を持つすべ
ての集積回路装置に適用できる。
【0045】次に、図5を用いて本発明の他の実施例を
示す。図5は、集積回路装置の断面の概略を示す。スル
ーホール20hまでを図1で説明したスルーホール20
aまでと同様にして形成する。次に配線第2層22hを
形成するとき、Al等の金属をスパッタリング等により
被着後、Crなど緩衝膜材料を被着し、最後にAu等の
エッチストッパ導体を被着する。標準的なホトリソグラ
フィ法及び適当なマスクを用いてパターン形成し、イオ
ンミリングなどの方法でホトレジストが除去された部分
の導体積層膜を除去し、所望の形状を形成後ホトレジス
トを除去し、配線第2層22hとエッチストッパ導体膜
28hの多重膜により配線構造を形成する。次に、無機
絶縁膜24aと同様にして無機絶縁膜24hを形成す
る。エッチストッパ導体膜28hの断層面は無機絶縁膜
24hにより保護されているため図1で説明した無機絶
縁膜30aに対応する無機絶縁膜は不要である。よって
工程数を削減できる。この後の、有機絶縁膜32hより
上層の形成は図1の説明と同じである。図5で示した配
線層の構成によっても、図2,図3,図4で示した集積
回路装置の製造方法が可能である。
【0046】この実施例は、本発明の原理及びその実際
の応用を最も良くするために選ばれ、記述されたもので
あり、開示されたものに限定する趣旨ではない。上記教
示内容に鑑みて他の修正,変形が可能である。例えば、
エッチストッパ導体を被着するとき、マスク蒸着法等を
用いて部分的に被着し、スルーホールの近傍のみにエッ
チストッパ導体膜28hを形成しても良い。また、配線
層数,その構成材料,製造方法等のバリエーションは図
1から図4で述べた変形例を基に変更が可能である。
【0047】図6,図7を用いて本発明のさらに他の実
施例を説明する。図6は、集積回路装置の断面の概略で
ある。無機絶縁膜12iとスルーホール14iまでを図
1で説明した無機絶縁膜12aとスルーホール14aま
でと同様にして形成する。以下、エッチストッパ導体膜
28i,無機絶縁膜30i,スルーホール31i,配線
第1層16i,有機絶縁膜36i,スルーホール38
i,エッチストッパ導体膜28k,無機絶縁膜30k,
スルーホール31k,配線第2層22i,有機絶縁膜4
2i,スルーホール44i,ボンディングパッド46i
を順次形成する。形成の方法,材料、とそのバリエーシ
ョンは図1で示した対応する番号の添字aのものと同じ
である。
【0048】図7は、図6に示した本発明のさらに他の
実施例による方法のフローチャートである。工程は、基
板ウエハ1枚ごとに行われ、ステッパ,アライナ等を用
いて、複数の集積回路装置を基板ウエハ内に形成する。
その基板ウエハの概略図は図3で示される。
【0049】工程50iでMOS素子3iを形成し、次
に、工程252で無機絶縁膜12i,エッチストッパ導
体膜28i,無機絶縁膜30iを順次形成する。次に工
程254で配線第1層16i,有機絶縁膜36iを形成
する。工程254に於いて、通常のホトリソグラフィ法
と適当なマスクを用いてパタン形成する際、図3に示す
基板ウエハ100の、前もって指定した少なくとも一つ
以上の領域、例えば領域102,104,106,10
8の四つの領域に、テストパタン形成用マスクを用いて
パターニングする。従って、工程254により、配線第
1層16iと有機絶縁膜36iよりなる少なくとも1種
類のテストパタン(図示しない)が形成される。工程2
56で、テストパタンを用いて工程254が良好に行わ
れたかを診断する。診断結果がある判定基準を満たして
いれば、次に工程258を行い、エッチストッパ導体膜
28k,無機絶縁膜30kを形成する。次に工程260
で配線第2層22i,有機絶縁膜42i,ボンディング
パッド46iを形成する。工程260でも工程254と
同様にして、テストパタン(図示しない)を同時に形成
しておく。工程262で、上記テストパタンを用いて工
程260が良好に形成出来たかどうかを判定する。工程
262での判定結果がある判定基準を満たしていれば、
次に工程58iへ進み、基板100内に形成された複数
の集積回路装置の1チップごとに検査し、ダイシングさ
れる。以後の工程は集積回路装置の1チップごとに行わ
れる。良品チップのみがパッケージング等の後工程59
iへ進み、完成する。不良チップは、破棄される。
【0050】工程256での診断結果がある判定基準を
満たさない場合、その基板ウエハは、次に工程264を
行う。ここで、有機絶縁膜36iは、例えばヒドラジン
を含むエッチング液等により容易に除去される。
【0051】次に工程266へ進み、配線第1層16i
は、配線パタンを形成するときに用いる、例えばリン酸
を含むエッチング液等を用いて除去される。
【0052】工程264,266において、エッチスト
ッパ導体膜28iと無機絶縁膜12iは、有機絶縁膜36
iを除去するためのエッチング液と配線第1層16iを
除去するエッチング液の両方に耐性があるため、下層に
あるMOS素子3iは保護されるので、工程254の手
前に戻ることが出来る。
【0053】工程262での診断結果がある判定基準を
満たさない場合、その基板ウエハに工程268,270
を行い、同様に配線第2層22i,有機絶縁膜42i,
ボンディングパッド46iは除去される。この時、無機
絶縁膜30kとエッチストッパ導体膜28kにより、下
層にある配線第1層16iとMOS素子3aは保護され
るため、工程260の手前に戻ることが出来る。
【0054】以上、図6,図7を用いて、各配線層を形
成するごとにウエハ良否判定を行うことが出来る構成と
それを用いた集積回路装置の製造方法を示した。上記実
施例は、本発明の原理及びその実際の応用を最も良くす
るために選ばれ、記述されたものであり、開示されたも
のに限定する趣旨ではない。上記教示内容に鑑みて、配
線層数,その構成材料,製造方法等のバリエーションは
図1から図5で述べた変形例を基に変更が可能である。
【0055】
【発明の効果】本発明によれば、下層の配線層を残した
まま上層配線層を除去し、上層で不良の起きた基板ウエ
ハを再生することが可能な構造を集積回路装置に導入
し、配線補修を組み込んだ簡素な製造工程による集積回
路装置の形成を可能とすることにより、集積回路装置の
歩留まりを向上させることができる。
【図面の簡単な説明】
【図1】本発明の一実施例の主要部を示す断面図。
【図2】本発明の方法のフローチャート。
【図3】本発明の一実施例である基板ウエハの平面図。
【図4】本発明の方法を実施するに当たり必要な配線テ
ストパタンの一例を示す斜視図。
【図5】本発明の方法が可能な他の実施例の主要部を示
す断面図。
【図6】本発明のさらに他の実施例の主要部を示す断面
図。
【図7】本発明のさらに他の実施例の方法のフローチャ
ート。
【符号の説明】
2…基板、3…MOS素子、4,6…ソース及びドレイ
ン電極、8…ゲート酸化膜、10…ゲート電極、14,
20,26,31,33,38,44…スルーホール、
16,22,34,40…配線導体、28…エッチスト
ッパ導体膜、46…ボンディングパッド、12,18,
24,30…無機絶縁膜、32,36,42…有機絶縁
膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 9169−4M H01L 21/82 T

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】少なくとも一層の第一の配線層と、上記第
    一の配線層を覆う無機絶縁膜と、上記無機絶縁膜の上に
    形成された有機絶縁膜と、上記有機絶縁膜の上または上
    記無機絶縁膜と上記有機絶縁膜の間に形成された、少な
    くとも一層の第二の配線層とを備え、上記第一の配線層
    と上記第二の配線層を接続するためのスルーホール窓の
    部分に、上記第二の配線層と上記有機絶縁膜のエッチン
    グに対するエッチストッパ導体膜を有することを特徴と
    する集積回路装置。
  2. 【請求項2】基板に能動素子を形成し、上記基板に少な
    くとも一層の第一の配線層を形成し、上記第一の配線層
    を覆う無機絶縁膜を形成し、上記第一の配線層の一部に
    エッチストッパ導体膜を形成し、上記エッチストッパ導
    体膜を形成した基板に、少なくとも一層の第二の配線層
    と、上記第二の配線層を覆う有機絶縁膜を形成し、上記
    エッチストッパ導体膜は上記有機絶縁膜と上記第二の配
    線層のエッチストッパであることを特徴とする集積回路
    装置の製造方法。
  3. 【請求項3】基板に能動素子を形成し、上記基板に少な
    くとも一層の第一の配線層を形成し、上記第一の配線層
    を覆う無機絶縁膜を形成し、上記第一の配線層の一部に
    エッチストッパ導体膜を形成し、上記エッチストッパ導
    体膜を形成した基板に、少なくとも一層の第二の配線層
    と上記第二の配線層を覆う有機絶縁膜を形成した後に、
    上記有機絶縁膜と上記第二の配線層を、上記無機絶縁膜
    と上記エッチストッパ導体膜をエッチストッパとして用
    いて除去し、再び、上記有機絶縁膜と上記第二の配線層
    を形成する工程を少なくとも一回以上行うことを特徴と
    する集積回路の製造方法。
  4. 【請求項4】配線の層間絶縁膜として少なくとも一層の
    無機絶縁膜を用い、その上層の配線の層間絶縁膜に少な
    くとも一層の有機絶縁膜を用い、上記無機絶縁膜と上記
    有機絶縁膜の境界部分に、上記上層の配線と上記有機絶
    縁膜のエッチングに対するエッチストッパとなる導体層
    を設けたことを特徴とする集積回路装置。
  5. 【請求項5】配線の層間絶縁膜として少なくとも一層の
    無機絶縁膜を用い、その上層の配線の層間絶縁膜に少な
    くとも一層の有機絶縁膜を用い、上記無機絶縁膜の下に
    ある第一の配線導体と上記有機絶縁膜の上にある第二の
    配線導体が、上記第二の配線導体と上記有機絶縁膜のエ
    ッチングに対するエッチストッパとなる第三の導体層を
    介して電気的に接続されることを特徴とする集積回路装
    置。
  6. 【請求項6】配線層は、第一の導体を用いた少なくとも
    一層の第一の配線層と、その上層にある第一のエッチン
    グ液またはエッチングガスに食刻される第二の導体を用
    いた少なくとも一層の第二の配線層より形成され、上記
    第二の配線層を覆い、かつ第二のエッチング液またはエ
    ッチングガスに食刻される第一の絶縁膜と、上記第一の
    配線層を覆い、かつ上記第一及び第二のエッチング液ま
    たはエッチングガスに食刻されない第二の絶縁膜との境
    界部分に、上記第一及び第二のエッチング液またはエッ
    チングガスに食刻されない第三の導体膜を形成したこと
    を特徴とする集積回路装置。
  7. 【請求項7】請求項1,4または5において、上記無機
    絶縁膜は、ドープされた、またはドープされないシリコ
    ン酸化物、またはシリコン窒化物により形成され、有機
    絶縁膜はポリイミドにより形成され、配線層は、アルミ
    ニウム,アルミニウム合金,銅,銅合金,多結晶シリコ
    ン,シリサイド,高融点金属,貴金属,導電性窒化物、
    またはそれらを主とする他種金属との多重膜により形成
    され、エッチストッパ導体膜は金,白金等の貴金属また
    はタングステン,モリブデン,ニッケル等の高硬度の金
    属、または上記金属を最上層とする他種金属との多重膜
    により形成される半導体集積回路装置。
  8. 【請求項8】請求項1,4,5または6において、配線
    層の形成工程に於いて、基板ウエハ上の少なくとも一箇
    所に、上記配線層と同じ工程より形成された配線テスト
    パタンを少なくとも一層以上形成し、上記配線テストパ
    タンの検査結果が不合格であった場合、ある層より上の
    配線層を全て除去し、再びその配線層を形成する集積回
    路装置の製造方法。
  9. 【請求項9】集積回路装置の配線層形成工程に於いて、
    工程の分岐を具備し、上記分岐の少なくとも一つは、一
    つ以上の他の工程を通過した後、上記配線形成工程に戻
    ることを特徴とする集積回路装置の製造方法。
  10. 【請求項10】請求項9に記載の分岐の判定のために、
    集積回路装置の配線層を形成するとき、基板ウエハ内の
    少なくとも一部に、少なくとも一層以上の配線層よりな
    る配線テストパタンを同時に形成した基板ウエハ。
  11. 【請求項11】集積回路装置の配線層形成工程におい
    て、少なくとも一つの工程は、一層以上の配線層を全て
    除去する工程であり、かつその工程において所望の配線
    層より下層にある構造は破損されない集積回路装置の製
    造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6205570B1 (en) 1997-06-06 2001-03-20 Matsushita Electronics Corporation Method for designing LSI circuit pattern
WO2001063661A1 (en) * 2000-02-25 2001-08-30 Advantest Corporation Method of manufacturing semiconductor integrated circuit having multilayer wiring structure
JP2005191020A (ja) * 2003-07-01 2005-07-14 Sanyo Electric Co Ltd 半導体装置の製造方法
US7354861B1 (en) 1998-12-03 2008-04-08 Kabushiki Kaisha Toshiba Polishing method and polishing liquid
JP2012089901A (ja) * 2012-02-09 2012-05-10 Rohm Co Ltd 半導体装置
CN105679730A (zh) * 2014-12-04 2016-06-15 瑞萨电子株式会社 半导体器件及其制造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6205570B1 (en) 1997-06-06 2001-03-20 Matsushita Electronics Corporation Method for designing LSI circuit pattern
US7354861B1 (en) 1998-12-03 2008-04-08 Kabushiki Kaisha Toshiba Polishing method and polishing liquid
WO2001063661A1 (en) * 2000-02-25 2001-08-30 Advantest Corporation Method of manufacturing semiconductor integrated circuit having multilayer wiring structure
JP2005191020A (ja) * 2003-07-01 2005-07-14 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2012089901A (ja) * 2012-02-09 2012-05-10 Rohm Co Ltd 半導体装置
CN105679730A (zh) * 2014-12-04 2016-06-15 瑞萨电子株式会社 半导体器件及其制造方法
JP2016111154A (ja) * 2014-12-04 2016-06-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

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