JP3660511B2

JP3660511B2 - Polishing method and semiconductor device manufacturing method

Info

Publication number: JP3660511B2
Application number: JP34418598A
Authority: JP
Inventors: 賢朗中村; 壮男窪田; 学南幅
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-12-03
Filing date: 1998-12-03
Publication date: 2005-06-15
Anticipated expiration: 2018-12-03
Also published as: JP2000167764A; US7354861B1

Description

【０００１】
【発明の属する技術分野】
本発明は、研磨方法及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の製造分野において、半導体装置の高密度化・微細化に伴い、種々の微細加工技術が研究開発されている。その中でＣＭＰ（Chemical Mechanical Polishing）技術は、層間絶縁膜の平坦化、プラグの形成、埋め込み金属配線の形成、埋め込み素子分離などを行う際に、欠かすことのできない必須の技術になっている。
【０００３】
このＣＭＰ技術を応用して、キャパシタの電極加工を行う試みもなされている。特に、誘電体膜としてペロフスカイト結晶を用いる次世代のＤＲＡＭやＦＲＡＭでは、ＣＭＰ技術を用いた手法の確立が非常に重要になると考えられる。なぜなら、キャパシタの下部電極には、誘電体膜との整合性の観点から、貴金属或いはペロフスカイト型導電性酸化物を選択する必要があるが、これらの物質は一般に化学的に安定であるため、ウェットエッチング法或いはドライエッチング法によって加工することが困難だからである。
【０００４】
これに対して、ＣＭＰ法は、化学的な作用と機械的な作用のバランスで研磨を行うので、加工の可能性が広がることになる。
【０００５】
【発明が解決しようとする課題】
しかしながら、ＣＭＰ法を用いた場合でも、従来のスラリーでは、研磨レートが小さいため製造効率が低くなるという問題があった。また、下地のストッパー膜に対する研磨レートの選択比も小さくなるため、同一のウエハ面内或いは異なるウエハ間での安定した加工形状を得ることが困難であるという問題もあった。
【０００６】
本発明は、上記従来の課題に対してなされたものであり、貴金属或いはペロフスカイト型導電性酸化物をＣＭＰ法によって研磨する場合に、研磨レートが大きく、しかも下地に対する研磨レートの選択比を大きくすることが可能な研磨方法及び半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明に係る研磨方法は、Ｒｕ又はＲｕ化合物を硝酸二アンモニウムセリウムを添加したスラリーを用いて研磨（化学的機械的研磨）することを特徴とする。前記Ｒｕ化合物としてはＳｒＲｕＯ₃をあげることができる。
【０００８】
本発明に係るスラリーは、添加剤として硝酸二アンモニウムセリウムが含まれていることを特徴とする。
【０００９】
本発明によれば、硝酸二アンモニウムセリウムを添加したスラリーを用いることにより、Ｒｕ又はＲｕ化合物の研磨レートが大幅に向上するとともに、Ｒｕ又はＲｕ化合物の研磨レートのＳｉＯ₂の研磨レートに対する比（選択比）を大幅に向上させることができる。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００１１】
（実施形態１）
本発明の第１の実施形態として、ＣＭＰ法によるキャパシタの製造方法について、図１（ａ）〜（ｃ）を参照して説明する。
【００１２】
１１は電気的な接続をとるためのプラグであり、シリコン基板（図示せず）の主面側に形成された絶縁体膜１２中に埋め込まれている。このような下地上に、ＴＥＯＳを用いたプラズマＣＶＤ法によりプラズマＳｉＯ₂膜１３を厚さ１００ｎｍ程度成膜する。そして、プラグ１１の真上に間口が直径３００ｎｍ程度の穴１４（開口部）を形成する。続いて、キャパシタの下部電極となるＲｕ膜１５をスパッタ法或いはＣＶＤ法により１５０ｎｍ程度成膜し、穴１４を埋め込む（図１（ａ））。
【００１３】
次に、ＣＭＰ法によりプラズマＳｉＯ₂膜１３をストッパーとしてＲｕ膜１５のＣＭＰを行い、Ｒｕ膜１５からなる下部電極をセルごとに絶縁する。ここでスラリーとしては、粒径３０ｎｍのアルミナ粒子を水に分散させたものに、硝酸二アンモニウムセリウムを添加したものを用いる。アルミナ粒子２ｗｔ％、硝酸二アンモニウムセリウム５ｗｔ％（４〜７ｗｔ％でもよい）が好適な分量である。また、研磨パッドには、ロデール・ニッタ（株）製のＩＣ１０００／Ｓｕｂａ４００を用いる。研磨時の荷重を２００ｇ重／ｃｍ²に、トップリング及びターンテーブルの回転数を１００ｒｐｍに設定する（図１（ｂ））。
【００１４】
次に、キャパシタの誘電体膜として、ＢａＳｒＴｉＯ₃膜１６をスパッタ法或いはＣＶＤ法により４０ｎｍ程度成膜する。ＢａＳｒＴｉＯ₃膜がアモルファス状態の場合は、さらにアニール処理を施し、ペロフスカイト結晶化させる。続いて、キャパシタの上部電極として、Ｒｕ膜１７をスパッタ法或いはＣＶＤ法により６０ｎｍ程度成膜する（図１（ｃ））。
【００１５】
その後、Ｒｕ膜１７上に層間絶縁膜（図示せず）を成膜し、この層間絶縁膜の一部を開口し、Ｒｕ膜１７と電気的接続をとるためのプラグ（図示せず）を形成して、次世代ＤＲＡＭのキャパシタが完成する。
【００１６】
（実施形態２）
本発明の第２の実施形態として、ＣＭＰ法によるキャパシタの製造方法について、図２（ａ）〜（ｃ）を参照して説明する。
【００１７】
２１は電気的な接続をとるためのプラグであり、シリコン基板（図示せず）の主面側に形成された絶縁体膜２２中に埋め込まれている。このような下地上に、ＴＥＯＳを用いたプラズマＣＶＤ法によりプラズマＳｉＯ₂膜２３を厚さ１５０ｎｍ程度成膜する。そして、プラグ２１の真上に間口が直径３００ｎｍ程度の穴２４（開口部）を形成する。続いて、キャパシタの下部電極となるＲｕ膜２５をスパッタ法或いはＣＶＤ法により２００ｎｍ程度成膜し、穴２４を埋め込む（図２（ａ））。
【００１８】
次に、ＣＭＰ法によりプラズマＳｉＯ₂膜２３をストッパーとしてＲｕ膜２５のＣＭＰを行い、Ｒｕ膜２５からなる下部電極をセルごとに絶縁する。ここでスラリーとしては、粒径３０ｎｍのアルミナ粒子を水に分散させたものに、硝酸二アンモニウムセリウムを添加したものを用いる。アルミナ粒子２ｗｔ％、硝酸二アンモニウムセリウム５ｗｔ％（４〜７ｗｔ％でもよい）が好適な分量である。また、研磨パッドには、ロデール・ニッタ（株）製のＩＣ１０００／Ｓｕｂａ４００を用いる。研磨時の荷重を２００ｇ重／ｃｍ²に、トップリング及びターンテーブルの回転数を１００ｒｐｍに設定する（図２（ｂ））。
【００１９】
次に、フッ酸又はフッ化アンモニウムによるウエットエッチング法、或いはフロロカーボン系ガスによる反応性イオンエッチング法により、プラズマＳｉＯ₂膜２３を除去する。続いて、キャパシタの誘電体膜として、ＢａＳｒＴｉＯ₃膜２６をスパッタ法或いはＣＶＤ法により４０ｎｍ程度成膜する。ＢａＳｒＴｉＯ₃膜がアモルファス状態の場合は、さらにアニール処理を施し、ペロフスカイト結晶化させる。続いて、キャパシタの上部電極として、Ｒｕ膜２７をスパッタ法或いはＣＶＤ法により６０ｎｍ程度成膜する（図２（ｃ））。
【００２０】
その後、Ｒｕ膜２７上に層間絶縁膜（図示せず）を成膜し、この層間絶縁膜の一部を開口し、Ｒｕ膜２７と電気的接続をとるためのプラグ（図示せず）を形成して、次世代ＤＲＡＭのキャパシタが完成する。
【００２１】
（実施形態３）
本発明の第３の実施形態として、ＣＭＰ法によるキャパシタの製造方法について、図３（ａ）〜（ｃ）を参照して説明する。
【００２２】
３１は電気的な接続をとるためのプラグであり、シリコン基板（図示せず）の主面側に形成された絶縁体膜３２中に埋め込まれている。このような下地上に、ＴＥＯＳを用いたプラズマＣＶＤ法によりプラズマＳｉＯ₂膜３３を厚さ３００ｎｍ程度成膜する。そして、プラグ３１の真上に穴３４（開口部）を形成する。穴３４は、間口が直径２００ｎｍ程度の丸穴であり、側面は垂直方向から１０度程傾くようにテーパーをつけることが望ましい。次に、キャパシタの下部電極として、Ｒｕ膜３５をスパッタ法或いはＣＶＤ法により６０ｎｍ程度成膜する。さらに、レジストやＳＯＧ（ＳｐｉｎＯｎＧｌａｓｓ）等のキャッピング膜３８をスピンコート法等により成膜し、穴３４を埋め込む（図３（ａ））。
【００２３】
次に、ＣＭＰ法によりプラズマＳｉＯ₂膜３３をストッパーとしてＲｕ膜３５及びキャッピング膜３８のＣＭＰを行い、Ｒｕ膜３５からなる下部電極をセルごとに絶縁する。ここでスラリーとしては、粒径３０ｎｍのアルミナ粒子を水に分散させたものに、硝酸二アンモニウムセリウムを添加したものを用いる。アルミナ粒子２ｗｔ％、硝酸二アンモニウムセリウム５ｗｔ％（４〜７ｗｔ％でもよい）が好適な分量である。また、研磨パッドには、ロデール・ニッタ（株）製のＩＣ１０００／Ｓｕｂａ４００を用いる。研磨時の荷重を２００ｇ重／ｃｍ²に、トップリング及びターンテーブルの回転数を１００ｒｐｍに設定する。
【００２４】
その後、穴３４に残存するキャッピング膜３８を除去する。キャッピング膜３８がレジストの場合には、剥離液に浸すか、アッシングを行えばよい。キャッピング膜３８がＳＯＧの場合には、ＨＦ蒸気にさらす方法が有効である。なお、キャッピング膜３８は、ＣＭＰ時に発生するダストが穴３４内のＲｕ膜３５に付着するのを防ぐための犠牲膜として機能するものである（図３（ｂ））。
【００２５】
次に、キャパシタの誘電体膜として、ＢａＳｒＴｉＯ₃膜３６をスパッタ法或いはＣＶＤ法により４０ｎｍ程度成膜する。ＢａＳｒＴｉＯ₃膜がアモルファス状態の場合は、さらにアニール処理を施し、ペロフスカイト結晶化させる。続いて、キャパシタの上部電極として、Ｒｕ膜３７をスパッタ法或いはＣＶＤ法により６０ｎｍ程度成膜する（図３（ｃ））。
【００２６】
その後、Ｒｕ膜３７上に層間絶縁膜（図示せず）を成膜し、この層間絶縁膜の一部を開口し、Ｒｕ膜３７と電気的接続をとるためのプラグ（図示せず）を形成して、次世代ＤＲＡＭのキャパシタが完成する。
【００２７】
従来のスラリーを用いてＣＭＰ法を行った場合、ＳｉＯ₂膜の研磨レートに対するＲｕ膜の研磨レートの比（選択比）は高々２程度と小さかった。そのため、プラズマＳｉＯ₂膜（１３、２３、３３）のストッパーとしての機能は不十分であり、研磨後のＲｕ膜（１５、２５、３５）の膜厚制御が困難であった。したがって、同一のウエハ面内或いは異なるウエハ間において下部電極形状にばらつきが出てしまい、信頼性に欠けるという問題があった。
【００２８】
本発明のスラリーを用いることにより、ＳｉＯ₂膜に対するＲｕ膜の選択比が３０と十分大きくなったため、安定した加工形状を得ることが可能になった。また、従来のスラリーではＲｕ膜の研磨レートは高々２００Å／ｍｉｎと小さかったが、本発明のスラリーを用いることにより９００Å／ｍｉｎに増大した。これにより、ウエハ１枚当たりのＣＭＰ処理時間が短縮され、製造効率を向上させることが可能となった。
【００２９】
さらに、本発明のＣＭＰ法により製造されるキャパシタは（特に実施形態１及び２）、誘電体膜と接する下部電極表面がＣＭＰによりミクロ的にも滑らかになるため、電界集中が緩和され、リーク電流が低減する。さらに、同様の理由から、誘電体膜の結晶性及び配向性が向上し、誘電率が上がるという効果もある。これにより、キャパシタの電気特性及び信頼性の向上につながることになる。
【００３０】
ここで、本発明のスラリーの有効性を図４のデータにより示す。これは、スラリーに添加する酸化剤を変えることにより、Ｒｕ膜の研磨レートがどのように変化するかを示したものである。いずれも研磨粒子としてアルミナが２ｗｔ％含有されている。
【００３１】
酸化剤として硝酸二アンモニウムセリウムを用いた時は、Ｒｕ膜の研磨レートは９００Å／ｍｉｎと飛躍的に増大することがわかる。酸化力の指標である標準酸化還元電位を比べた場合、硝酸二アンモニウムセリウムは過硫酸アンモニウムより小さい（硝酸二アンモニウムセリウムのセリウムイオン（４価）がセリウムイオン（３価）に変化する際の標準酸化還元電位は１．７２ボルトであり、過硫酸アンモニウムの過硫酸イオンが硫酸イオンに変化する際の標準酸化還元電位は２．０１ボルトである）。にもかかわらず、硝酸二アンモニウムセリウムの方が研磨レートが大きくなるのは、硝酸二アンモニウムセリウムがＲｕに対して特別な反応をもたらすことを示唆している。
【００３２】
なお、以上説明した実施形態１、２及び３では、スラリーに含有させる研磨粒子としてアルミナを用いたが、シリカ或いはセリア等の研磨粒子を含有させてもよい。また、研磨粒子を含まない硝酸二アンモニウムセリウム水溶液そのものをスラリーとして用いることも可能である。また、研磨時の荷重、トップリング及びターンテーブルの回転数等に関しても、適宜変更可能である。
【００３３】
（実施形態４）
本発明の第４の実施形態として、ＣＭＰ法によるキャパシタの製造方法について、図１（ａ）〜（ｃ）を参照して説明する。
【００３４】
なお、先に示した実施形態１、２及び３では下部電極及び上部電極にＲｕを用いたが、実施形態４、５及び６は、下部極及び上部電極にＲｕの代わりにＳｒＲｕＯ₃を用いるものであり、その他の構成要素については実施形態１、２及び３と同様である。したがって、実施形態４、５及び６の図面については、先に示した図１、図２及び図３を援用するものとする。
【００３５】
１１は電気的な接続をとるためのプラグであり、シリコン基板（図示せず）の主面側に形成された絶縁体膜１２中に埋め込まれている。このような下地上に、ＴＥＯＳを用いたプラズマＣＶＤ法によりプラズマＳｉＯ₂膜１３を厚さ１００ｎｍ程度成膜する。そして、プラグ１１の真上に間口が直径３００ｎｍ程度の穴１４（開口部）を形成する。続いて、キャパシタの下部電極となるＳｒＲｕＯ₃膜１５をスパッタ法或いはＣＶＤ法により１５０ｎｍ程度成膜し、穴１４を埋め込む（図１（ａ））。
【００３６】
次に、ＣＭＰ法によりプラズマＳｉＯ₂膜１３をストッパーとしてＳｒＲｕＯ₃膜１５のＣＭＰを行い、ＳｒＲｕＯ₃膜１５からなる下部電極をセルごとに絶縁する。ここでスラリーとしては、研磨粒子を含まない硝酸二アンモニウムセリウム１ｗｔ％（１〜２ｗｔ％でもよい）水溶液を用いる。また、研磨パッドには、ロデール・ニッタ（株）製のＩＣ１０００／Ｓｕｂａ４００を用いる。研磨時の荷重を４００ｇ重／ｃｍ²に、トップリング及びターンテーブルの回転数を５０ｒｐｍに設定する（図１（ｂ））。
【００３７】
次に、キャパシタの誘電体膜として、ＢａＳｒＴｉＯ₃膜１６をスパッタ法或いはＣＶＤ法により４０ｎｍ程度成膜する。ＢａＳｒＴｉＯ₃膜がアモルファス状態の場合は、さらにアニール処理を施し、ペロフスカイト結晶化させる。続いて、キャパシタの上部電極として、ＳｒＲｕＯ₃膜１７をスパッタ法或いはＣＶＤ法により６０ｎｍ程度成膜する（図１（ｃ））。
【００３８】
その後、ＳｒＲｕＯ₃膜１７上に層間絶縁膜（図示せず）を成膜し、この層間絶縁膜の一部を開口し、ＳｒＲｕＯ₃膜１７と電気的接続をとるためのプラグ（図示せず）を形成して、次世代ＤＲＡＭのキャパシタが完成する。
【００３９】
（実施形態５）
本発明の第５の実施形態として、ＣＭＰ法によるキャパシタの製造方法について、図２（ａ）〜（ｃ）を参照して説明する。
【００４０】
２１は電気的な接続をとるためのプラグであり、シリコン基板（図示せず）の主面側に形成された絶縁体膜２２中に埋め込まれている。このような下地上に、ＴＥＯＳを用いたプラズマＣＶＤ法によりプラズマＳｉＯ₂膜２３を厚さ１５０ｎｍ程度成膜する。そして、プラグ２１の真上に間口が直径３００ｎｍ程度の穴２４（開口部）を形成する。続いて、キャパシタの下部電極となるＳｒＲｕＯ₃膜２５をスパッタ法或いはＣＶＤ法により２００ｎｍ程度成膜し、穴２４を埋め込む（図２（ａ））。
【００４１】
次に、ＣＭＰ法によりプラズマＳｉＯ₂膜２３をストッパーとしてＳｒＲｕＯ₃膜２５のＣＭＰを行い、ＳｒＲｕＯ₃膜２５からなる下部電極をセルごとに絶縁する。ここでスラリーとしては、研磨粒子を含まない硝酸二アンモニウムセリウム１ｗｔ％（１〜２ｗｔ％でもよい）水溶液を用いる。また、研磨パッドには、ロデール・ニッタ（株）製のＩＣ１０００／Ｓｕｂａ４００を用いる。研磨時の荷重を４００ｇ重／ｃｍ²に、トップリング及びターンテーブルの回転数を５０ｒｐｍに設定する（図２（ｂ））。
【００４２】
次に、フッ酸又はフッ化アンモニウムによるウエットエッチング法、或いはフロロカーボン系ガスによる反応性イオンエッチング法により、プラズマＳｉＯ₂膜２３を除去する。続いて、キャパシタの誘電体膜として、ＢａＳｒＴｉＯ₃膜２６をスパッタ法或いはＣＶＤ法により４０ｎｍ程度成膜する。ＢａＳｒＴｉＯ₃膜がアモルファス状態の場合は、さらにアニール処理を施し、ペロフスカイト結晶化させる。続いて、キャパシタの上部電極として、ＳｒＲｕＯ₃膜２７をスパッタ法或いはＣＶＤ法により６０ｎｍ程度成膜する（図２（ｃ））。
【００４３】
その後、ＳｒＲｕＯ₃膜２７上に層間絶縁膜（図示せず）を成膜し、この層間絶縁膜の一部を開口し、ＳｒＲｕＯ₃膜２７と電気的接続をとるためのプラグ（図示せず）を形成して、次世代ＤＲＡＭのキャパシタが完成する。
【００４４】
（実施形態６）
本発明の第６の実施形態として、ＣＭＰ法によるキャパシタの製造方法について、図３（ａ）〜（ｃ）を参照して説明する。
【００４５】
３１は電気的な接続をとるためのプラグであり、シリコン基板（図示せず）の主面側に形成された絶縁体膜３２中に埋め込まれている。このような下地上に、ＴＥＯＳを用いたプラズマＣＶＤ法によりプラズマＳｉＯ₂膜３３を厚さ３００ｎｍ程度成膜する。そして、プラグ３１の真上に穴３４（開口部）を形成する。穴３４は、間口が直径２００ｎｍ程度の丸穴であり、側面は垂直方向から１０度程傾くようにテーパーをつけることが望ましい。次に、キャパシタの下部電極として、ＳｒＲｕＯ₃膜３５をスパッタ法或いはＣＶＤ法により６０ｎｍ程度成膜する。さらに、レジストやＳＯＧ等のキャッピング膜３８をスピンコート法等により成膜し、穴３４を埋め込む（図３（ａ））。
【００４６】
次に、ＣＭＰ法によりプラズマＳｉＯ₂膜３３をストッパーとしてＳｒＲｕＯ₃膜３５及びキャッピング膜３８のＣＭＰを行い、ＳｒＲｕＯ₃膜３５からなる下部電極をセルごとに絶縁する。ここでスラリーとしては、研磨粒子を含まない硝酸二アンモニウムセリウム１ｗｔ％（１〜２ｗｔ％でもよい）水溶液を用いる。また、研磨パッドには、ロデール・ニッタ（株）製のＩＣ１０００／Ｓｕｂａ４００を用いる。研磨時の荷重を４００ｇ重／ｃｍ²に、トップリング及びターンテーブルの回転数を５０ｒｐｍに設定する。
【００４７】
その後、穴３４に残存するキャッピング膜３８を除去する。キャッピング膜３８がレジストの場合には、剥離液に浸すか、アッシングを行えばよい。キャッピング膜３８がＳＯＧの場合には、ＨＦ蒸気にさらす方法が有効である。なお、キャッピング膜３８は、ＣＭＰ時に発生するダストが穴３４内のＳｒＲｕＯ₃膜３５に付着するのを防ぐための犠牲膜として機能するものである（図３（ｂ））。
【００４８】
次に、キャパシタの誘電体膜として、ＢａＳｒＴｉＯ₃膜３６をスパッタ法或いはＣＶＤ法により４０ｎｍ程度成膜する。ＢａＳｒＴｉＯ₃膜がアモルファス状態の場合は、さらにアニール処理を施し、ペロフスカイト結晶化させる。続いて、キャパシタの上部電極として、ＳｒＲｕＯ₃膜３７をスパッタ法或いはＣＶＤ法により６０ｎｍ程度成膜する（図３（ｃ））。
【００４９】
その後、ＳｒＲｕＯ₃膜３７上に層間絶縁膜（図示せず）を成膜し、この層間絶縁膜の一部を開口し、ＳｒＲｕＯ₃膜３７と電気的接続をとるためのプラグ（図示せず）を形成して、次世代ＤＲＡＭのキャパシタが完成する。
【００５０】
従来のスラリーを用いてＣＭＰを行った場合、ＳｉＯ₂膜の研磨レートに対するＳｒＲｕＯ₃膜の研磨レートの比（選択比）を１より大きくすることは容易ではなかった。そのため、プラズマＳｉＯ₂膜（１３、２３、３３）のストッパーとしての機能は不十分であり、研磨後のＳｒＲｕＯ₃膜（１５、２５、３５）の膜厚制御が困難であった。したがって、同一のウエハ面内或いは異なるウエハ間で下部電極形状にばらつきが出てしまい、信頼性に欠けるという問題があった。
【００５１】
本発明のスラリーを用いることにより、ＳｉＯ₂膜に対するＳｒＲｕＯ₃膜の選択比が２５０と十分大きくなったため、安定した加工形状を得ることが可能になった。また、ＳｒＲｕＯ₃膜の研磨レートに関しても、３０００Å／ｍｉｎと大きな値をもつようになった。これにより、ウエハ１枚当たりのＣＭＰ処理時間は短縮され、製造効率を向上させることが可能となった。
【００５２】
さらに、本発明のＣＭＰ法により製造されるキャパシタは（特に実施形態４及び５）、誘電体膜と接する下部電極表面がＣＭＰによりミクロ的にも滑らかになるため、電界集中が緩和され、リーク電流が低減する。さらに、同様の理由から、誘電体膜の結晶性及び配向性が向上し、誘電率が上がるという効果もある。これにより、キャパシタの電気特性及び信頼性の向上につながることになる。
【００５３】
ここで、本発明のスラリーの有効性を図５のデータにより示す。これは、スラリーに添加する酸化剤を変えることにより、ＳｒＲｕＯ₃膜の研磨レートがどのように変化するかを示したものである。いずれも研磨粒子は含有されていない。
【００５４】
酸化剤として硝酸二アンモニウムセリウムを用いた時は、ＳｒＲｕＯ₃膜の研磨レートは３０００Å／ｍｉｎと飛躍的に増大することがわかる。酸化力の指標である標準酸化還元電位を比べた場合、すでに述べたように、硝酸二アンモニウムセリウムは過硫酸アンモニウムより小さい。にもかかわらず、硝酸二アンモニウムセリウムの方が研磨レートが大きくなるのは、硝酸二アンモニウムセリウムがＳｒＲｕＯ₃に対して特別な反応をもたらすことを示唆している。
【００５５】
なお、以上説明した実施形態４、５及び６では、スラリーとして硝酸二アンモニウムセリウム水溶液を用いたが、アルミナ、シリカ或いはセリア等の研磨粒子を含有させてもよい。研磨時の荷重、トップリング及びターンテーブルの回転数等に関しても、適宜変更可能である。
【００５６】
また、以上説明した実施形態１〜６において、上部電極には、ＲｕやＳｒＲｕＯ₃以外にも、ＲｕＯ₂、Ｗ、ＷＮ等も用いることが可能である。誘電体膜としては、ＢａＳｒＴｉＯ₃以外に、ＳｒＴｉＯ₃、ＢａＴｉＯ₃、ＰｂＴｉＯ₃、ＰｂＺｒＴｉＯ₃等のペロフスカイト結晶を用いることができる。ＰｂＺｒＴｉＯ₃、ＰｂＴｉＯ₃、ＢａＴｉＯ₃、ＢａＳｒＴｉＯ₃のように強誘電性を発現するペロフスカイト結晶を誘電体膜として用いる場合は、ＦＲＡＭへの適用も可能になる。
【００５７】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。
【００５８】
【発明の効果】
本発明によれば、硝酸二アンモニウムセリウムを添加したスラリーを用いることにより、Ｒｕ又はＲｕ化合物の研磨レートを大幅に向上させることができ、さらにＲｕ又はＲｕ化合物の研磨レートのＳｉＯ₂の研磨レートに対する比を大幅に向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１及び第４の実施形態に係るキャパシタの製造方法を示した工程断面図。
【図２】本発明の第２及び第５の実施形態に係るキャパシタの製造方法を示した工程断面図。
【図３】本発明の第３及び第６の実施形態に係るキャパシタの製造方法を示した工程断面図。
【図４】Ｒｕの研磨レートの酸化剤依存性について示した図。
【図５】ＳｒＲｕＯ₃の研磨レートの酸化剤依存性について示した図。
【符号の説明】
１１、２１、３１…プラグ
１２、２２、３２…絶縁体膜
１３、２３、３３…プラズマＳｉＯ₂膜
１４、２４、３４…穴
１５、２５、３５…下部電極（Ｒｕ膜、ＳｒＲｕＯ₃膜）
１６、２６、３６…ＢａＳｒＴｉＯ₃膜
１７、２７、３７…上部電極（Ｒｕ膜、ＳｒＲｕＯ₃膜）
３８…キャッピング膜[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a polishing method and a semiconductor device manufacturing method .
[0002]
[Prior art]
In recent years, in the field of semiconductor device manufacturing, various fine processing techniques have been researched and developed along with the increase in density and miniaturization of semiconductor devices. Among them, the CMP (Chemical Mechanical Polishing) technique is an indispensable technique that is indispensable when performing planarization of an interlayer insulating film, formation of plugs, formation of embedded metal wiring, isolation of embedded elements, and the like.
[0003]
Attempts have been made to perform capacitor electrode processing by applying this CMP technique. In particular, in the next generation DRAM and FRAM using a perovskite crystal as a dielectric film, it is considered that establishment of a method using CMP technology is very important. This is because it is necessary to select a noble metal or a perovskite-type conductive oxide for the lower electrode of the capacitor from the viewpoint of compatibility with the dielectric film, but these substances are generally chemically stable, so that they are wet. This is because it is difficult to process by an etching method or a dry etching method.
[0004]
On the other hand, in the CMP method, polishing is performed with a balance between chemical action and mechanical action, so that the possibility of processing spreads.
[0005]
[Problems to be solved by the invention]
However, even when the CMP method is used, the conventional slurry has a problem in that the production efficiency is low because the polishing rate is low. Further, since the selection ratio of the polishing rate with respect to the underlying stopper film is reduced, there is also a problem that it is difficult to obtain a stable processed shape within the same wafer surface or between different wafers.
[0006]
The present invention has been made to solve the above-described conventional problems. When a noble metal or a perovskite-type conductive oxide is polished by the CMP method, the polishing rate is high and the selectivity of the polishing rate with respect to the base is increased. An object of the present invention is to provide a polishing method and a method for manufacturing a semiconductor device .
[0007]
[Means for Solving the Problems]
The polishing method according to the present invention is characterized in that Ru or a Ru compound is polished (chemical mechanical polishing) using a slurry to which diammonium cerium nitrate is added. An example of the Ru compound is SrRuO ₃ .
[0008]
The slurry according to the present invention is characterized by containing diammonium cerium nitrate as an additive .
[0009]
According to the present invention, by using a slurry to which diammonium cerium nitrate is added, the polishing rate of Ru or Ru compound is greatly improved, and the ratio of the polishing rate of Ru or Ru compound to the polishing rate of SiO ₂ (selection) Ratio) can be greatly improved.
[0010]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0011]
(Embodiment 1)
As a first embodiment of the present invention, a method for manufacturing a capacitor by CMP will be described with reference to FIGS.
[0012]
Reference numeral 11 denotes a plug for electrical connection, which is embedded in an insulator film 12 formed on the main surface side of a silicon substrate (not shown). On such a base, a plasma SiO ₂ film 13 having a thickness of about 100 nm is formed by a plasma CVD method using TEOS. Then, a hole 14 (opening) having a diameter of about 300 nm is formed immediately above the plug 11. Subsequently, a Ru film 15 to be a lower electrode of the capacitor is formed to a thickness of about 150 nm by sputtering or CVD, and the hole 14 is embedded (FIG. 1A).
[0013]
Next, CMP of the Ru film 15 is performed by the CMP method using the plasma SiO ₂ film 13 as a stopper, and the lower electrode made of the Ru film 15 is insulated for each cell. Here, as the slurry, a slurry in which alumina particles having a particle diameter of 30 nm are dispersed in water and diammonium cerium nitrate is added is used. Alumina particles 2 wt% and diammonium cerium nitrate 5 wt% (may be 4 to 7 wt%) are suitable amounts. As a polishing pad, IC1000 / Suba400 manufactured by Rodel Nitta Co., Ltd. is used. The load during polishing is set to 200 gf / cm ² , and the rotation speed of the top ring and the turntable is set to 100 rpm (FIG. 1B).
[0014]
Next, a BaSrTiO ₃ film 16 is formed to a thickness of about 40 nm by sputtering or CVD as a dielectric film of the capacitor. When the BaSrTiO ₃ film is in an amorphous state, it is further annealed to cause perovskite crystallization. Subsequently, a Ru film 17 is formed to a thickness of about 60 nm by sputtering or CVD as an upper electrode of the capacitor (FIG. 1C).
[0015]
Thereafter, an interlayer insulating film (not shown) is formed on the Ru film 17, a part of the interlayer insulating film is opened, and a plug (not shown) for electrical connection with the Ru film 17 is formed. Then, the capacitor of the next generation DRAM is completed.
[0016]
(Embodiment 2)
As a second embodiment of the present invention, a method for manufacturing a capacitor by CMP will be described with reference to FIGS.
[0017]
Reference numeral 21 denotes a plug for electrical connection, which is embedded in an insulator film 22 formed on the main surface side of a silicon substrate (not shown). On such a base, a plasma SiO ₂ film 23 is formed to a thickness of about 150 nm by a plasma CVD method using TEOS. Then, a hole 24 (opening) having a diameter of about 300 nm is formed immediately above the plug 21. Subsequently, a Ru film 25 to be a lower electrode of the capacitor is formed to a thickness of about 200 nm by sputtering or CVD, and the hole 24 is embedded (FIG. 2A).
[0018]
Next, the Ru film 25 is subjected to CMP by the CMP method using the plasma SiO ₂ film 23 as a stopper, and the lower electrode made of the Ru film 25 is insulated for each cell. Here, as the slurry, a slurry in which alumina particles having a particle diameter of 30 nm are dispersed in water and diammonium cerium nitrate is added is used. Alumina particles 2 wt% and diammonium cerium nitrate 5 wt% (may be 4 to 7 wt%) are suitable amounts. As a polishing pad, IC1000 / Suba400 manufactured by Rodel Nitta Co., Ltd. is used. The load during polishing is set to 200 gf / cm ² , and the rotation speed of the top ring and the turntable is set to 100 rpm (FIG. 2B).
[0019]
Next, the plasma SiO ₂ film 23 is removed by a wet etching method using hydrofluoric acid or ammonium fluoride or a reactive ion etching method using a fluorocarbon-based gas. Subsequently, a BaSrTiO ₃ film 26 is formed to a thickness of about 40 nm by sputtering or CVD as a dielectric film of the capacitor. When the BaSrTiO ₃ film is in an amorphous state, it is further annealed to cause perovskite crystallization. Subsequently, as the upper electrode of the capacitor, a Ru film 27 is formed to a thickness of about 60 nm by sputtering or CVD (FIG. 2C).
[0020]
Thereafter, an interlayer insulating film (not shown) is formed on the Ru film 27, a part of the interlayer insulating film is opened, and a plug (not shown) for electrical connection with the Ru film 27 is formed. Then, the capacitor of the next generation DRAM is completed.
[0021]
(Embodiment 3)
As a third embodiment of the present invention, a method for manufacturing a capacitor by CMP will be described with reference to FIGS.
[0022]
Reference numeral 31 denotes a plug for electrical connection, which is buried in an insulator film 32 formed on the main surface side of a silicon substrate (not shown). On such a base, a plasma SiO ₂ film 33 is formed to a thickness of about 300 nm by a plasma CVD method using TEOS. Then, a hole 34 (opening) is formed immediately above the plug 31. The hole 34 is preferably a round hole having a diameter of about 200 nm, and the side surface is preferably tapered so that the side surface is inclined by about 10 degrees. Next, a Ru film 35 is formed to a thickness of about 60 nm by sputtering or CVD as a lower electrode of the capacitor. Further, a capping film 38 such as a resist or SOG (Spin On Glass) is formed by spin coating or the like, and the hole 34 is embedded (FIG. 3A).
[0023]
Next, CMP of the Ru film 35 and the capping film 38 is performed by the CMP method using the plasma SiO ₂ film 33 as a stopper, and the lower electrode made of the Ru film 35 is insulated for each cell. Here, as the slurry, a slurry in which alumina particles having a particle diameter of 30 nm are dispersed in water and diammonium cerium nitrate is added is used. Alumina particles 2 wt% and diammonium cerium nitrate 5 wt% (may be 4 to 7 wt%) are suitable amounts. As a polishing pad, IC1000 / Suba400 manufactured by Rodel Nitta Co., Ltd. is used. The load during polishing is set to 200 g weight / cm ² , and the rotation speed of the top ring and the turntable is set to 100 rpm.
[0024]
Thereafter, the capping film 38 remaining in the hole 34 is removed. When the capping film 38 is a resist, it may be immersed in a stripping solution or ashed. When the capping film 38 is SOG, a method of exposing to HF vapor is effective. The capping film 38 functions as a sacrificial film for preventing dust generated during CMP from adhering to the Ru film 35 in the hole 34 (FIG. 3B).
[0025]
Next, a BaSrTiO ₃ film 36 is formed to a thickness of about 40 nm by sputtering or CVD as a dielectric film of the capacitor. When the BaSrTiO ₃ film is in an amorphous state, it is further annealed to cause perovskite crystallization. Subsequently, a Ru film 37 is formed to a thickness of about 60 nm by sputtering or CVD as an upper electrode of the capacitor (FIG. 3C).
[0026]
Thereafter, an interlayer insulating film (not shown) is formed on the Ru film 37, a part of the interlayer insulating film is opened, and a plug (not shown) for electrical connection with the Ru film 37 is formed. Then, the capacitor of the next generation DRAM is completed.
[0027]
When the CMP method was performed using a conventional slurry, the ratio (selection ratio) of the Ru film polishing rate to the SiO ₂ film polishing rate was as low as about 2 at most. Therefore, the function of the plasma SiO ₂ film (13, 23, 33) as a stopper is insufficient, and it is difficult to control the film thickness of the Ru film (15, 25, 35) after polishing. Therefore, there is a problem in that the shape of the lower electrode varies within the same wafer surface or between different wafers, resulting in lack of reliability.
[0028]
By using the slurry of the present invention, the selectivity ratio of the Ru film to the SiO ₂ film has become sufficiently large as 30, so that a stable processed shape can be obtained. Further, in the conventional slurry, the polishing rate of the Ru film was at most 200 Å / min, but increased to 900 Å / min by using the slurry of the present invention. As a result, the CMP processing time per wafer is shortened, and the manufacturing efficiency can be improved.
[0029]
Furthermore, in the capacitor manufactured by the CMP method of the present invention (especially the first and second embodiments), the surface of the lower electrode in contact with the dielectric film is smoothed microscopically by CMP. Is reduced. Further, for the same reason, there is an effect that the crystallinity and orientation of the dielectric film are improved and the dielectric constant is increased. As a result, the electrical characteristics and reliability of the capacitor are improved.
[0030]
Here, the effectiveness of the slurry of the present invention is shown by the data in FIG. This shows how the polishing rate of the Ru film changes by changing the oxidizing agent added to the slurry. In both cases, 2 wt% of alumina is contained as abrasive particles.
[0031]
It can be seen that when diammonium cerium nitrate is used as the oxidizing agent, the polishing rate of the Ru film increases dramatically to 900 Å / min. When comparing standard oxidation-reduction potential, which is an index of oxidation power, diammonium cerium nitrate is smaller than ammonium persulfate (standard oxidation when cerium ion (tetravalent) of diammonium cerium nitrate changes to cerium ion (trivalent)) The reduction potential is 1.72 volts, and the standard oxidation-reduction potential when ammonium persulfate persulfate ions are changed to sulfate ions is 2.01 volts). Nevertheless, the diammonium cerium nitrate has a higher polishing rate, suggesting that diammonium cerium nitrate causes a special reaction to Ru.
[0032]
In the first, second, and third embodiments described above, alumina is used as the abrasive particles contained in the slurry, but abrasive particles such as silica or ceria may be contained. It is also possible to use a diammonium cerium nitrate aqueous solution itself containing no abrasive particles as a slurry. Moreover, it can change suitably also regarding the load at the time of grinding | polishing, the rotation speed of a top ring, and a turntable.
[0033]
(Embodiment 4)
As a fourth embodiment of the present invention, a method for manufacturing a capacitor by CMP will be described with reference to FIGS.
[0034]
In the first, second, and third embodiments, Ru is used for the lower electrode and the upper electrode. In the fourth, fifth, and sixth embodiments, SrRuO ₃ is used instead of Ru for the lower electrode and the upper electrode. Other components are the same as those in the first, second, and third embodiments. Therefore, for the drawings of Embodiments 4, 5 and 6, the above-described FIGS.
[0035]
Reference numeral 11 denotes a plug for electrical connection, which is embedded in an insulator film 12 formed on the main surface side of a silicon substrate (not shown). On such a base, a plasma SiO ₂ film 13 having a thickness of about 100 nm is formed by a plasma CVD method using TEOS. Then, a hole 14 (opening) having a diameter of about 300 nm is formed immediately above the plug 11. Subsequently, an SrRuO ₃ film 15 to be a lower electrode of the capacitor is formed to a thickness of about 150 nm by sputtering or CVD, and the hole 14 is embedded (FIG. 1A).
[0036]
Next, CMP of the SrRuO ₃ film 15 is performed by the CMP method using the plasma SiO ₂ film 13 as a stopper, and the lower electrode made of the SrRuO ₃ film 15 is insulated for each cell. Here, as the slurry, a diammonium cerium nitrate 1 wt% (or 1 to 2 wt%) aqueous solution containing no abrasive particles is used. As a polishing pad, IC1000 / Suba400 manufactured by Rodel Nitta Co., Ltd. is used. The load during polishing is set to 400 g weight / cm ² , and the rotation speed of the top ring and the turntable is set to 50 rpm (FIG. 1B).
[0037]
Next, a BaSrTiO ₃ film 16 is formed to a thickness of about 40 nm by sputtering or CVD as a dielectric film of the capacitor. When the BaSrTiO ₃ film is in an amorphous state, it is further annealed to cause perovskite crystallization. Subsequently, an SrRuO ₃ film 17 is formed to a thickness of about 60 nm by sputtering or CVD as an upper electrode of the capacitor (FIG. 1C).
[0038]
Thereafter, an interlayer insulating film (not shown) on the SrRuO ₃ film 17, an opening part of the interlayer insulating film (not shown) plug for taking SrRuO ₃ film 17 and electrically connected To complete a capacitor for a next generation DRAM.
[0039]
(Embodiment 5)
As a fifth embodiment of the present invention, a method for manufacturing a capacitor by CMP will be described with reference to FIGS.
[0040]
Reference numeral 21 denotes a plug for electrical connection, which is embedded in an insulator film 22 formed on the main surface side of a silicon substrate (not shown). On such a base, a plasma SiO ₂ film 23 is formed to a thickness of about 150 nm by a plasma CVD method using TEOS. Then, a hole 24 (opening) having a diameter of about 300 nm is formed immediately above the plug 21. Subsequently, an SrRuO ₃ film 25 to be a lower electrode of the capacitor is formed to a thickness of about 200 nm by sputtering or CVD, and the hole 24 is embedded (FIG. 2A).
[0041]
Next, CMP of the SrRuO ₃ film 25 is performed by the CMP method using the plasma SiO ₂ film 23 as a stopper, and the lower electrode made of the SrRuO ₃ film 25 is insulated for each cell. Here, as the slurry, a diammonium cerium nitrate 1 wt% (or 1 to 2 wt%) aqueous solution containing no abrasive particles is used. As a polishing pad, IC1000 / Suba400 manufactured by Rodel Nitta Co., Ltd. is used. The load during polishing is set to 400 g weight / cm ² , and the rotation speed of the top ring and the turntable is set to 50 rpm (FIG. 2B).
[0042]
Next, the plasma SiO ₂ film 23 is removed by a wet etching method using hydrofluoric acid or ammonium fluoride or a reactive ion etching method using a fluorocarbon-based gas. Subsequently, a BaSrTiO ₃ film 26 is formed to a thickness of about 40 nm by sputtering or CVD as a dielectric film of the capacitor. When the BaSrTiO ₃ film is in an amorphous state, it is further annealed to cause perovskite crystallization. Subsequently, an SrRuO ₃ film 27 is formed to a thickness of about 60 nm by sputtering or CVD as an upper electrode of the capacitor (FIG. 2C).
[0043]
Thereafter, an interlayer insulating film (not shown) on the SrRuO ₃ film 27, an opening part of the interlayer insulating film (not shown) plug for taking SrRuO ₃ film 27 and electrically connected To complete a capacitor for a next generation DRAM.
[0044]
(Embodiment 6)
As a sixth embodiment of the present invention, a method for manufacturing a capacitor by CMP will be described with reference to FIGS.
[0045]
Reference numeral 31 denotes a plug for electrical connection, which is buried in an insulator film 32 formed on the main surface side of a silicon substrate (not shown). On such a base, a plasma SiO ₂ film 33 is formed to a thickness of about 300 nm by a plasma CVD method using TEOS. Then, a hole 34 (opening) is formed immediately above the plug 31. The hole 34 is preferably a round hole having a diameter of about 200 nm, and the side surface is preferably tapered so that the side surface is inclined by about 10 degrees. Next, an SrRuO ₃ film 35 is formed to a thickness of about 60 nm by sputtering or CVD as a lower electrode of the capacitor. Further, a capping film 38 such as a resist or SOG is formed by spin coating or the like, and the hole 34 is embedded (FIG. 3A).
[0046]
Next, CMP of the SrRuO ₃ film 35 and the capping film 38 is performed by the CMP method using the plasma SiO ₂ film 33 as a stopper, and the lower electrode made of the SrRuO ₃ film 35 is insulated for each cell. Here, as the slurry, a diammonium cerium nitrate 1 wt% (or 1 to 2 wt%) aqueous solution containing no abrasive particles is used. As a polishing pad, IC1000 / Suba400 manufactured by Rodel Nitta Co., Ltd. is used. The load during polishing is set to 400 g weight / cm ² , and the rotation speed of the top ring and the turntable is set to 50 rpm.
[0047]
Thereafter, the capping film 38 remaining in the hole 34 is removed. When the capping film 38 is a resist, it may be immersed in a stripping solution or ashed. When the capping film 38 is SOG, a method of exposing to HF vapor is effective. The capping film 38 functions as a sacrificial film for preventing dust generated during CMP from adhering to the SrRuO ₃ film 35 in the hole 34 (FIG. 3B).
[0048]
Next, a BaSrTiO ₃ film 36 is formed to a thickness of about 40 nm by sputtering or CVD as a dielectric film of the capacitor. When the BaSrTiO ₃ film is in an amorphous state, it is further annealed to cause perovskite crystallization. Subsequently, an SrRuO ₃ film 37 is formed to a thickness of about 60 nm by sputtering or CVD as an upper electrode of the capacitor (FIG. 3C).
[0049]
Thereafter, an interlayer insulating film (not shown) on the SrRuO ₃ film 37, an opening part of the interlayer insulating film (not shown) plug for taking SrRuO ₃ film 37 and electrically connected To complete a capacitor for a next generation DRAM.
[0050]
When CMP is performed using a conventional slurry, it is not easy to make the ratio (selection ratio) of the polishing rate of the SrRuO ₃ film to the polishing rate of the SiO ₂ film greater than 1. Therefore, the function of the plasma SiO ₂ film (13, 23, 33) as a stopper is insufficient, and it is difficult to control the film thickness of the SrRuO ₃ film (15, 25, 35) after polishing. Therefore, there is a problem in that the shape of the lower electrode varies within the same wafer surface or between different wafers, resulting in lack of reliability.
[0051]
By using the slurry of the present invention, the selection ratio of the SrRuO ₃ film to the SiO ₂ film has become sufficiently large as 250, so that a stable processed shape can be obtained. Also, the polishing rate of the SrRuO ₃ film has a large value of 3000 Å / min. As a result, the CMP processing time per wafer is shortened, and the manufacturing efficiency can be improved.
[0052]
Furthermore, in the capacitor manufactured by the CMP method of the present invention (especially Embodiments 4 and 5), the lower electrode surface in contact with the dielectric film is smoothed microscopically by CMP, so that electric field concentration is reduced and leakage current is reduced. Is reduced. Further, for the same reason, there is an effect that the crystallinity and orientation of the dielectric film are improved and the dielectric constant is increased. As a result, the electrical characteristics and reliability of the capacitor are improved.
[0053]
Here, the effectiveness of the slurry of the present invention is shown by the data in FIG. This shows how the polishing rate of the SrRuO ₃ film changes by changing the oxidizing agent added to the slurry. Neither contains abrasive particles.
[0054]
It can be seen that when diammonium cerium nitrate is used as the oxidizing agent, the polishing rate of the SrRuO ₃ film is dramatically increased to 3000 Å / min. When comparing the standard oxidation-reduction potential, which is an index of oxidizing power, diammonium cerium nitrate is smaller than ammonium persulfate, as already mentioned. Nevertheless, the higher polishing rate of diammonium cerium nitrate suggests that diammonium cerium nitrate causes a special reaction to SrRuO ₃ .
[0055]
In the fourth, fifth and sixth embodiments described above, a diammonium cerium nitrate aqueous solution is used as the slurry. However, abrasive particles such as alumina, silica or ceria may be included. It can change suitably also regarding the load at the time of grinding | polishing, the rotation speed of a top ring, and a turntable.
[0056]
Further, in the embodiment 1-6 described above, the upper electrode, in addition to Ru and SrRuO _3, it is possible to use RuO _2, W, and WN, and the like. As the dielectric film, in addition to BaSrTiO ₃ , perovskite crystals such as SrTiO ₃ , BaTiO ₃ , PbTiO ₃ , and PbZrTiO ₃ can be used. When a perovskite crystal that exhibits ferroelectricity such as PbZrTiO ₃ , PbTiO ₃ , BaTiO ₃ , or BaSrTiO ₃ is used as a dielectric film, application to FRAM is also possible.
[0057]
Although the embodiments of the present invention have been described above, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the spirit of the present invention.
[0058]
【The invention's effect】
According to the present invention, by using a slurry to which diammonium cerium nitrate is added, the polishing rate of the Ru or Ru compound can be greatly improved, and the polishing rate of the Ru or Ru compound with respect to the polishing rate of the SiO ₂ The ratio can be greatly improved.
[Brief description of the drawings]
FIG. 1 is a process cross-sectional view illustrating a method for manufacturing a capacitor according to first and fourth embodiments of the present invention.
FIG. 2 is a process cross-sectional view illustrating a method for manufacturing a capacitor according to second and fifth embodiments of the present invention.
FIG. 3 is a process cross-sectional view illustrating a method for manufacturing a capacitor according to third and sixth embodiments of the present invention.
FIG. 4 is a diagram showing the oxidant dependence of the polishing rate of Ru.
FIG. 5 is a diagram showing the oxidant dependency of the polishing rate of SrRuO ₃ .
[Explanation of symbols]
11, 21, 31 ... plug 12, 22, 32 ... insulating film 13, 23, 33 ... plasma SiO ₂ film 14, 24, 34 ... holes 15, 25, 35 ... lower electrode (Ru film, SrRuO ₃ film)
16, 26, 36... BaSrTiO ₃ film 17, 27, 37... Upper electrode (Ru film, SrRuO ₃ film)
38 ... Capping membrane

Claims

The Ru or Ru compound film formed on the SiO ₂ film provided with the opening is polished by using a slurry containing abrasive particles and added with diammonium cerium nitrate to thereby form the Ru or Ru compound film. A polishing method characterized by selectively leaving in an opening.

The polishing method according to claim 1, wherein the Ru compound is SrRuO ₃ .

Forming an opening in a SiO ₂ film as an interlayer insulating film formed on a substrate; forming a Ru or Ru compound film on the SiO ₂ film provided with the opening; and polishing particles. And a step of selectively leaving the Ru or Ru compound film in the opening by polishing using a slurry containing diammonium cerium nitrate. A method for manufacturing a semiconductor device, comprising:

4. The method of manufacturing a semiconductor device according to claim 3 , wherein the Ru or Ru compound film is formed as an electrode of a capacitor.