JP2893924B2 - 薄膜トランジスタマトリックスの製造方法および表示装置 - Google Patents
薄膜トランジスタマトリックスの製造方法および表示装置Info
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Description
【発明の詳細な説明】 〔概要〕 薄膜トランジスタマトリックス，とくに，各々のトラ
ンジスタに遮光膜と補助容量が設けられた設けられた薄
膜トランジスタマトリックスに関し， 該光膜および補助容量用電極を同一のエッチングマス
クを用いてパターンニング可能とすることを目的とし， 基板上にあらかじめ導電層と遮光膜とを順次形成し，該
遮光膜上にレジスト層を形成し，少なくとも表示電極が
形成される領域における該レジスト層を，該遮光層を等
方性のエッチング剤によりエッチングしたときに生じる
サイドエッチング量の２倍以下の幅を有する格子状に残
るようにパターンニングし，パターンニングされた該レ
ジスト層から表出する該遮光層および導電層を順次エッ
チングしたのち，表示電極が形成される領域における該
遮光層がちょうど除去されるまで該レジスト層をマスク
として該遮光層を該等方性のエッチング剤により選択的
にエッチングし，次いで該基板上に誘電体層を形成し，
該誘電体層上に前記表示電極，互いに交差する第１およ
び第２のバス電極および前記能動層となる半導体層を形
成するように構成する。
ンジスタに遮光膜と補助容量が設けられた設けられた薄
膜トランジスタマトリックスに関し， 該光膜および補助容量用電極を同一のエッチングマス
クを用いてパターンニング可能とすることを目的とし， 基板上にあらかじめ導電層と遮光膜とを順次形成し，該
遮光膜上にレジスト層を形成し，少なくとも表示電極が
形成される領域における該レジスト層を，該遮光層を等
方性のエッチング剤によりエッチングしたときに生じる
サイドエッチング量の２倍以下の幅を有する格子状に残
るようにパターンニングし，パターンニングされた該レ
ジスト層から表出する該遮光層および導電層を順次エッ
チングしたのち，表示電極が形成される領域における該
遮光層がちょうど除去されるまで該レジスト層をマスク
として該遮光層を該等方性のエッチング剤により選択的
にエッチングし，次いで該基板上に誘電体層を形成し，
該誘電体層上に前記表示電極，互いに交差する第１およ
び第２のバス電極および前記能動層となる半導体層を形
成するように構成する。
本発明は、薄膜トランジスタ（TFT）マトリックス，
とくに，各々のトランジスタに補助容量が接続されたTF
Tマトリックス，および，該TFTマトリックスを用いて成
る液晶表示装置に関する。
とくに，各々のトランジスタに補助容量が接続されたTF
Tマトリックス，および，該TFTマトリックスを用いて成
る液晶表示装置に関する。
液晶セルに直列接続されたTFTをオン・オフして駆動
される液晶表示装置が，すでに小型テレビ等として実用
化されており，さらに大型のテレビやラップトップ型パ
ーソナルコンピュータの表示装置に向けての開発が進め
られている。上記薄膜トランジスタの構造から，スタガ
ー型と逆スタガー型とがあり，スタガー型は構造が簡単
なため，製造工数が少なく，量産性にすぐれているとさ
れている。
される液晶表示装置が，すでに小型テレビ等として実用
化されており，さらに大型のテレビやラップトップ型パ
ーソナルコンピュータの表示装置に向けての開発が進め
られている。上記薄膜トランジスタの構造から，スタガ
ー型と逆スタガー型とがあり，スタガー型は構造が簡単
なため，製造工数が少なく，量産性にすぐれているとさ
れている。
第５図はスタガー型TFTマトリックスの一般的構造を
示す要部断面図であって，透明な絶縁性の基板１上に
は，補助容量用透明電極２と不透明な遮光層３が形成さ
れており，これらの上に補助容量を構成する誘電体層４
が積層され，誘電体層４上に透明な表示電極５とバス電
極51が形成されている。表示電極５とバス電極51は同一
の透明導電膜をパターンニングして成り，表示電極５は
基板１上にマトリックス状に配列されており，バス電極
（列電極）51は表示電極５間を，紙面に垂直方向に延在
するように形成されている。
示す要部断面図であって，透明な絶縁性の基板１上に
は，補助容量用透明電極２と不透明な遮光層３が形成さ
れており，これらの上に補助容量を構成する誘電体層４
が積層され，誘電体層４上に透明な表示電極５とバス電
極51が形成されている。表示電極５とバス電極51は同一
の透明導電膜をパターンニングして成り，表示電極５は
基板１上にマトリックス状に配列されており，バス電極
（列電極）51は表示電極５間を，紙面に垂直方向に延在
するように形成されている。
そして，表示電極５と，これに隣接する各々のバス電
極51間には，これらを接続するようにして，例えばアモ
ルファスシリコン（α−Si）から成る半導体層７が互い
に孤立するようにして形成されている。半導体層７上に
は，ゲート絶縁層８を介してゲート電極９が形成されて
いる。ゲート電極９は，表示電極５の間を，紙面に平行
な方向に延在するように形成された図示しないバス電極
（行電極）が紙面に垂直な方向に延在した部分である。
また，半導体層７と表示電極５およびバス電極51の間に
は，これらの接触抵抗を小さくするためのオーミックコ
ンタクト層６が設けられている。
極51間には，これらを接続するようにして，例えばアモ
ルファスシリコン（α−Si）から成る半導体層７が互い
に孤立するようにして形成されている。半導体層７上に
は，ゲート絶縁層８を介してゲート電極９が形成されて
いる。ゲート電極９は，表示電極５の間を，紙面に平行
な方向に延在するように形成された図示しないバス電極
（行電極）が紙面に垂直な方向に延在した部分である。
また，半導体層７と表示電極５およびバス電極51の間に
は，これらの接触抵抗を小さくするためのオーミックコ
ンタクト層６が設けられている。
なお，補助容量用透明電極２は誘電体層４および表示
電極５とともに容量（補助容量）を構成する。この容量
は，上記構造のTFTマトリックスを用いて成る液晶表示
装置等のセル容量を等価的に大きくする。したがって，
前記行電極または列電極を時分割走査したときに，寄生
容量を通じて非選択セルに生じるクロストークの影響が
低減される。また，遮光層３は，基板１側から半導体層
７に外来光が入射すると，オフの状態のTFTに光電流が
流れ，非選択セルが半選択の状態になってしまうのを防
止するためのものである。したがって，図示のようなス
タガー型TFTマトリックスにおいては必須であるが，ゲ
ート電極９が誘電体層４に接して形成され，半導体層７
との上下位置が反転した構造の逆スタガー型TFTマトリ
ックスにおいては必須ではなく，従来は設けられていな
い。
電極５とともに容量（補助容量）を構成する。この容量
は，上記構造のTFTマトリックスを用いて成る液晶表示
装置等のセル容量を等価的に大きくする。したがって，
前記行電極または列電極を時分割走査したときに，寄生
容量を通じて非選択セルに生じるクロストークの影響が
低減される。また，遮光層３は，基板１側から半導体層
７に外来光が入射すると，オフの状態のTFTに光電流が
流れ，非選択セルが半選択の状態になってしまうのを防
止するためのものである。したがって，図示のようなス
タガー型TFTマトリックスにおいては必須であるが，ゲ
ート電極９が誘電体層４に接して形成され，半導体層７
との上下位置が反転した構造の逆スタガー型TFTマトリ
ックスにおいては必須ではなく，従来は設けられていな
い。
スタガー型TFTマトリックスの従来の製造において
は，補助容量用透明電極２と遮光層３とは別々のエッチ
ング工程によりパターンニングされていた。すなわち，
基板１上に，補助容量用透明電極２を構成する，例えば
酸化インジウム（ITO）から成る薄膜を形成し，これを
フォトリソグラフィによりパターンニングしたのち，基
板１上に，例えばクロム（Cr）薄膜を堆積し，これをフ
ォトリソグラフィにより遮光層３にパターンニングす
る。したがって，工程数が多く，その結果，塵埃の付着
やパターンの位置ずれによる不良の発生率が高く，歩留
りを低下する主な原因となる問題があった。
は，補助容量用透明電極２と遮光層３とは別々のエッチ
ング工程によりパターンニングされていた。すなわち，
基板１上に，補助容量用透明電極２を構成する，例えば
酸化インジウム（ITO）から成る薄膜を形成し，これを
フォトリソグラフィによりパターンニングしたのち，基
板１上に，例えばクロム（Cr）薄膜を堆積し，これをフ
ォトリソグラフィにより遮光層３にパターンニングす
る。したがって，工程数が多く，その結果，塵埃の付着
やパターンの位置ずれによる不良の発生率が高く，歩留
りを低下する主な原因となる問題があった。
また，補助容量用透明電極２は外部回路に接続される
が，このときの外部回路との間の接続抵抗は，従来のTF
Tマトリックスにおいては,ITOの抵抗によって決ってし
まうために，接続部分のパターンが狭い場合には，比較
的大きな値となり,TFTマトリックスのスイッチング速度
に影響が生じてくる。これは，スタガー型または逆スタ
ガー型のいずれにおいても問題となる。
が，このときの外部回路との間の接続抵抗は，従来のTF
Tマトリックスにおいては,ITOの抵抗によって決ってし
まうために，接続部分のパターンが狭い場合には，比較
的大きな値となり,TFTマトリックスのスイッチング速度
に影響が生じてくる。これは，スタガー型または逆スタ
ガー型のいずれにおいても問題となる。
本発明は，上記スタガー型TFTマトリックスにおける
遮光膜および補助容量用電極のパターンニングの問題，
さらには，逆スタガー型を含むTFTマトリックスにおけ
る補助容量用電極の接続抵抗の問題を解決することを目
的とする。
遮光膜および補助容量用電極のパターンニングの問題，
さらには，逆スタガー型を含むTFTマトリックスにおけ
る補助容量用電極の接続抵抗の問題を解決することを目
的とする。
上記目的は，基板と，該基板上にマトリックス状に配
列された孤立した複数の表示電極と，該表示電極の間を
第１の方向に延在するように該基板上に形成された第１
のバス電極と，該表示電極の間を前記第１の方向と交差
する第２の方向に延在し且つ該第１のバス電極と電気的
に分離されるようにして該基板上に形成された第２のバ
ス電極と，該第１のバス電極とこれに隣接する該表示電
極とを接続するようにして該基板上に形成された半導体
層を能動層として有し且つ該第２のバス電極から該半導
体層上にゲート絶縁層を介して延在する部分をゲート電
極として有する複数の絶縁ゲート型の薄膜トランジスタ
とから成る薄膜トランジスタマトリックスの製造におい
て，該基板上にあらかじめ導電層と遮光膜とを順次形成
する工程と，該遮光膜上にレジスト層を形成する工程
と，少なくとも前記表示電極が形成される領域における
該レジスト層を，該遮光層を等方性のエッチング剤によ
りエッチングしたときに生じるサイドエッチング量の２
倍以下の幅を有する格子状にパターンニングする工程
と，前記パターンニングされたレジスト層から表出する
該遮光層および該導電層を順次エッチングしたのち，前
記表示電極が形成される領域における該遮光層がちょう
ど除去されるまで該レジスト層をマスクとして該遮光層
を該等方性のエッチング剤により選択的にエッチングす
る工程とを含み，次いで該レジスト層を除去したのち該
基板上に誘電体層を形成し，該誘電体層上に前記表示電
極と第１および第２のバス電極と半導体層を形成するこ
とを特徴とする本発明に係る薄膜トランジスタマトリッ
クスの製造方法，または，上記の方法によって製造され
た薄膜トランジスタマトリックスを有する前記基板と，
透明電極が形成された一表面を有し且つ該透明電極が前
記表示電極と所定間隙を以て対向するように該基板と相
対的に配置された透明基板と，該表示電極と透明電極間
に充填され且つ該表示電極と透明電極間に印加された電
圧によってその光学的性質を変化する電気光学物質から
成る層とを備えたことを特徴とする本発明に係る表示装
置，または，前記基板に形成された導電層は前記表示電
極および誘電体層とともに前記電気光学物質層に並列に
接続される補助容量を構成することを特徴とする本発明
に係る表示装置のいずれかによって達成される。
列された孤立した複数の表示電極と，該表示電極の間を
第１の方向に延在するように該基板上に形成された第１
のバス電極と，該表示電極の間を前記第１の方向と交差
する第２の方向に延在し且つ該第１のバス電極と電気的
に分離されるようにして該基板上に形成された第２のバ
ス電極と，該第１のバス電極とこれに隣接する該表示電
極とを接続するようにして該基板上に形成された半導体
層を能動層として有し且つ該第２のバス電極から該半導
体層上にゲート絶縁層を介して延在する部分をゲート電
極として有する複数の絶縁ゲート型の薄膜トランジスタ
とから成る薄膜トランジスタマトリックスの製造におい
て，該基板上にあらかじめ導電層と遮光膜とを順次形成
する工程と，該遮光膜上にレジスト層を形成する工程
と，少なくとも前記表示電極が形成される領域における
該レジスト層を，該遮光層を等方性のエッチング剤によ
りエッチングしたときに生じるサイドエッチング量の２
倍以下の幅を有する格子状にパターンニングする工程
と，前記パターンニングされたレジスト層から表出する
該遮光層および該導電層を順次エッチングしたのち，前
記表示電極が形成される領域における該遮光層がちょう
ど除去されるまで該レジスト層をマスクとして該遮光層
を該等方性のエッチング剤により選択的にエッチングす
る工程とを含み，次いで該レジスト層を除去したのち該
基板上に誘電体層を形成し，該誘電体層上に前記表示電
極と第１および第２のバス電極と半導体層を形成するこ
とを特徴とする本発明に係る薄膜トランジスタマトリッ
クスの製造方法，または，上記の方法によって製造され
た薄膜トランジスタマトリックスを有する前記基板と，
透明電極が形成された一表面を有し且つ該透明電極が前
記表示電極と所定間隙を以て対向するように該基板と相
対的に配置された透明基板と，該表示電極と透明電極間
に充填され且つ該表示電極と透明電極間に印加された電
圧によってその光学的性質を変化する電気光学物質から
成る層とを備えたことを特徴とする本発明に係る表示装
置，または，前記基板に形成された導電層は前記表示電
極および誘電体層とともに前記電気光学物質層に並列に
接続される補助容量を構成することを特徴とする本発明
に係る表示装置のいずれかによって達成される。
第１図は本発明の原理説明図であって，便宜上スタガ
ー型TFTマトリックスの構造にもとづいている。同図
（ａ）〜（ｃ）は断面図，同図（ｄ）は同図（ａ）に対
応する平面図である。まず，同図（ａ）に示すように，
被エッチング層20と30が積層された基板１上に，レジス
ト層40を形成する。レジスト層40は，同図（ａ）と
（ｄ）に示すように，基板１表面に画定された第１の領
域においては，幅ｗを有する格子状にパターンニングさ
れており，第２の領域においては，上記幅より充分大き
な寸法を有する所望の形状にパターンニングされてい
る。
ー型TFTマトリックスの構造にもとづいている。同図
（ａ）〜（ｃ）は断面図，同図（ｄ）は同図（ａ）に対
応する平面図である。まず，同図（ａ）に示すように，
被エッチング層20と30が積層された基板１上に，レジス
ト層40を形成する。レジスト層40は，同図（ａ）と
（ｄ）に示すように，基板１表面に画定された第１の領
域においては，幅ｗを有する格子状にパターンニングさ
れており，第２の領域においては，上記幅より充分大き
な寸法を有する所望の形状にパターンニングされてい
る。
上記のようにパターンニングされたレジスト層40をマ
スクとして被エッチング層20および30を順次エッチング
する。その結果，第１の領域には，同図（ｂ）に示すよ
うに，上記格子状の被エッチング層20および30が残る。
上記エッチングは，異方性のエッチング剤を用いて行う
のが望ましい。
スクとして被エッチング層20および30を順次エッチング
する。その結果，第１の領域には，同図（ｂ）に示すよ
うに，上記格子状の被エッチング層20および30が残る。
上記エッチングは，異方性のエッチング剤を用いて行う
のが望ましい。
次いで，等方性のエッチング剤を用いて被エッチング
層30を選択的にエッチングすると，レジスト層40下の被
エッチング層30がサイドエッチングされる。前記第１の
領域におけるレジスト層40の格子の幅ｗの幅が，サイド
エッチング量（ｓ）の２倍以下であると，前記第１の領
域における被エッチング層30は，両側からのサイドエッ
チングによって，同図（ｃ）に示すように，レジスト層
40下の部分が消失する。
層30を選択的にエッチングすると，レジスト層40下の被
エッチング層30がサイドエッチングされる。前記第１の
領域におけるレジスト層40の格子の幅ｗの幅が，サイド
エッチング量（ｓ）の２倍以下であると，前記第１の領
域における被エッチング層30は，両側からのサイドエッ
チングによって，同図（ｃ）に示すように，レジスト層
40下の部分が消失する。
上記のようにして，同一のレジスト層40をマスクとし
て，第１の領域には，被エッチング層20の格子状パター
ンのみを残し，一方，第２の領域には，被エッチング層
30から成る所望のパターンを形成できる。
て，第１の領域には，被エッチング層20の格子状パター
ンのみを残し，一方，第２の領域には，被エッチング層
30から成る所望のパターンを形成できる。
なお，上記における格子は，互いに平行かまたは交差
するかのいずれのパターンであってもよい。ただし，平
行な場合には，例えば基板１の表面または基板１の外部
において，これら格子を相互接続することが必要であ
る。
するかのいずれのパターンであってもよい。ただし，平
行な場合には，例えば基板１の表面または基板１の外部
において，これら格子を相互接続することが必要であ
る。
以下本発明によるTFTトランジスタマトリックスの製
造工程の実施例を第２図を参照して説明する。同図にお
ける（a1）〜（d1）は要部断面図，（a2）〜（d2）は対
応する平面図であり、既掲の図面におけるのと同じ部分
には同一符号を付してある。
造工程の実施例を第２図を参照して説明する。同図にお
ける（a1）〜（d1）は要部断面図，（a2）〜（d2）は対
応する平面図であり、既掲の図面におけるのと同じ部分
には同一符号を付してある。
同図（a1）に示すように、例えばガラスのような透明
絶縁性の基板１表面全体に,ITOから成る厚さ約400Åの
透明導電層と厚さ約600Åのクロム（Cr）層を，スパッ
タリング法により連続して堆積する。そして，第１図を
参照して説明した方法を用いて，これらの透明導電層お
よびCr層をエッチングし，少なくとも前記表示電極５を
形成する領域には格子状パターンから成る補助容量用透
明電極２のみを残し，一方,TFTの能動層を構成する前記
半導体層７が形成される領域には，上記Cr層から成る遮
光層３を形成する。
絶縁性の基板１表面全体に,ITOから成る厚さ約400Åの
透明導電層と厚さ約600Åのクロム（Cr）層を，スパッ
タリング法により連続して堆積する。そして，第１図を
参照して説明した方法を用いて，これらの透明導電層お
よびCr層をエッチングし，少なくとも前記表示電極５を
形成する領域には格子状パターンから成る補助容量用透
明電極２のみを残し，一方,TFTの能動層を構成する前記
半導体層７が形成される領域には，上記Cr層から成る遮
光層３を形成する。
上記における格子の幅ｗは５μｍ程度とする。したが
って，前記半導体層７形成領域におけるCr層には，少な
くとも2.5μｍ程度のサイドエッチングが生じるので，
所定寸法の遮光層３を形成するためには，この領域をマ
スクするレジスト層パターンは，このサイドエッチング
量を見込んであらかじめ大きくしておく必要があること
は言うまでもない。
って，前記半導体層７形成領域におけるCr層には，少な
くとも2.5μｍ程度のサイドエッチングが生じるので，
所定寸法の遮光層３を形成するためには，この領域をマ
スクするレジスト層パターンは，このサイドエッチング
量を見込んであらかじめ大きくしておく必要があること
は言うまでもない。
なお，上記において,Cr層のエッチングは硝酸二アン
モニウムセリウムと過塩素酸の混合液を用い,ITOから成
る透明導電層のエッチングは，塩酸系のエッチング液を
用いて行えばよい。これらは,CrとITOの組合せにおいて
選択性を有するエッチング液である。上記エッチング後
に，遮光層３の下に前記透明導電層が残るが差支えな
い。
モニウムセリウムと過塩素酸の混合液を用い,ITOから成
る透明導電層のエッチングは，塩酸系のエッチング液を
用いて行えばよい。これらは,CrとITOの組合せにおいて
選択性を有するエッチング液である。上記エッチング後
に，遮光層３の下に前記透明導電層が残るが差支えな
い。
なお，スタガー型TFTマトリックスにおいては，半導
体層７を形成する領域に遮光層３が形成されており，か
つ，表示電極５を形成する領域から遮光層３が除去され
ていることが要件であり，また，逆スタガー型TFTマト
リックスにおいては，表示電極５を形成する領域から遮
光層３が除去されていることのみが要件である。したが
って，同図（a2）に示すように，半導体層７を形成する
以外のすべての領域に，前記透明導電層または補助容量
用透明電極２と同じ格子状の透明電極を残しても差支え
ない。また，表示電極５を形成する点線で囲んだ領域以
外の領域のすべてに遮光層３と同じCr層を残しても差支
えない。これらは，レジストマスクに対する格子状パタ
ーンの配置によって任意にできる。
体層７を形成する領域に遮光層３が形成されており，か
つ，表示電極５を形成する領域から遮光層３が除去され
ていることが要件であり，また，逆スタガー型TFTマト
リックスにおいては，表示電極５を形成する領域から遮
光層３が除去されていることのみが要件である。したが
って，同図（a2）に示すように，半導体層７を形成する
以外のすべての領域に，前記透明導電層または補助容量
用透明電極２と同じ格子状の透明電極を残しても差支え
ない。また，表示電極５を形成する点線で囲んだ領域以
外の領域のすべてに遮光層３と同じCr層を残しても差支
えない。これらは，レジストマスクに対する格子状パタ
ーンの配置によって任意にできる。
第４図は，遮光層３を構成するCr層を，表示電極５の
間を走る格子状にパターンニングして残した実施例を示
す。このようにCr層を残すことは，補助容量用透明電極
２と外部回路との間の接続抵抗を低減する上で，スタガ
ー型および逆スタガー型のいずれのTFTマトリックスに
対しても有効である。
間を走る格子状にパターンニングして残した実施例を示
す。このようにCr層を残すことは，補助容量用透明電極
２と外部回路との間の接続抵抗を低減する上で，スタガ
ー型および逆スタガー型のいずれのTFTマトリックスに
対しても有効である。
上記ののち，基板１表面全体に，例えばプラズマCVD
（化学気相成長）法を用いて，SiO2から成る厚さ約3000
Åの誘電体層４を堆積する。
（化学気相成長）法を用いて，SiO2から成る厚さ約3000
Åの誘電体層４を堆積する。
ここで，スタガー型TFTの場合には，誘電体層４上に,
ITOから成る厚さ約400Åの透明導電層50および厚さ約30
0Åの高濃度のｎ型アモルファスシリコン（n+−α−S
i）層60を堆積する。ITO透明導電層50は，例えばスパッ
タリング法により，n+−α−Si層60は，例えばプラズマ
CVD法により形成する。
ITOから成る厚さ約400Åの透明導電層50および厚さ約30
0Åの高濃度のｎ型アモルファスシリコン（n+−α−S
i）層60を堆積する。ITO透明導電層50は，例えばスパッ
タリング法により，n+−α−Si層60は，例えばプラズマ
CVD法により形成する。
次いで，n+−α−Si層60と透明導電層50をフォトリソ
グラフ工程により順次パターンニングし，同図（b1）お
よび（b2）に示すように，前記透明導電層50から成る表
示電極５およびバス電極51を形成する。上記において，
n+−α−Si層60のパターンニングはCF4系のガスを用い
るドライエッチングにより，また，透明導電層50のパタ
ーンニングは塩酸系のエッチング液により行えば，SiO2
から成る誘電体層４と選択的に実施可能できる。なお，
バス電極51は，マトリックス状に配列された表示電極５
の間を，例えば列方向に延在する。また，n+−α−Si層
60は，後述する工程においてさらにパターンニングさ
れ，オーミックコンタクト層６となる。
グラフ工程により順次パターンニングし，同図（b1）お
よび（b2）に示すように，前記透明導電層50から成る表
示電極５およびバス電極51を形成する。上記において，
n+−α−Si層60のパターンニングはCF4系のガスを用い
るドライエッチングにより，また，透明導電層50のパタ
ーンニングは塩酸系のエッチング液により行えば，SiO2
から成る誘電体層４と選択的に実施可能できる。なお，
バス電極51は，マトリックス状に配列された表示電極５
の間を，例えば列方向に延在する。また，n+−α−Si層
60は，後述する工程においてさらにパターンニングさ
れ，オーミックコンタクト層６となる。
次いで，基板１全面に，例えばプラズマCVD法によ
り，厚さ約500Åのα−Si層，および，Si3N4等から成る
厚さ約3000Åの絶縁層を順次堆積する。そして，フォト
リソグラフ工程によりこれらをパターンニングして，同
図（c1）および（c2）に示すように,TFTの能動層となる
半導体層７とゲート絶縁層８を形成する。同時に，前
記，n+−α−Si層60がパターンニングされてオーミック
コンタクト層６が形成され，また，オーミックコンタク
ト層６の直下以外の領域における表示電極５およびバス
電極51が表出する。上記における絶縁層とα−Si層およ
びn+−α−Si層60のパターンニングはCF4系のガスを用
いるドライエッチングにより行えば,ITOから成る表示電
極５およびバス電極51,ならびに，SiO2から成る誘電体
層４と選択的に実施可能である。
り，厚さ約500Åのα−Si層，および，Si3N4等から成る
厚さ約3000Åの絶縁層を順次堆積する。そして，フォト
リソグラフ工程によりこれらをパターンニングして，同
図（c1）および（c2）に示すように,TFTの能動層となる
半導体層７とゲート絶縁層８を形成する。同時に，前
記，n+−α−Si層60がパターンニングされてオーミック
コンタクト層６が形成され，また，オーミックコンタク
ト層６の直下以外の領域における表示電極５およびバス
電極51が表出する。上記における絶縁層とα−Si層およ
びn+−α−Si層60のパターンニングはCF4系のガスを用
いるドライエッチングにより行えば,ITOから成る表示電
極５およびバス電極51,ならびに，SiO2から成る誘電体
層４と選択的に実施可能である。
なお，ゲート絶縁層８を構成する前記絶縁層は，後述
するバス電極10が前記バス電極51と交差する領域を覆う
ようにパターンニングされる。図には，ゲート絶縁層８
がこのような交差領域を覆う部分と一体にパターンニン
グされた場合の例が示されている。
するバス電極10が前記バス電極51と交差する領域を覆う
ようにパターンニングされる。図には，ゲート絶縁層８
がこのような交差領域を覆う部分と一体にパターンニン
グされた場合の例が示されている。
上記ののち，基板１全面に，例えば真空蒸着法を用い
て，厚さ約1000ÅのAl層を堆積し，これをフォトリソグ
ラフ工程によってパターンニングして，同図（d1）およ
び（d2）に示すように，ゲート絶縁層８上のゲート電極
９を延在部分として有するバス電極10を形成し，本発明
に係るTFTマトリックスが完成する。なお，上記ゲート
電極９およびバス電極10のパターンニングは，燐酸系の
エッチング剤を用いて行えばよい。
て，厚さ約1000ÅのAl層を堆積し，これをフォトリソグ
ラフ工程によってパターンニングして，同図（d1）およ
び（d2）に示すように，ゲート絶縁層８上のゲート電極
９を延在部分として有するバス電極10を形成し，本発明
に係るTFTマトリックスが完成する。なお，上記ゲート
電極９およびバス電極10のパターンニングは，燐酸系の
エッチング剤を用いて行えばよい。
逆スタガー型TFTについては詳細を省略するが，要す
るに，ゲート電極９を延在部分として有するバス電極10
を誘電体層４上に最初に形成し，次いでゲート絶縁層８
を全面に形成したのち，半導体層７とオーミックコンタ
クト層６と表示電極５およびバス電極51を形成する順序
となる。
るに，ゲート電極９を延在部分として有するバス電極10
を誘電体層４上に最初に形成し，次いでゲート絶縁層８
を全面に形成したのち，半導体層７とオーミックコンタ
クト層６と表示電極５およびバス電極51を形成する順序
となる。
第３図は，上記スタガー型TFTマトリックスを用いて
成る液晶表示装置の要部断面図であって，例えばITOか
ら成る透明電極12が形成されたガラス等から成る透明絶
縁性基板13が，透明電極12を基板１側に向けて，透明電
極12と基板１上の表示電極５との間を所定の間隙を維持
するようにして固定され，この間隙に液晶15が充填され
ている。
成る液晶表示装置の要部断面図であって，例えばITOか
ら成る透明電極12が形成されたガラス等から成る透明絶
縁性基板13が，透明電極12を基板１側に向けて，透明電
極12と基板１上の表示電極５との間を所定の間隙を維持
するようにして固定され，この間隙に液晶15が充填され
ている。
透明電極12を，例えば接地電源に接続しておき，バス
電極51に所定のパルス電圧を時分割で印加し，この間
に，当該バス電極51に接続されたTFTのうち選択されたT
FTのゲート電極９（前記バス電極10）に電圧を印加し
て，このTFTをオン状態にすると，表示電極５と透明電
極12間の液晶15の光学的性質が変化する。このようにし
て，各々の表示電極５に対応する液晶15に明暗または色
の変化が与えられ，これらの液晶15を画素とする画像表
示が行われる。
電極51に所定のパルス電圧を時分割で印加し，この間
に，当該バス電極51に接続されたTFTのうち選択されたT
FTのゲート電極９（前記バス電極10）に電圧を印加し
て，このTFTをオン状態にすると，表示電極５と透明電
極12間の液晶15の光学的性質が変化する。このようにし
て，各々の表示電極５に対応する液晶15に明暗または色
の変化が与えられ，これらの液晶15を画素とする画像表
示が行われる。
通常，補助容量用透明電極２も接地電源に接続され
る。したがって，補助容量用透明電極２−表示電極５間
の容量（補助容量）は，表示電極５−透明電極12間の容
量と並列に接続された状態となる。TFTがオフ状態のと
きには，表示電極５は回路的に浮遊状態にあるため，他
の画素に対する書込み情報が，寄生容量を通じてクロス
トークしやすい。そこで，前記補助容量を寄生容量に比
べて充分大きくしておけば，前記寄生容量によるクロス
トークを低減することができる。
る。したがって，補助容量用透明電極２−表示電極５間
の容量（補助容量）は，表示電極５−透明電極12間の容
量と並列に接続された状態となる。TFTがオフ状態のと
きには，表示電極５は回路的に浮遊状態にあるため，他
の画素に対する書込み情報が，寄生容量を通じてクロス
トークしやすい。そこで，前記補助容量を寄生容量に比
べて充分大きくしておけば，前記寄生容量によるクロス
トークを低減することができる。
なお，本発明によるスタガー型または逆スタガー型の
TFTマトリックスの適用範囲は，液晶表示装置に限定さ
れないことは言うまでもない。
TFTマトリックスの適用範囲は，液晶表示装置に限定さ
れないことは言うまでもない。
本発明によれば，スタガー型TFTマトリックスにおけ
る遮光層と補助容量用透明電極とを，同一のレジストマ
スクを用いるエッチングによりパターンニング可能とな
り，その結果，該TFTマトリックスの製造工数を低減す
るとともに製造歩留りを向上可能とする効果がある。ま
た，スタガー型および逆スタガー型TFTマトリックスに
おける補助容量用透明電極の外部接続抵抗を低減可能と
し,TFTマトリックスの動作速度によるパターン設計上の
制約を緩和する効果がある。
る遮光層と補助容量用透明電極とを，同一のレジストマ
スクを用いるエッチングによりパターンニング可能とな
り，その結果，該TFTマトリックスの製造工数を低減す
るとともに製造歩留りを向上可能とする効果がある。ま
た，スタガー型および逆スタガー型TFTマトリックスに
おける補助容量用透明電極の外部接続抵抗を低減可能と
し,TFTマトリックスの動作速度によるパターン設計上の
制約を緩和する効果がある。
第１図は本発明の原理説明図， 第２図は本発明のスタガー型TFTマトリックスの製造工
程の実施例説明図， 第３図は本発明のスタガー型TFTマトリックスを用いて
成る液晶表示装置 第４図は本発明の別の実施例説明図， 第５図は従来のスタガー型TFTマトリックスの構造説明
図 である。 図において， １は基板,2は補助容量用透明電極,3は遮光層,4は誘電体
層,5は表示電極,6はオーミックコンタクト層,7は半導体
層,8はゲート絶縁層,9はゲート電極,10と51はバス電極,
12は透明電極,13は透明絶縁性基板,15は液晶,20と30は
被エッチング層,40はレジスト層,50は透明導電層,60はn
+−α−Si層 である。
程の実施例説明図， 第３図は本発明のスタガー型TFTマトリックスを用いて
成る液晶表示装置 第４図は本発明の別の実施例説明図， 第５図は従来のスタガー型TFTマトリックスの構造説明
図 である。 図において， １は基板,2は補助容量用透明電極,3は遮光層,4は誘電体
層,5は表示電極,6はオーミックコンタクト層,7は半導体
層,8はゲート絶縁層,9はゲート電極,10と51はバス電極,
12は透明電極,13は透明絶縁性基板,15は液晶,20と30は
被エッチング層,40はレジスト層,50は透明導電層,60はn
+−α−Si層 である。
フロントページの続き (72)発明者 沖 賢一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭63−273836（ＪＰ，Ａ) 特開 平３−113426（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/1343 G02F 1/136
Claims (3)
- 【請求項１】基板と， 該基板上にマトリックス状に配列された孤立した複数の
表示電極と， 該表示電極の間を第１の方向に延在するように該基板上
に形成された第１のバス電極と， 該表示電極の間を前記第１の方向と交差する第２の方向
に延在し且つ該第１のバス電極と電気的に分離されるよ
うにして該基板上に形成された第２のバス電極と， 該第１のバス電極とこれに隣接する該表示電極とを接続
するようにして該基板上に形成された半導体層を能動層
として有し且つ該第２のバス電極から該半導体層上にゲ
ート絶縁層を介して延在する部分をゲート電極として有
する複数の絶縁ゲート型の薄膜トランジスタ とから成る薄膜トランジスタマトリックスの製造におい
て， 該基板上にあらかじめ導電層と遮光膜とを順次形成する
工程と， 該遮光膜上にレジスト層を形成する工程と， 少なくとも前記表示電極が形成される領域における該レ
ジスト層を，該遮光層を等方性のエッチング剤によりエ
ッチングしたときに生じるサイドエッチング量の２倍以
下の幅を有する格子状にパターンニングする工程と， 前記パターンニングされたレジスト層から表出する該遮
光層および該導電層を順次エッチングしたのち，前記表
示電極が形成される領域における該遮光層がちょうど除
去されるまで該レジスト層をマスクとして該遮光層を該
等方性のエッチング剤により選択的にエッチングする工
程 とを含み，次いで該レジスト層を除去したのち該基板上
に誘電体層を形成し，該誘電体層上に前記表示電極と第
１および第２のバス電極と半導体層を形成することを特
徴とする薄膜トランジスタマトリックスの製造方法。 - 【請求項２】請求項１記載の方法によって製造された薄
膜トランジスタマトリックスを有する前記基板と， 透明電極が形成された一表面を有し且つ該透明電極が前
記表示電極と所定間隙を以て対向するように該基板と相
対的に配置された透明基板と， 該表示電極と透明電極間に充填され且つ該表示電極と透
明電極間に印加された電圧によってその光学的性質を変
化する電気光学物質から成る層とを備えたことを特徴と
する表示装置。 - 【請求項３】前記基板に形成された導電層は前記表示電
極および誘電体層とともに前記電気光学物質層に並列に
接続される補助容量を構成することを特徴とする請求項
２記載の表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28164290A JP2893924B2 (ja) | 1990-10-19 | 1990-10-19 | 薄膜トランジスタマトリックスの製造方法および表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28164290A JP2893924B2 (ja) | 1990-10-19 | 1990-10-19 | 薄膜トランジスタマトリックスの製造方法および表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04156511A JPH04156511A (ja) | 1992-05-29 |
| JP2893924B2 true JP2893924B2 (ja) | 1999-05-24 |
Family
ID=17641952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28164290A Expired - Lifetime JP2893924B2 (ja) | 1990-10-19 | 1990-10-19 | 薄膜トランジスタマトリックスの製造方法および表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2893924B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3660511B2 (ja) | 1998-12-03 | 2005-06-15 | 株式会社東芝 | 研磨方法及び半導体装置の製造方法 |
| JP4234672B2 (ja) * | 2004-12-20 | 2009-03-04 | 株式会社東芝 | アレイ基板の製造方法、アレイ基板、および液晶表示装置 |
| JP5528039B2 (ja) * | 2009-09-15 | 2014-06-25 | 株式会社ジャパンディスプレイ | 液晶表示装置 |
-
1990
- 1990-10-19 JP JP28164290A patent/JP2893924B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04156511A (ja) | 1992-05-29 |
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