JP2001244473A - 薄膜トランジスタ、これを利用した液晶表示装置およびそれらの製造方法 - Google Patents
薄膜トランジスタ、これを利用した液晶表示装置およびそれらの製造方法Info
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- G02F2202/00—Materials and properties
- G02F2202/10—Materials and properties semiconductor
- G02F2202/103—Materials and properties semiconductor a-Si
Abstract
成に用いられるマスク工程数を削減する方法を提供す
る。 【解決手段】 画素領域と画素領域の一角にスイッチン
グ領域が定義された基板1と、画素領域の横方向に延長
されて、スイッチング領域付近にゲート電極102と一
端にゲートパッド及びゲートパッド電極が形成されたゲ
ート配線と、画素領域の縦方向に延長されて、スイッチ
ング領域付近にゲート電極と一部分オーバーラップされ
たソース電極114と、一端にデータパッド及びデータ
パッド電極が形成されたデータ配線と、スイッチング領
域のソース電極と対応する方向にゲート電極と一部分オ
ーバーラップされたドレーン電極116と、ソース電
極、ゲート電極、ドレーン電極の一部分を包む保護膜1
12と、ドレーン電極の側面と接触して画素領域の全面
に渡って形成された画素電極130を含む液晶表示装
置。
Description
るものであり、さらに詳細には薄膜トランジスタ(Thin
Film Transistor: TFT)、薄膜トランジスタの製造方
法、当該薄膜トランジスタを含む液晶表示装置(Liquid
Crystal Display: LCD)及びその製造方法に関するも
のである。
て、使用されるマスク数を減らす方法及びその方法によ
り製造された液晶表示装置に関するものである。
異方性と分極性質を利用する。前記液晶は結晶構造が細
くて長いために分子の配列に方向性を持っており、人為
的に液晶に電界を印加して分子配列の方向を制御するこ
とができる。
意に調節すると、液晶の分子配列が変わり、光学的異方
性によって前記液晶の分子配列方向に光が屈折して画像
情報を表現することができる。
ジスタに接続されたマトリックス配列画素電極を有する
アクティブマトリックス液晶表示装置(Active Matrix
LCD:AM-LCD)が、解像度及び動画表示能力が優秀なため
に最も注目されている。
部品である液晶パネルの構造を以下に簡単に説明する。
る。
た二枚の基板2、4を並行に配置し、当該基板2、4の
間に液晶層10が封入されている。
めのカラーフィルタが形成された上部基板4と、前記液
晶層10の分子配向を制御するスイッチング回路を内蔵
した下部基板2とを有する。
ラーフィルタ層8と、前記カラーフィルタ層8を包む共
通電極12が形成されている。前記共通電極12は液晶
10に電圧を印加する一方の電極の役割をする。前記下
部基板2はスイッチングのための薄膜トランジスタS
と、前記薄膜トランジスタSから信号を印加されて前記
液晶10に電圧を印加する他方の電極役割をする画素電
極14で構成される。
部Pという。
に注入される液晶10の漏洩を防止するために、前記上
部基板4と下部基板2の縁はシーラント6で封印されて
いる。
平面図を示す図2を参照して、下部基板2の作用と構成
を詳細に説明する。
おり、前記画素電極14の垂直及び水平配列方向に各々
データ配線24及びゲート配線22が形成されている。
合、画素電極14の片側部分には前記画素電極14に電
圧を印加するスイッチング素子である薄膜トランジスタ
Sが形成されている。前記薄膜トランジスタSはゲート
電極26、ソース及びドレーン電極28、30で構成さ
れ、前記ソース電極28は前記データ配線24に接続さ
れている。
22の一端には、各々データパッド23及びゲートパッ
ド21が形成されて、前記薄膜トランジスタS及び画素
電極14を各々駆動する駆動回路(図示せず)と接続さ
れる。
素電極14とドレーンコンタクトホール31を通して電
気的に接続されている。
トレージキャパシタCstが形成されて前記画素電極14
と共に電荷を貯蔵する。
晶表示装置の動作を説明する。
電極26に電圧が印加されると、データ信号が画素電極
14に印加されて、前記印加された画素電極14の電界
により液晶の分子配列が変化してバックライトからの光
の経路を変化させる。
いない場合は、画素電極14に電圧が印加されていない
ために液晶の分子配列に何らの影響を及ぼさず、バック
ライトの光の経路には何らの効果をおよぼさない。
工程は非常に複雑な多段階の工程から構成されている。
特に、薄膜トランジスタSが形成された下部基板は複数
のマスク工程を経ることになる。
定されるが、工程が簡単なほど製品不良の発生確率を低
減することができる。すなわち、下部基板には液晶表示
装置の性能を左右する主要な素子が多く形成されるの
で、製造工程を単純化することが望まれる。
用される物質の組成或いは設計仕様によって決定され
る。
別に問題視されなかったが、12インチ以上の大面積液
晶表示装置の場合にはゲート配線に用いられる材質の固
有抵抗値が画質の性能を決定する重要な要素になる。し
たがって、大面積の液晶表示素子の場合にはアルミニウ
ムまたはアルミニウム合金のような抵抗の低い金属を用
いることが望ましい。
画素電極14の形成時に背面露光による方法を用いるこ
とも行われる。
する。
ブマトリックス液晶表示装置の製造工程を図3Aないし
図3Eを参照して説明する。
−IIIで切った断面の製作工程を図示した工程図であ
る。
ンジスタの構造は逆スタガ(Inverted Staggered)形構
造が多く用いられる。これは構造が簡単であるにもかか
わらず性能が優秀なためである。
チャネル形成方法によってバックチャネルエッチ形(ba
ck channel etch:EB)とエッチストッパ形(etch stopp
er:ES)に分けられるが、構造が簡単なバックチャネル
エッチ形構造が適用される液晶表示素子製造工程に関し
説明する。
除いて、蒸着するゲート物質の金属薄膜とガラス基板の
接触性を良くするために洗浄した後、スパッタリングに
よって金属薄膜を蒸着する。
ーニングしてゲート電極26を形成する段階である。ア
クティブマトリックス液晶表示装置の動作に重要なゲー
ト電極26物質はRC遅延を小さくするために抵抗が小
さいアルミニウムが主流をなしているが、純粹アルミニ
ウムは化学的に耐食性が弱く、後続の高温工程でヒロッ
ク(hillock)の形成による配線欠陥問題を惹起するの
で、アルミニウム配線の場合は合金を使用したり積層構
造とする場合もある。
電極26を形成した後、その上部及び露出された基板1
の全面に渡って絶縁膜50を蒸着する。
物質である非晶質シリコン(a-Si:H:52)と不純物が含
まれた非晶質シリコン(n+a-Si:H)54とを続けて蒸着
する。
ーニングしてアクティブ層を形成する。
である不純物が含まれた非晶質シリコン54は、後ほど
生成される金属層と前記アクティブ層の非晶質シリコン
52と接触抵抗を減らす目的で形成されたものである。
蒸着してパターニングしてソース電極28及びドレーン
電極30を形成する。
マスクとして前記ソース電極28と前記ドレーン電極3
0間に存在するオーミック接触層51を除去する。前記
ソース電極28と前記ドレーン電極30間に存在するオ
ーミック接触層51を取り除かなければ、薄膜トランジ
スタSの電気的特性に深刻な問題が生じる場合があり、
表示性能に関しても大きな問題が生じ得る。
には慎重な注意が要求される。実際的にオーミック接触
層の除去は、その下部に形成されたアクティブ層(非晶
質シリコン)とエッチング選択性がないのでアクティブ
層(非晶質シリコン)を約50〜100nm程度オーバ
ーエッチングをさせるが、エッチング均一度は薄膜トラ
ンジスタSの特性に直接的な影響を及ぼす。
ース及びドレーン電極28、30が形成された基板1の
全面に渡って保護膜56を蒸着して、前記ドレーン電極
30の一部が露出されるようにドレーンコンタクトホー
ル31を形成する。
の工程で生成される画素電極と前記ドレーン電極30と
の接触通路になる。
安定なエネルギー状態及びエッチング時に生じる残留物
質により薄膜トランジスタの特性に悪影響をおよぼさな
いよう、無機質の窒化シリコン窒化膜(SiNx)ないし酸
化シリコン膜(SiO2)や有機質のBCB(Benzocyclobu
tene)等で形成する。また、前記保護膜56は高い光透
過率と耐湿及び耐久性がある物質からなるものであるこ
とが必要である。
が形成された保護膜56上に透明導電物質(TCO)1
4とフォトレジストPRを順次形成する。
ウム−スズ−オキサイド(ITO)またはインジウム−
酸化亜鉛(IZO)などが用いられる。
Rはネガティブフォトレジストである。前記ネガティブ
フォトレジストは光を受けた部分があとの現像過程でパ
ターンになる部分になる。
ォトレジストは光を受けない部分が現像過程で除去され
る。
は、多くの場合背面露光を通してパターンを形成する場
合である。すなわち、従来の液晶表示装置の製造方法で
は、開口率を最大限増やすために前記ネガティブフォト
レジストを用いて画素電極を形成した。
光と、上部露光の2回に渡って露光過程が行われる。
り露光されたフォトレジストPR部分になり、F部分が
上部露光により露光された部分になる。
なる。前記上部露光が必要な理由は前記ドレーン電極3
0と生成される画素電極との接触のためである。
レーン電極30の上部フォトレジストPRを感光させる
ために別途に上部露光が必要になる。
により形成されたフォトレジストパターンを利用して画
素電極14を形成する段階を図示したものである。
を形成すれば前記画素電極14とデータ配線24との間
隔が生じないために高開口率を実現できる長所がある。
3部分を、図2の切断線IV−IVで切った断面を図示した
断面図である。
関しては、基板1上にゲートパッド21が形成されて、
前記ゲートパッド21の一部が露出されるようにゲート
絶縁膜50が基板1全面に渡って形成される。次に、前
記ゲート絶縁膜50上にデータパッド23が形成され、
前記データパッド23及びゲートパッドの一部分が露出
されるように保護膜56が形成される。
及びデータパッド21、23と接触するゲート及びデー
タパッド電極62、60が形成される。
0は、前記画素電極14の形成時に上部から露光された
フォトレジストパターンにより形成され、画素電極14
と同一物質である。
る製作工程を示す流れ図である。
ガラス基板1を用いる。また、ガラス基板1を洗浄する
工程を含む。洗浄は初期工程において、基板や膜表面の
汚染、不純物を事前に取り除いて不良が生じないように
する基本的目的以外に、蒸着する薄膜の接着力強化と薄
膜トランジスタの特性向上を目的とする。
り、アルミニウムないしモリブデンなどを蒸着して形成
する。そして、リソグラフィー技術を利用して、金属膜
がテーパ状を有するようにゲート電極及びストレージ第
1電極を形成する段階である。
不純物が含まれた非晶質シリコンを蒸着する段階であ
り、絶縁膜としては3000Å程度の厚さにシリコン窒
化膜またはシリコン酸化膜を蒸着する。前記絶縁膜の蒸
着後に非晶質シリコンと不純物とが含まれた非晶質シリ
コンを連続して蒸着する。
な金属を蒸着してパターニングして、ソース電極、ドレ
ーン電極を形成する段階である。
ース及びドレーン電極をマスクとして不純物半導体層を
取り除いてチャネルを形成する段階である。
膜を形成する段階である。前記保護膜は湿気や外部の衝
撃に強い物質が用いられる。前記工程で各々の素子との
接続のためにコンタクトホールが形成される。
てITOを蒸着して、背面及び上部露光方法を通して画
素電極を形成する段階である。前記工程で各々のパッド
電極が形成される。
を通した液晶表示装置の製造工程で薄膜トランジスタ基
板の製造に用いられるマスク工程は洗浄、蒸着、ベーキ
ング、エッチング等多くの工程を伴っている。したがっ
て、マスク工程を一つ削除することだけであっても、製
造時間の大幅な短縮につながり、生産収率と、製造原価
の点で有利になる。
電極14を形成するために背面露光とマスクを利用した
上部露光を順次行なう。
て、画素電極の形成に用いられるマスク工程数を削減す
る方法を提供して、製品の生産収率を向上することが本
発明の目的である。
めに、本発明は、基板と、該基板上に形成されたゲート
電極と、該ゲート電極が形成された基板全面を包むゲー
ト絶縁膜と、該ゲート絶縁膜上に形成されたアクティブ
層と、該アクティブ層上に形成されたソース電極と、該
ソース電極と一定間隔離隔して前記アクティブ層上に形
成され、ソース電極側の第1側面とその反対側の第2側
面とを有するドレーン電極と、前記ソース電極と前記ア
クティブ層と前記ゲート絶縁膜を包み、ドレーン電極の
第1側面を包むと共に第2側面を露出させた保護膜と、
前記ドレーン電極の第2側面と電気的に接触した画素電
極とを含む薄膜トランジスタを提供する。
ッドと接触すると共にゲート電極と電気的に接触したゲ
ートラインと、前記ゲート絶縁膜と前記保護膜とを貫通
して、前記ゲートパッドの少なくとも一部分を露出させ
たゲートパッドコンタクトホールと、前記ゲートパッド
コンタクトホールを通して前記ゲートパッドと電気的に
接触したゲートパッド電極をさらに含む。
ッドを含みソース電極と電気的に接触したデータライン
と、前記保護膜とを貫通して、前記データパッドの少な
くとも一部分を露出させたデータパッドコンタクトホー
ルと、前記データパッドコンタクトホールを通して前記
データパッドと電気的に接触したデータパット電極をさ
らに含む。
は、ドレーン電極の第2側面の所定面積を包んでおり、
ドレーン電極とゲートパッド及びデータパッドの縁部分
は平面視において凹凸のある形状を有している。
階と、該ゲート電極が形成された基板上にゲート絶縁膜
を形成する段階と、該ゲート絶縁膜上にアクティブ層を
形成する段階と、該アクティブ層上に薄膜トランジスタ
を形成するために相互に離隔されたソース及びドレーン
電極を形成して、前記ドレーン電極はソース電極側の第
1側面とその反対側の第2側面を有するように形成する
段階と、背面露光を利用してドレーン電極の第2側面と
電気的に接触した画素電極を形成する段階を含む薄膜ト
ランジスタ製造方法を提供する。
基板上にゲートパッドを含んでゲート電極と電気的に接
触したゲートラインを形成する段階と、ゲート絶縁膜と
保護膜とを貫通して、ゲートパッドの少なくとも一部分
を露出させるコンタクトホールを形成する段階と、コン
タクトホールを通してゲートパッドと電気的に接触した
ゲートパッド電極を形成する段階をさらに含む。
ゲート絶縁膜上にデータパッドを含んでソース電極と電
気的に接触したデータラインを形成する段階と、データ
パッドを保護膜で包む段階と、保護膜を貫通して、デー
タパッドの少なくとも一部分を露出させるコンタクトホ
ールを形成する段階と、コンタクトホールを通してデー
タパッドと電気的に接触したデータパッド電極を形成す
る段階をさらに含む。
サイド(ITO)、インジウム−酸化亜鉛(IZO)で
構成された集団から選択された物質と同じ透明導電性物
質で構成されており、ゲートパッドとデータパッドとは
平面図において凹凸のある形状に形成する。
と、該ゲート電極が形成された基板全面を包むゲート絶
縁膜と、該ゲート絶縁膜上に形成されたアクティブ層
と、該アクティブ層上に形成されたソース電極と、該ソ
ース電極と一定間隔離隔して、前記アクティブ層上に形
成され、ソース電極側の第1側面とその反対側の第2側
面を有するドレーン電極と、前記ソース電極と前記アク
ティブ層と前記ゲート絶縁膜を包んで、ドレーン電極の
第1側面を包むと共に第2側面を露出させた保護膜と、
前記ドレーン電極の第2側面と電気的に接触した画素電
極を含む液晶表示装置を提供する。
を含んでゲート電極と電気的に接触したゲートライン
と、前記ゲート絶縁膜と前記保護膜とを貫通して、前記
ゲートパッドの少なくとも一部分を露出させたゲートパ
ッドコンタクトホールと、前記ゲートパッドコンタクト
ホールを通して前記ゲートパッドと電気的に接触したゲ
ートパッド電極をさらに含み、また、前記液晶表示装置
はデータパッドを含んで前記ソース電極と電気的に接触
したデータラインと、前記保護膜とを貫通して、前記デ
ータパッドの少なくとも一部分を露出させたデータコン
タクトホールと、前記コンタクトホールを通して前記デ
ータパッドと電気的に接触したデータパット電極をさら
に含む。
第2側面の所定の面積を包んでおり、前記ドレーン電極
とゲートパッドとデータパッドとは縁部が凹凸を有する
形状を有している。
本発明の望ましい実施例を詳細に説明する。
置の画素部に該当する平面を図示した平面図である。
よる液晶表示装置の構成は一方向に延長されたゲート配
線100と該ゲート配線100の縁に形成されたゲート
パッド106で構成される。前記ゲートパッド106に
はゲートパッド電極108が形成されている。
100と垂直方向にはデータ配線110が延長されて形
成され、前記データ配線110の縁にはデータパッド1
18が形成される。前記データパッド118にはデータ
パッド電極120が形成されている。
記データ配線110から所定の長さに延長されたソース
電極114が形成され、前記ソース電極114と所定間
隔離隔されてドレーン電極116が形成されている。
2が形成され、前記ゲート電極102と前記ソース及び
ドレーン電極114、116で薄膜トランジスタTが構
成される。
ランジスタT部分を保護する保護膜112が形成され
る。
ン電極116上部には前記ドレーン電極116と接触す
る画素電極130が形成される。
極130と前記ドレーン電極116との接触が側面接触
となるように構成する。すなわち、従来の液晶表示装置
と異なり、ドレーン電極116上部に形成された保護膜
112にドレーンコンタクトホールが形成されない。
ン電極116との側面接触の接触抵抗を減らすために前
記画素電極130と接触する部分のドレーン電極116
は凹凸のある形状を取っている。
−VIIで切った断面の製造工程を図示した工程図であ
り、本発明では背面露光1回のみで画素電極130を形
成する方法を提供する。
116との接触がコンタクトホールを通した面接触でな
く、ドレーン電極116の縁と画素電極130の側面接
触で行なわれる。
にゲート電極102を形成する。
ミニウムAlやクロム(Cr)、モリブデン(Mo)な
どの金属が用いられる。
質シリコン152、不純物非晶質シリコン154を図の
順序で積層して、パターニングしてアクティブ層を形成
する段階を図示している。
は、前記ゲート絶縁膜150上部まで行なう。
4、116を形成する段階を図示している。
6は前記アクティブ層上部に形成し、ソース及びドレー
ン電極114、116の形成後、これをマスクとしてチ
ャネルCHを形成する。
14、116とチャネルCH上部を包む保護膜112を
形成する段階を図示している。
ーン電極114、116とチャネルCH部を包んでお
り、前記ドレーン電極116の縁部が露出するようにパ
ターニングする。
性物質130aとネガティブPR156を順に形成した
後、背面露光を実施する。
達成するためであり、背面露光により感光されたPR1
56a部分が画素電極が形成される部分になる。感光さ
れていないPR156bは除去される。
説明したので詳細な説明は省略する。
造工程によって最終的に形成された液晶表示装置の断面
を図示したものである。
0には、データ配線110と離隔された部分を覆ってい
ない。すなわち、背面露光により高開口率を実現でき
る。
ある図8を参照して本発明の特徴を説明すると、本発明
では前記ドレーン電極116と画素電極130との接触
が面接触でない側面接触で行なわれている。
方法ではドレーン電極と画素電極を接触させるために背
面露光に加えて上部露光を実施しなければならない問題
点がある。
て、背面露光によって画素電極130とドレーン電極1
16とを側面接触させることによって、上部露光に用い
られるマスクの数を節減した。
電極116との接触は必ず側面のみで接触することでは
ない。
素電極130と前記ドレーン電極116がオーバーラッ
プしていることが分かる。これは背面露光時光の回折の
性質を利用すれば可能であって、これにより、背面露光
により光が遮断される部分と光が通過される部分とを約
±2μm程度調節できる。
130間に接触抵抗を十分に減らすために0.5μm程
度オーバーラップするように前記画素電極130を形成
する。
を図示した断面図であり、本発明による液晶表示装置の
ゲート及びデータパッド106、118部分を図示して
いる。
6、118の各パッド電極108、120を形成するた
めに画素電極を形成する時と同一に背面露光方法を採択
した。
06、118に背面露光時に光が透過できるようにパッ
ドホールを形成しており、前記パッドホールが形成され
た部分に各パッド電極108、120が形成される。こ
の時、前記各パッド部に形成されたパッドホールの個数
は制限がなく、パッドホールの外周面が折り曲がるよう
に形成することができる(図11参照)。
6、118とゲート及びデータパッド電極108、12
0の接触は前記データ電極と画素電極との接触である約
0.5μmオーバーラップした側面接触である。
表示装置は4回のマスクのみで製造でき、背面露光によ
り画素電極を形成するので高開口率を達成できる。
電極との接触がドレーン電極の側面で行なわれるために
上部露光工程を追加する必要がない。
または折り曲がった様子のパッドホールを形成して、透
明電極(ゲート及びデータパッド電極)と側面接触によ
る接触面的が伸びる長所がある。
を製作する場合次のような特徴がある。
の製造方法により液晶表示装置を製作する場合4回のマ
スク工程のみで製作できるために製作時間が短縮され
る。
クで構成できるために、ミス−アラインによる収率減少
を防止できる。
って原価低減効果がある。
ことによって、高開口率を達成できる長所がある。
との接触をドレーン電極の側面とすることにより、面接
触のための上部露光工程を減らすことができる長所があ
る。
電極(ゲート及びデータパッド電極)とゲートパッドと
の接触を多数個で形成されたゲートパッドコンタクトホ
ールを通して側面で接触させることによって、接触抵抗
が減少する長所がある。
断面を図示した断面図。
画素部に該当する平面を図示した平面図。
示す工程図。
断面図。
示した流れ図。
に該当する平面を図示した平面図。
程を図示した工程図。
断面図。
ゲートパッド部分の変形例を図示した図面。
Claims (31)
- 【請求項1】 基板と、 前記基板上に形成されたゲート電極と、 前記ゲート電極が形成された基板全面を包むゲート絶縁
膜と、 前記ゲート絶縁膜上に形成されたアクティブ層と、 前記アクティブ層上に形成されたソース電極と、 前記ソース電極と一定間隔だけ離隔して前記アクティブ
層上に形成され、ソース電極側に第1側面とその反対側
に第2側面とを有するドレーン電極と、 前記ソース電極と前記アクティブ層と前記ゲート絶縁膜
とを包んで、ドレーン電極の第1側面を包むと共に第2
側面を露出させた保護膜と、 前記ドレーン電極の第2側面と電気的に接触した画素電
極を含む薄膜トランジスタ。 - 【請求項2】 前記画素電極が、ドレーン電極の第2側
面の所定面積を包むことを特徴とする請求項1に記載の
薄膜トランジスタ。 - 【請求項3】 前記ドレーン電極が、凹凸のある形状で
あることを特徴とする請求項1に記載の薄膜トランジス
タ。 - 【請求項4】 前記画素電極が、前記ゲート絶縁膜と接
触していることを特徴とする請求項1に記載の薄膜トラ
ンジスタ。 - 【請求項5】 ゲートパッドを含みゲート電極と電気的
に接触しているゲートラインと、 前記ゲート絶縁膜と
前記保護膜とを貫通して、前記ゲートパッドの少なくと
も一部分を露出させたゲートパッドコンタクトホール
と、 前記ゲートパッドコンタクトホールを通して前記ゲート
パッドと電気的に接触したゲートパッド電極をさらに含
むことを特徴とする請求項1に記載の薄膜トランジス
タ。 - 【請求項6】 前記ゲートパッドの縁部分が、凹凸のあ
る形状であることを特徴とする請求項5に記載の薄膜ト
ランジスタ。 - 【請求項7】 前記ゲートパッド電極が、前記基板と接
触していることを特徴とする請求項5に記載の薄膜トラ
ンジスタ。 - 【請求項8】 データパッドを含みソース電極と電気的
に接触したデータラインと、 前記保護膜を貫通して、
前記データパッドの少なくとも一部分を露出させたデー
タパッドコンタクトホールと、 前記データパッドコンタクトホールを通して前記データ
パッドと電気的に接触したデータパット電極をさらに含
むことを特徴とする請求項1に記載の薄膜トランジス
タ。 - 【請求項9】 前記データパッドが、凹凸のある形状で
あることを特徴とする請求項8に記載の薄膜トランジス
タ。 - 【請求項10】 前記データパッド電極が、前記ゲート
絶縁膜と接触していることを特徴とする請求項8に記載
の薄膜トランジスタ。 - 【請求項11】 基板にゲート電極を形成する段階と、 前記ゲート電極が形成された基板上にゲート絶縁膜を形
成する段階と、 前記ゲート絶縁膜上にアクティブ層を形成する段階と、 前記アクティブ層上に薄膜トランジスタを形成するため
に相互に離隔したソース及びドレーン電極を形成して、
前記ドレーン電極はソース電極側の第1側面とその反対
側の第2側面とを有するように形成する段階と、 背面露光を利用してドレーン電極の第2側面と電気的に
接触している画素電極を形成する段階とを含む薄膜トラ
ンジスタの製造方法。 - 【請求項12】 画素電極が、ドレーン電極の第2側面
の一定面積を包むように形成することを特徴とする請求
項11に記載の薄膜トランジスタの製造方法。 - 【請求項13】 画素電極が、透明導電性物質で構成さ
れていることを特徴とする請求項11に記載の薄膜トラ
ンジスタ製造方法。 - 【請求項14】 前記透明導電性物質が、インジウム−
スズ−オキサイド(ITO)またはインジウム−酸化亜
鉛(IZO)のいずれかであることを特徴とする請求項
13に記載の薄膜トランジスタ製造方法。 - 【請求項15】 前記画素電極を、ゲート絶縁膜と接触
した形態に形成することを特徴とする請求項11に記載
の薄膜トランジスタ製造方法。 - 【請求項16】 基板上にゲートパッドを含んでゲート
電極と電気的に接触したゲートラインを形成する段階
と、 ゲート絶縁膜と保護膜とを貫通して、ゲートパッドの少
なくとも一部分を露出させるコンタクトホールを形成す
る段階と、 コンタクトホールを通してゲートパッドと電気的に接触
したゲートパッド電極を形成する段階をさらに含むこと
を特徴とする請求項11に記載の薄膜トランジスタ製造
方法。 - 【請求項17】 ゲートパッドは、凹凸のある形状であ
るように形成することを特徴とする請求項16に記載の
薄膜トランジスタ製造方法。 - 【請求項18】 ゲートパッド電極は、基板上に形成す
ることを特徴とする請求項16に記載の薄膜トランジス
タ製造方法。 - 【請求項19】 ゲート絶縁膜上にデータパッドを含ん
でソース電極と電気的に接触したデータラインを形成す
る段階と、 データパッドを保護膜で包む段階と、 保護膜を貫通して、データパッドの少なくとも一部分を
露出させるコンタクトホールを形成する段階と、 コンタクトホールを通してデータパッドと電気的に接触
したデータパッド電極を形成する段階をさらに含むこと
を特徴とする請求項11に記載の薄膜トランジスタ製造
方法。 - 【請求項20】 データパッドは、凹凸のある形状であ
るように形成することを特徴とする請求項19に記載の
薄膜トランジスタ製造方法。 - 【請求項21】 データパッド電極は、ゲート絶縁膜上
に形成することを特徴とする請求項19に記載の薄膜ト
ランジスタ製造方法。 - 【請求項22】 基板と、 前記基板上のゲート電極と、 前記ゲート電極が形成された基板全面を包むゲート絶縁
膜と、 前記ゲート絶縁膜上に形成されたアクティブ層と、 前記アクティブ層上に形成されたソース電極と、 前記ソース電極と一定間隔だけ離隔して前記アクティブ
層上に形成され、ソース電極側の第1側面とその反対側
の第2側面とを有するドレーン電極と、 前記ソース電極と前記アクティブ層と前記ゲート絶縁膜
とを包んで、ドレーン電極の第1側面を包むと共に第2
側面を露出させた保護膜と、 前記ドレーン電極の第2側面と電気的に接触した画素電
極を含むことを特徴とする液晶表示装置。 - 【請求項23】 前記画素電極は、前記ドレーン電極の
前記第2側面の所定の面積を包むことを特徴とする請求
項22に記載の液晶表示装置。 - 【請求項24】 前記ドレーン電極は、折り曲がった形
状を有していることを特徴とする請求項22に記載の液
晶表示装置。 - 【請求項25】 前記画素電極は、前記ゲート絶縁膜と
接触していることを特徴とする請求項22に記載の液晶
表示装置。 - 【請求項26】 ゲートパッドを含んでゲート電極と電
気的に接触したゲートラインと、 前記ゲート絶縁膜と前記保護膜とを貫通して、前記ゲー
トパッドの少なくとも一部分を露出させたゲートパッド
ホールと、 前記ゲートパッドコンタクトホールを通して前記ゲート
パッドと電気的に接触したゲートパッド電極をさらに含
むことを特徴とする請求項22に記載の液晶表示装置。 - 【請求項27】 前記ゲートパッドの縁部分は、凹凸の
ある形状であることを特徴とする請求項26に記載の液
晶表示装置。 - 【請求項28】 前記ゲートパッド電極は、前記基板と
接触したことを特徴とする請求項26に記載の液晶表示
装置。 - 【請求項29】 前記データパッドを含み前記ソース電
極と電気的に接触したデータラインと、 前記保護膜を貫通して、前記データパッドの少なくとも
一部分を露出させたデータコンタクトホールと、 前記データコンタクトホールを通して前記データパッド
と電気的に接触したデータパット電極をさらに含むこと
を特徴とする請求項22に記載の液晶表示装置。 - 【請求項30】 前記データパッドは、凹凸のある形状
であることを特徴とする請求項29に記載の液晶表示装
置。 - 【請求項31】 前記データパッド電極は、前記ゲート
絶縁膜と接触したことを特徴とする請求項29に記載の
液晶表示装置。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007036248A (ja) * | 2005-07-25 | 2007-02-08 | Samsung Electronics Co Ltd | 薄膜トランジスター基板と薄膜トランジスター基板の製造方法 |
JP2007334284A (ja) * | 2006-06-19 | 2007-12-27 | Lg Phillips Lcd Co Ltd | 液晶表示装置用アレイ基板及びその製造方法 |
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Families Citing this family (15)
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---|---|---|---|---|
KR100611042B1 (ko) * | 1999-12-27 | 2006-08-09 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치 제조방법 및 그 제조방법에 따른액정표시장치 |
KR100721304B1 (ko) * | 2000-12-29 | 2007-05-25 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 액정패널 및 그의 제조방법 |
TW495986B (en) * | 2001-05-11 | 2002-07-21 | Au Optronics Corp | Method of manufacturing thin film transistor flat panel display |
KR100848095B1 (ko) * | 2002-05-09 | 2008-07-24 | 삼성전자주식회사 | 박막 트랜지스터 기판, 액정 표시 장치 및 박막 트랜지스터 기판의 제조 방법 |
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TWI277788B (en) * | 2002-05-13 | 2007-04-01 | Au Optronics Corp | Active matrix substrate of liquid crystal display device and method fabricating the same |
KR100698043B1 (ko) * | 2002-08-07 | 2007-03-23 | 엘지.필립스 엘시디 주식회사 | 액정 표시 장치의 형성 방법 |
KR100891987B1 (ko) * | 2002-11-26 | 2009-04-08 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이기판 제조방법 |
US7482208B2 (en) * | 2003-09-18 | 2009-01-27 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and method of manufacturing the same |
KR101002332B1 (ko) * | 2003-12-30 | 2010-12-17 | 엘지디스플레이 주식회사 | 액정표시소자 및 그 제조방법 |
US7649217B2 (en) * | 2005-03-25 | 2010-01-19 | Arash Takshi | Thin film field effect transistors having Schottky gate-channel junctions |
TWI336792B (en) | 2006-04-07 | 2011-02-01 | Au Optronics Corp | Manufacturing method for a bottom substrate of a liquid crystal display device |
KR101279927B1 (ko) * | 2006-10-16 | 2013-07-04 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판 및 그 제조방법 |
US8259248B2 (en) * | 2006-12-15 | 2012-09-04 | Seiko Epson Corporation | Electrooptic device and electronic device |
KR101392268B1 (ko) * | 2008-11-26 | 2014-05-08 | 엘지디스플레이 주식회사 | 액정표시장치의 패드부 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
JP2669512B2 (ja) * | 1991-05-22 | 1997-10-29 | シャープ株式会社 | アクティブマトリクス基板 |
JP3123231B2 (ja) * | 1992-06-03 | 2001-01-09 | カシオ計算機株式会社 | 薄膜トランジスタパネルの製造方法 |
JP3048489B2 (ja) * | 1993-09-30 | 2000-06-05 | シャープ株式会社 | 液晶表示装置 |
JP2768313B2 (ja) * | 1995-06-13 | 1998-06-25 | 日本電気株式会社 | 反射型液晶表示装置 |
JPH09105952A (ja) * | 1995-10-11 | 1997-04-22 | Toshiba Electron Eng Corp | アクティブマトリクス型液晶表示装置 |
JP3454340B2 (ja) * | 1996-11-22 | 2003-10-06 | シャープ株式会社 | 液晶表示装置 |
KR100307385B1 (ko) * | 1997-03-05 | 2001-12-15 | 구본준, 론 위라하디락사 | 액정표시장치의구조및그제조방법 |
US6104042A (en) * | 1999-06-10 | 2000-08-15 | Chi Mei Optoelectronics Corp. | Thin film transistor with a multi-metal structure a method of manufacturing the same |
GB9929614D0 (en) * | 1999-12-15 | 2000-02-09 | Koninkl Philips Electronics Nv | Method of manufacturing a transistor |
KR100653467B1 (ko) * | 1999-12-24 | 2006-12-04 | 비오이 하이디스 테크놀로지 주식회사 | 박막 트랜지스터-액정표시소자의 제조방법 |
KR100611042B1 (ko) * | 1999-12-27 | 2006-08-09 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치 제조방법 및 그 제조방법에 따른액정표시장치 |
KR100583979B1 (ko) * | 2000-02-11 | 2006-05-26 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치 제조방법 및 그 제조방법에 따른액정표시장치 |
KR100724745B1 (ko) * | 2000-09-30 | 2007-06-04 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 및 그 검사방법 |
US6511869B2 (en) * | 2000-12-05 | 2003-01-28 | International Business Machines Corporation | Thin film transistors with self-aligned transparent pixel electrode |
-
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2004
- 2004-02-10 US US10/774,517 patent/US7705925B2/en not_active Expired - Fee Related
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007036248A (ja) * | 2005-07-25 | 2007-02-08 | Samsung Electronics Co Ltd | 薄膜トランジスター基板と薄膜トランジスター基板の製造方法 |
US7947986B2 (en) | 2005-07-25 | 2011-05-24 | Samsung Electronics Co., Ltd. | Thin film transistor substrate and manufacturing method thereof |
JP4721972B2 (ja) * | 2005-07-25 | 2011-07-13 | 三星電子株式会社 | 薄膜トランジスター基板と薄膜トランジスター基板の製造方法 |
JP2007334284A (ja) * | 2006-06-19 | 2007-12-27 | Lg Phillips Lcd Co Ltd | 液晶表示装置用アレイ基板及びその製造方法 |
JP2018152581A (ja) * | 2013-06-28 | 2018-09-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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