JPH04156511A - 薄膜トランジスタマトリックスの製造方法および表示装置 - Google Patents
薄膜トランジスタマトリックスの製造方法および表示装置Info
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- JPH04156511A JPH04156511A JP2281642A JP28164290A JPH04156511A JP H04156511 A JPH04156511 A JP H04156511A JP 2281642 A JP2281642 A JP 2281642A JP 28164290 A JP28164290 A JP 28164290A JP H04156511 A JPH04156511 A JP H04156511A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
薄膜トランジスタマトリックス、とくに、各々のトラン
ジスタに遮光膜と補助容量か設けられた設けられた薄膜
トランジスタマトリックスに関し。
ジスタに遮光膜と補助容量か設けられた設けられた薄膜
トランジスタマトリックスに関し。
該光膜および補助容量用電極を同一のエツチングマスク
を用いてパターンニング可能とすることを目的とし。
を用いてパターンニング可能とすることを目的とし。
基板上にあらかじめ導電層と遮光膜とを順次形成し、該
遮光膜上にレジスト層を形成し、少なくとも表示電極が
形成される領域における該レジスト層を、該遮光層を等
方性のエツチング剤によりエツチングしたときに生じる
サイドエツチング量の２倍以下の幅を有する格子状に残
るようにパターンニングし、パターンニングされた該レ
ジスト層から表出する該遮光層および導電層を順次エツ
チングしたのち２表示電極か形成される領域における該
遮光層かちょうど除去されるまで該レジスト層をマスク
として該遮光層を該等方性のエツチング剤により選択的
にエツチングし１次いで該基板上に誘電体層を形成し、
該誘電体層上に前記表示電極、互いに交差する第１およ
び第２のバス電極および前記能動層となる半導体層を形
成するように構成する。
遮光膜上にレジスト層を形成し、少なくとも表示電極が
形成される領域における該レジスト層を、該遮光層を等
方性のエツチング剤によりエツチングしたときに生じる
サイドエツチング量の２倍以下の幅を有する格子状に残
るようにパターンニングし、パターンニングされた該レ
ジスト層から表出する該遮光層および導電層を順次エツ
チングしたのち２表示電極か形成される領域における該
遮光層かちょうど除去されるまで該レジスト層をマスク
として該遮光層を該等方性のエツチング剤により選択的
にエツチングし１次いで該基板上に誘電体層を形成し、
該誘電体層上に前記表示電極、互いに交差する第１およ
び第２のバス電極および前記能動層となる半導体層を形
成するように構成する。
本発明は、薄膜トランジスタ（ＴＰＴ）マトリックス、
とくに、各々のトランジスタに補助容量が接続されたＴ
ＰＴマトリックス、および、該ＴＰＴマトリックスを用
いて成る液晶表示装置に関する。
とくに、各々のトランジスタに補助容量が接続されたＴ
ＰＴマトリックス、および、該ＴＰＴマトリックスを用
いて成る液晶表示装置に関する。
液晶セルに直列接続されたＴＰＴをオン・オフして駆動
される液晶表示装置が、すでに小型テレビ等どして実用
化されており、さらに大型のテレビやラップトツブ型パ
ーソナルコンピュータの表示装置に向けての開発が進め
られている。上記薄膜トランジスタの構造から、スタガ
ー型と逆スタガー型とがあり、スタガー型は構造が簡単
なため。
される液晶表示装置が、すでに小型テレビ等どして実用
化されており、さらに大型のテレビやラップトツブ型パ
ーソナルコンピュータの表示装置に向けての開発が進め
られている。上記薄膜トランジスタの構造から、スタガ
ー型と逆スタガー型とがあり、スタガー型は構造が簡単
なため。
製造工数が少なく、量産性にすぐれているとされている
。
。
第５図はスタガー型ＴＰＴマトリックスの一般的構造を
示す要部断面図であって、透明な絶縁性の基板１上には
、補助容量用透明電極２と不透明な遮光層３が形成され
ており、これらの上に補助容量を構成する誘電体層４が
積層され、誘電体層４上に透明な表示電極５とバス電極
５１が形成されている。表示電極５とバス電極５１は同
一の透明導電膜をパターンニングして成り２表示電極５
は基板１上にマトリックス状に配列されており、バス電
極（列電極）５１は表示電極５間を９紙面に垂直方向に
延在するように形成されている。
示す要部断面図であって、透明な絶縁性の基板１上には
、補助容量用透明電極２と不透明な遮光層３が形成され
ており、これらの上に補助容量を構成する誘電体層４が
積層され、誘電体層４上に透明な表示電極５とバス電極
５１が形成されている。表示電極５とバス電極５１は同
一の透明導電膜をパターンニングして成り２表示電極５
は基板１上にマトリックス状に配列されており、バス電
極（列電極）５１は表示電極５間を９紙面に垂直方向に
延在するように形成されている。
そして９表示電極５と、これに隣接する各々のバス電極
５１間には、これらを接続するようにして。
５１間には、これらを接続するようにして。
例えばアモルファスシリコン（α−３ｉ）から成る半導
体層７が互いに孤立するようにして形成されている。半
導体層７上には、ゲート絶縁層８を介してゲート電極９
が形成されている。ゲート電極９は１表示電極５の間を
７紙面に平行な方向に延在するように形成された図示し
ないバス電極（行電極）が紙面に垂直な方向に延在した
部分である。
体層７が互いに孤立するようにして形成されている。半
導体層７上には、ゲート絶縁層８を介してゲート電極９
が形成されている。ゲート電極９は１表示電極５の間を
７紙面に平行な方向に延在するように形成された図示し
ないバス電極（行電極）が紙面に垂直な方向に延在した
部分である。
また、半導体層７と表示電極５およびバス電極５１の間
には、これらの接触抵抗を小さくするためのオーミック
コンタクト層６が設けられている。
には、これらの接触抵抗を小さくするためのオーミック
コンタクト層６が設けられている。
なお、補助容量用透明電極２は誘電体層４および表示電
極５とともに容量（補助容量）を構成する。この容量は
、上記構造のＴＰＴマトリックスを用いて成る液晶表示
装置等のセル容量を等測的に大きくする。したがって、
前記行電極または列電極を時分割走査したときに、寄生
容量を通じて非選択セルに生じるクロストークの影響が
低減される。また、遮光層３は、基板ｌ側から半導体層
７に外来光が入射すると、オフの状態のＴＰＴに光電流
が流れ、非選択セルか半選択の状態になってしまうのを
防止するだめのものである。したかつて７図示のような
スタガー型ＴＰＴマトリックスにおいては必須であるが
、ゲート電極９が誘電体層４に接して形成され、半導体
層７との上下位置か反転した構造の逆スタガー型ＴＰＴ
マトリックスにおいては必須ではなく、従来は設けられ
ていない。
極５とともに容量（補助容量）を構成する。この容量は
、上記構造のＴＰＴマトリックスを用いて成る液晶表示
装置等のセル容量を等測的に大きくする。したがって、
前記行電極または列電極を時分割走査したときに、寄生
容量を通じて非選択セルに生じるクロストークの影響が
低減される。また、遮光層３は、基板ｌ側から半導体層
７に外来光が入射すると、オフの状態のＴＰＴに光電流
が流れ、非選択セルか半選択の状態になってしまうのを
防止するだめのものである。したかつて７図示のような
スタガー型ＴＰＴマトリックスにおいては必須であるが
、ゲート電極９が誘電体層４に接して形成され、半導体
層７との上下位置か反転した構造の逆スタガー型ＴＰＴ
マトリックスにおいては必須ではなく、従来は設けられ
ていない。
スタガー型ＴＰＴマトリックスの従来の製造においては
、補助容量用透明電極２と遮光層３とは別々のエツチン
グ工程によりパターンニングされていた。すなわち、基
板１上に、補助容量用透明電極２を構成する１例えば酸
化インジウム（ＩＴＯ）から成る薄膜を形成し、これを
フォトリソグラフィによりパターンニングしたのち、基
板１上に９例えばクロム（Ｃｒ）薄膜を堆積し、これを
フォトリソグラフィにより遮光層３にパターンニングす
る。
、補助容量用透明電極２と遮光層３とは別々のエツチン
グ工程によりパターンニングされていた。すなわち、基
板１上に、補助容量用透明電極２を構成する１例えば酸
化インジウム（ＩＴＯ）から成る薄膜を形成し、これを
フォトリソグラフィによりパターンニングしたのち、基
板１上に９例えばクロム（Ｃｒ）薄膜を堆積し、これを
フォトリソグラフィにより遮光層３にパターンニングす
る。
したがって、工程数が多く、その結果、塵埃の付着やパ
ターンの位置ずれによる不良の発生率が高く９歩留りを
低下する主な原因となる問題があった。
ターンの位置ずれによる不良の発生率が高く９歩留りを
低下する主な原因となる問題があった。
また、補助容量用透明電極２は外部回路に接続されるが
、このときの外部回路との間の接続抵抗は、従来のＴＰ
Ｔマトリックスにおいては、ｒＴＯの抵抗によって決っ
てしまうために、接続部分のパターンが狭い場合には、
比較的大きな値となり、 ＴＰＴマトリックスのスイッ
チング速度に影響が生じてくる。これは、スタガー型ま
たは逆スタガー型のいずれにおいても問題となる。
、このときの外部回路との間の接続抵抗は、従来のＴＰ
Ｔマトリックスにおいては、ｒＴＯの抵抗によって決っ
てしまうために、接続部分のパターンが狭い場合には、
比較的大きな値となり、 ＴＰＴマトリックスのスイッ
チング速度に影響が生じてくる。これは、スタガー型ま
たは逆スタガー型のいずれにおいても問題となる。
本発明は、上記スタガー型ＴＰＴマトリックスにおける
遮光膜および補助容量用電極のパターンニングの問題、
さらには、逆スタガー型を含むＴＰＴマトリックスにお
ける補助容量用電極の接続抵抗の問題を解決することを
目的とする。
遮光膜および補助容量用電極のパターンニングの問題、
さらには、逆スタガー型を含むＴＰＴマトリックスにお
ける補助容量用電極の接続抵抗の問題を解決することを
目的とする。
上記目的は、基板と、該基板上にマトリックス状に配列
された孤立した複数の表示電極と、該表示電極の間を第
１の方向に延在するように該基板上に形成された第１の
バス電極と、該表示電極の間を前記第１の方向と交差す
る第２の方向に延在し且つ該第１のバス電極と電気的に
分離されるようにして該基板上に形成された第２のバス
電極と。
された孤立した複数の表示電極と、該表示電極の間を第
１の方向に延在するように該基板上に形成された第１の
バス電極と、該表示電極の間を前記第１の方向と交差す
る第２の方向に延在し且つ該第１のバス電極と電気的に
分離されるようにして該基板上に形成された第２のバス
電極と。
該第１のバス電極とこれに隣接する該表示電極とを接続
するようにして該基板上に形成された半導体層を能動層
として有し且つ該第２のバス電極から該半導体層上にゲ
ート絶縁層を介して延在する部分をゲート電極として有
する複数の絶縁ゲート型の薄膜トランジスタとから成る
薄膜トランジスタマトリックスの製造において、該基板
上にあらかじめ導電層と遮光膜とを順次形成する工程と
。
するようにして該基板上に形成された半導体層を能動層
として有し且つ該第２のバス電極から該半導体層上にゲ
ート絶縁層を介して延在する部分をゲート電極として有
する複数の絶縁ゲート型の薄膜トランジスタとから成る
薄膜トランジスタマトリックスの製造において、該基板
上にあらかじめ導電層と遮光膜とを順次形成する工程と
。
該遮光膜上にレジスト層を形成する工程と、少なくとも
前記表示電極が形成される領域における該レジスト層を
、該遮光層を等方性のエツチング剤によりエツチングし
たときに生じるサイドエツチング量の２倍以下の幅を有
する格子状にパターンニングする工程と、前記パターン
ニングされたレジスト層から表出する該遮光層および該
導電層を順次エツチングしたのち、前記表示電極が形成
される領域における該遮光層がちょうど除去されるまで
該レジスト層をマスクとして該遮光層を該等方性のエツ
チング剤により選択的にエツチングする工程とを含み９
次いで該レジスト層を除去したのち該基板上に誘電体層
を形成し、該誘電体層上に前記表示電極と第１および第
２のバス電極と半導体層を形成することを特徴とする本
発明に係る薄膜トランジスタマトリックスの製造方法、
または、上記の方法によって製造された薄膜トランジス
タマトリックスを有する前記基板と、透明電極が形成さ
れた一表面を有し且つ該透明電極が前記表示電極と所定
間隙を以て対向するように該基板と相対的に配置された
透明基板と、該表示電極と透明電極間に充填され且つ該
表示電極と透明電極間に印加された電圧によってその光
学的性質を変化する電気光学物質から成る層とを備えた
ことを特徴とする本発明に係る表示装置、または、前記
基板に形成された導電層は前記表示電極および誘電体層
とともに前記電気光学物質層に並列に接続される補助容
量を構成することを特徴とする本発明に係る表示装置の
いずれかによって達成される。
前記表示電極が形成される領域における該レジスト層を
、該遮光層を等方性のエツチング剤によりエツチングし
たときに生じるサイドエツチング量の２倍以下の幅を有
する格子状にパターンニングする工程と、前記パターン
ニングされたレジスト層から表出する該遮光層および該
導電層を順次エツチングしたのち、前記表示電極が形成
される領域における該遮光層がちょうど除去されるまで
該レジスト層をマスクとして該遮光層を該等方性のエツ
チング剤により選択的にエツチングする工程とを含み９
次いで該レジスト層を除去したのち該基板上に誘電体層
を形成し、該誘電体層上に前記表示電極と第１および第
２のバス電極と半導体層を形成することを特徴とする本
発明に係る薄膜トランジスタマトリックスの製造方法、
または、上記の方法によって製造された薄膜トランジス
タマトリックスを有する前記基板と、透明電極が形成さ
れた一表面を有し且つ該透明電極が前記表示電極と所定
間隙を以て対向するように該基板と相対的に配置された
透明基板と、該表示電極と透明電極間に充填され且つ該
表示電極と透明電極間に印加された電圧によってその光
学的性質を変化する電気光学物質から成る層とを備えた
ことを特徴とする本発明に係る表示装置、または、前記
基板に形成された導電層は前記表示電極および誘電体層
とともに前記電気光学物質層に並列に接続される補助容
量を構成することを特徴とする本発明に係る表示装置の
いずれかによって達成される。
第１図は本発明の原理説明図であって９便宜」ニスタガ
−型ＴＰＴマトリックスの構造にもとづいている。同図
（ａ）〜（Ｃ）は断面図、同図（ｄ）は同図（ａ）に対
応する平面図である。まず、同図（ａ）に示すように。
−型ＴＰＴマトリックスの構造にもとづいている。同図
（ａ）〜（Ｃ）は断面図、同図（ｄ）は同図（ａ）に対
応する平面図である。まず、同図（ａ）に示すように。
被エツチング層２０と３０が積層された基板１上に。
レジスト層４０を形成する。レジスト層４０は、同図（
ａ）と（ｄ）に示すように、基板１表面に画定された第
１の領域においては１幅Ｗを有する格子状にバターンニ
ングされており、第２の領域においては。
ａ）と（ｄ）に示すように、基板１表面に画定された第
１の領域においては１幅Ｗを有する格子状にバターンニ
ングされており、第２の領域においては。
上記幅より充分大きな寸法を有する所望の形状にパター
ンニングされている。
ンニングされている。
上記のようにパターンニングされたレジスト層４０をマ
スクとして被エツチング層２０および３０を順次エツチ
ングする。その結果、第１の領域には。
スクとして被エツチング層２０および３０を順次エツチ
ングする。その結果、第１の領域には。
同図（ｂ）に示すように、上記格子状の被エツチング層
２０および３０か残る。上記エツチングは、異カ性のエ
ツチング剤を用いて行うのか望ましい。
２０および３０か残る。上記エツチングは、異カ性のエ
ツチング剤を用いて行うのか望ましい。
次いて１等方性のエツチング剤を用いて被エツチング層
３０を選択的にエツチングすると、レジスト層４０下の
被エツチング層３０かサイドエツチングされる。前記第
１の領域におけるレジスト層４０の格子の幅Ｗの値か、
サイドエツチング量（Ｓ）の２倍以下であると、前記第
１の領域における被エツチング層３０は２両側からのサ
イドエツチングによって、同図（Ｃ）に示すように、レ
ジスト層４０下の部分か消失する。
３０を選択的にエツチングすると、レジスト層４０下の
被エツチング層３０かサイドエツチングされる。前記第
１の領域におけるレジスト層４０の格子の幅Ｗの値か、
サイドエツチング量（Ｓ）の２倍以下であると、前記第
１の領域における被エツチング層３０は２両側からのサ
イドエツチングによって、同図（Ｃ）に示すように、レ
ジスト層４０下の部分か消失する。
上記のようにして、同一のレジスト層４０をマスクとし
て、第１の領域には、被エツチング層２０の格子状パタ
ーンのみを残し、一方、第２の領域には、被エツチング
層３０から成る所望のパターンを形成できる。
て、第１の領域には、被エツチング層２０の格子状パタ
ーンのみを残し、一方、第２の領域には、被エツチング
層３０から成る所望のパターンを形成できる。
なお、上記における格子は、互いに平行かまたは交差す
るかのいずれのパターンであってもよい。
るかのいずれのパターンであってもよい。
ただし、平行な場合には９例えば基板１の表面または基
板ｌの外部において、これら格子を相互接続することが
必要である。
板ｌの外部において、これら格子を相互接続することが
必要である。
以下本発明によるＴＰＴトランジスタマトリックスの製
造工程の実施例を第２図を参照して説明する。同図にお
ける（ａ工）〜（ｄｌ）は要部断面図、（ａ２）〜（ｄ
２）は対応する平面図であり、既掲の図面におけるのと
同じ部分には同一符号を付しである。
造工程の実施例を第２図を参照して説明する。同図にお
ける（ａ工）〜（ｄｌ）は要部断面図、（ａ２）〜（ｄ
２）は対応する平面図であり、既掲の図面におけるのと
同じ部分には同一符号を付しである。
同図（ａ＋）に示すように９例えばガラスのような透明
絶縁性の基板１表面全体に、 ＩＴＯから成る厚さ約４
００人の透明導電層と厚さ約６００人のクロム（Ｃｒ）
層を、スパッタリング法により連続して堆積する。そし
て、第１図を参照して説明した方法を用いて、これらの
透明導電層およびＣｒ層をエツチングし、少なくとも前
記表示電極５を形成する領域には格子状パターンから成
る補助容量用透明電極２のみを残し、一方、 ＴＰＴの
能動層を構成する前記半導体層７が形成される領域には
、上記Ｃｒ層から成る遮光層３を形成する。
絶縁性の基板１表面全体に、 ＩＴＯから成る厚さ約４
００人の透明導電層と厚さ約６００人のクロム（Ｃｒ）
層を、スパッタリング法により連続して堆積する。そし
て、第１図を参照して説明した方法を用いて、これらの
透明導電層およびＣｒ層をエツチングし、少なくとも前
記表示電極５を形成する領域には格子状パターンから成
る補助容量用透明電極２のみを残し、一方、 ＴＰＴの
能動層を構成する前記半導体層７が形成される領域には
、上記Ｃｒ層から成る遮光層３を形成する。
上記における格子の幅Ｗは５μｍ程度とする。
したかって、前記半導体層７形成領域におけるＣｒ層に
は、少なくとも２．５μｍ程度のサイドエツチングが生
じるので、所定寸法の遮光層３を形成するためには、こ
の領域をマスクするレジスト層パターンは、このサイド
エツチング量を見込んであらかじめ大きくしておく必要
かあることは言うまでもない。
は、少なくとも２．５μｍ程度のサイドエツチングが生
じるので、所定寸法の遮光層３を形成するためには、こ
の領域をマスクするレジスト層パターンは、このサイド
エツチング量を見込んであらかじめ大きくしておく必要
かあることは言うまでもない。
なお、上記において、 Ｃｒ層のエツチングは硝酸ニア
ンモニウムセリウムと過塩素酸の混合液を用い、ＩＴＯ
から成る透明導電層のエツチングは、塩酸系のエツチン
グ液を用いて行えばよい。これらは。
ンモニウムセリウムと過塩素酸の混合液を用い、ＩＴＯ
から成る透明導電層のエツチングは、塩酸系のエツチン
グ液を用いて行えばよい。これらは。
ＣｒとＩＴＯの組合せにおいて選択性を有するエツチン
グ液である。上記エツチング後に、遮光層３の下に前記
透明導電層が残るか差支えない。
グ液である。上記エツチング後に、遮光層３の下に前記
透明導電層が残るか差支えない。
なお、スタガー型ＴＰＴマトリックスにおいては。
半導体層７を形成する領域に遮光層３が形成されており
、かつ１表示電極５を形成する領域から遮光層３が除去
されていることが要件であり、また。
、かつ１表示電極５を形成する領域から遮光層３が除去
されていることが要件であり、また。
逆スタガー型ＴＰＴマトリックスにおいては９表示電極
５を形成する領域から遮光層３か除去されていることの
みか要件である。したかって、同図（ａ２）に示すよう
に、半導体層７を形成する以外のすへての領域に、前記
透明導電層または補助容量用透明電極２と同じ格子状の
透明電極を残しても差支えない。また９表示電極５を形
成する点線で囲んだ領域以外の領域のすべてに遮光層３
と同じＣｒ層を残しても差支えない。これらは、レジス
トマスクに対する格子状パターンの配置によって任意に
できる。
５を形成する領域から遮光層３か除去されていることの
みか要件である。したかって、同図（ａ２）に示すよう
に、半導体層７を形成する以外のすへての領域に、前記
透明導電層または補助容量用透明電極２と同じ格子状の
透明電極を残しても差支えない。また９表示電極５を形
成する点線で囲んだ領域以外の領域のすべてに遮光層３
と同じＣｒ層を残しても差支えない。これらは、レジス
トマスクに対する格子状パターンの配置によって任意に
できる。
第４図は、遮光層３を構成するＣｒ層を２表示電極５の
間を走る格子状にパターンニングして残した実施例を示
す。このようにＣｒ層を残すことは。
間を走る格子状にパターンニングして残した実施例を示
す。このようにＣｒ層を残すことは。
補助容量用透明電極２と外部回路との間の接続抵抗を低
減する上で、スタガー型および逆スタガー型のいずれの
ＴＰＴマトリックスに対しても存効である。
減する上で、スタガー型および逆スタガー型のいずれの
ＴＰＴマトリックスに対しても存効である。
上記ののち、基板１表面全体に９例えばプラズマＣＶＤ
（化学気相成長）法を用いて、 ＳｉＯ□から成る厚さ
約３０００人の誘電体層４を堆積する。
（化学気相成長）法を用いて、 ＳｉＯ□から成る厚さ
約３０００人の誘電体層４を堆積する。
ここで、スタガー型ＴＰＴの場合には、誘電体層４上に
、ＩＴＯから成る厚さ約４００人の透明導電層５゜およ
び厚さ約３００人の高濃度のｎ型アモルファスシリコン
（ｎ＋〜α−３ｉ）層６０を堆積する。ＩＴＯ透明導電
層５０は９例えばスパッタリング法により、４〜α−３
ｉ層６０は９例えばプラズマＣＶＤ法により形成する。
、ＩＴＯから成る厚さ約４００人の透明導電層５゜およ
び厚さ約３００人の高濃度のｎ型アモルファスシリコン
（ｎ＋〜α−３ｉ）層６０を堆積する。ＩＴＯ透明導電
層５０は９例えばスパッタリング法により、４〜α−３
ｉ層６０は９例えばプラズマＣＶＤ法により形成する。
次いでｎ＋−α−Ｓｉ層６０と透明導電層５ｏをフォト
リングラフ工程により順次パターンニングし。
リングラフ工程により順次パターンニングし。
同図（ｂｌ）および（ｂ２）に示すように、前記透明導
電層５０から成る表示電極５およびバス電極５Ｉを形成
する。上記において、ｎ″−α−Ｓｉ層６ｏのパターン
ニングはＣＦ４系のガスを用いるドライエツチングによ
り、また、透明導電層５０のパターンニングは塩酸系の
エツチング液により行えば、Ｓ１０□から成る誘電体層
４と選択的に実施可能できる。なお。
電層５０から成る表示電極５およびバス電極５Ｉを形成
する。上記において、ｎ″−α−Ｓｉ層６ｏのパターン
ニングはＣＦ４系のガスを用いるドライエツチングによ
り、また、透明導電層５０のパターンニングは塩酸系の
エツチング液により行えば、Ｓ１０□から成る誘電体層
４と選択的に実施可能できる。なお。
バス電極５１は、マトリックス状に配列された表示電極
５の間を１例えば列方向に延在する。また。
５の間を１例えば列方向に延在する。また。
ｎ“−α−Ｓｉ層６０は、後述する工程においてさらに
パターンニングされ、オーミックコンタクト層６となる
。
パターンニングされ、オーミックコンタクト層６となる
。
次いで、基板１全面に２例えばプラズマＣＶＤ法により
、厚さ約５００人のα−３ｉ層、および、Ｓｉ３Ｎ４等
から成る厚さ約３０００人の絶縁層を順次堆積する。
、厚さ約５００人のα−３ｉ層、および、Ｓｉ３Ｎ４等
から成る厚さ約３０００人の絶縁層を順次堆積する。
そして、フォトリソグラフ工程によりこれらをパターン
ニングして、同図（ｃｌ）および（ｃ２）に示すように
、 ＴＰＴの能動層となる半導体層７とゲート絶縁層８
を形成する。同時に、前記ｎ＋−α−３ｉ層６０がパタ
ーンニングされてオーミックコンタクト層６が形成され
、また、オーミックコンタクト層６の直下以外の領域に
おける表示電極５およびバス電極５１が表出する。上記
における絶縁層とα−３ｉ層およびｎｌ−α−３ｉ層６
０のパターンニングはＣＦ４系のガスを用いるドライエ
ツチングにより行えば、ＩＴＯから成る表示電極５およ
びバス電極５】、ならびに、 ５ｉ０２から成る誘電体
層４と選択的に実施可能である。
ニングして、同図（ｃｌ）および（ｃ２）に示すように
、 ＴＰＴの能動層となる半導体層７とゲート絶縁層８
を形成する。同時に、前記ｎ＋−α−３ｉ層６０がパタ
ーンニングされてオーミックコンタクト層６が形成され
、また、オーミックコンタクト層６の直下以外の領域に
おける表示電極５およびバス電極５１が表出する。上記
における絶縁層とα−３ｉ層およびｎｌ−α−３ｉ層６
０のパターンニングはＣＦ４系のガスを用いるドライエ
ツチングにより行えば、ＩＴＯから成る表示電極５およ
びバス電極５】、ならびに、 ５ｉ０２から成る誘電体
層４と選択的に実施可能である。
なお、ゲート絶縁層８を構成する前記絶縁層は。
後述するバス電極１０が前記バス電極５１と交差する領
域を覆うようにパターンニングされる。図には。
域を覆うようにパターンニングされる。図には。
ゲート絶縁層８がこのような交差領域を覆う部分と一体
にパターンニングされた場合の例が示されている。
にパターンニングされた場合の例が示されている。
上記ののち、基板Ｉ全面に９例えば真空蒸着法を用いて
、厚さ約１０００人のＡ１層を堆積し、これをフォトリ
ソグラフ工程によってパターンニングして、同図（ｄｌ
）および（ｄ２）に示すように、ゲート絶縁層８上のゲ
ート電極９を延在部分として有するバス電極１０を形成
し９本発明に係るＴＰＴマトリックスが完成する。なお
、上記ゲート電極９およびバス電極１０のパターンニン
グは、燐酸系のエツチング剤を用いて行えばよい。
、厚さ約１０００人のＡ１層を堆積し、これをフォトリ
ソグラフ工程によってパターンニングして、同図（ｄｌ
）および（ｄ２）に示すように、ゲート絶縁層８上のゲ
ート電極９を延在部分として有するバス電極１０を形成
し９本発明に係るＴＰＴマトリックスが完成する。なお
、上記ゲート電極９およびバス電極１０のパターンニン
グは、燐酸系のエツチング剤を用いて行えばよい。
逆スタガー型ＴＰＴについては詳細を省略するが。
要するに、ゲート電極９を延在部分として有するバス電
極１０を誘電体層４上に最初に形成し９次いでゲート絶
縁層８を全面に形成したのち、半導体層７とオーミック
コンタクト層６と表示電極５およびバス電極５１を形成
する順序となる。
極１０を誘電体層４上に最初に形成し９次いでゲート絶
縁層８を全面に形成したのち、半導体層７とオーミック
コンタクト層６と表示電極５およびバス電極５１を形成
する順序となる。
第３図は、上記スタガー型ＴＰＴマトリックスを用いて
成る液晶表示装置の要部断面図であって。
成る液晶表示装置の要部断面図であって。
例えばｒＴＯから成る透明電極１２か形成されたガラス
等から成る透明絶縁性基板１３か、透明電極１２を基板
ｌ側に向けて、透明電極１２と基板１上の表示電極５と
の間を所定の間隙を維持するようにして固定され、この
間隙に液晶１５が充填されている。
等から成る透明絶縁性基板１３か、透明電極１２を基板
ｌ側に向けて、透明電極１２と基板１上の表示電極５と
の間を所定の間隙を維持するようにして固定され、この
間隙に液晶１５が充填されている。
透明電極１２を９例えば接地電源に接続しておき。
バス電極５１に所定のパルス電圧を時分割で印加し。
この間に、当該バス電極５１に接続されたＴＰＴのうち
選択されたＴＰＴのゲート電極９（前記バス電極１０）
に電圧を印加して、このＴＰＴをオン状態にすると９表
示電極５と透明電極１２間の液晶１５の光学的性質が変
化する。このようにして、各々の表示電極５に対応する
液晶１５に明暗または色の変化が与えられ、これらの液
晶１５を画素とする画像表示が行われる。
選択されたＴＰＴのゲート電極９（前記バス電極１０）
に電圧を印加して、このＴＰＴをオン状態にすると９表
示電極５と透明電極１２間の液晶１５の光学的性質が変
化する。このようにして、各々の表示電極５に対応する
液晶１５に明暗または色の変化が与えられ、これらの液
晶１５を画素とする画像表示が行われる。
通常、補助容量用透明電極２も接地電源に接続される。
したがって、補助容量用透明電極２−表示電極５間の容
量（補助容量）は７表示電極５−透明電極１２間の容量
と並列に接続された状態となる。ＴＰＴがオフ状態のと
きには９表示電極５は回路的に浮遊状態にあるため、他
の画素に対する書込み情報か、寄生容量を通じてクロス
トークしやすい。そ２二で、前記補助容量を寄生容量に
比へて充分大きくしておけば、前記寄生容量によるクロ
ストークを低減することかできる。
量（補助容量）は７表示電極５−透明電極１２間の容量
と並列に接続された状態となる。ＴＰＴがオフ状態のと
きには９表示電極５は回路的に浮遊状態にあるため、他
の画素に対する書込み情報か、寄生容量を通じてクロス
トークしやすい。そ２二で、前記補助容量を寄生容量に
比へて充分大きくしておけば、前記寄生容量によるクロ
ストークを低減することかできる。
なお１本発明によるスタガー型または逆スタガー型のＴ
ＰＴマトリックスの適用範囲は、液晶表示装置に限定さ
れないことは言うまでもない。
ＰＴマトリックスの適用範囲は、液晶表示装置に限定さ
れないことは言うまでもない。
本発明によれば、スタガー型ＴＰＴマトリックスにおけ
る遮光層と補助容量用透明電極とを、同一のレジストマ
スクを用いるエツチングによりパターンニング可能とな
り、その結果、該ＴＦＴマトリックスの製造工数を低減
するとともに製造歩留りを向上可能とする効果がある。
る遮光層と補助容量用透明電極とを、同一のレジストマ
スクを用いるエツチングによりパターンニング可能とな
り、その結果、該ＴＦＴマトリックスの製造工数を低減
するとともに製造歩留りを向上可能とする効果がある。
また、スタガー型および逆スタガー型ＴＰＴマトリック
スにおける補助容量用透明電極の外部接続抵抗を低減可
能とし。
スにおける補助容量用透明電極の外部接続抵抗を低減可
能とし。
ＴＰＴマトリックスの動作速度によるパターン設計上の
制約を緩和する効果がある。
制約を緩和する効果がある。
第１図は本発明の原理説明図。
第２図は本発明のスタガー型ＴＰＴマトリックスの製造
工程の実施例説明図。 第３図は本発明のスタガー型ＴＰＴマトリックスを用い
て成る液晶表示装置 第４図は本発明の別の実施例説明図。 第５図は従来のスタガー型ＴＰＴマトリックスの構造説
明図 である。 図において。 １は基板、 ２は補助容量用透明電極。 ３は遮光層、 ４は誘電体層、 ５は表示電極。 ６はオーミックコンタクト層、 ７は半導体層３８は
ゲート絶縁層、 ９はゲート電極。 １０と５１はバス電極、１２は透明電極。 １３は透明絶縁性基板７１５は液晶。 ２０と３０は被エツチング層、４０はレジスト層。 ５０は透明導電層、６０はｎ＋〜α−３ｉ層である。 木絶岨の歴捏貌９８図 ￥Ｊ１１２１ 水幕９月の又タカ゛−幇丁ＦＴマトリ・・ンフ７ス５を
用い１爪う液晶表示λ−夏 ′￥３ ３ 図 」（聚ｎ月の５゛１の１ご施４り１昆免ｎ月じ０￥１
４ 図 尤（バ・ソフ）４ト） 蛸夫のスフカ゛−Ｙ丁Ｆ丁マド〕・ソフ又の椿洗えＤ月
図第 ５（２〕
工程の実施例説明図。 第３図は本発明のスタガー型ＴＰＴマトリックスを用い
て成る液晶表示装置 第４図は本発明の別の実施例説明図。 第５図は従来のスタガー型ＴＰＴマトリックスの構造説
明図 である。 図において。 １は基板、 ２は補助容量用透明電極。 ３は遮光層、 ４は誘電体層、 ５は表示電極。 ６はオーミックコンタクト層、 ７は半導体層３８は
ゲート絶縁層、 ９はゲート電極。 １０と５１はバス電極、１２は透明電極。 １３は透明絶縁性基板７１５は液晶。 ２０と３０は被エツチング層、４０はレジスト層。 ５０は透明導電層、６０はｎ＋〜α−３ｉ層である。 木絶岨の歴捏貌９８図 ￥Ｊ１１２１ 水幕９月の又タカ゛−幇丁ＦＴマトリ・・ンフ７ス５を
用い１爪う液晶表示λ−夏 ′￥３ ３ 図 」（聚ｎ月の５゛１の１ご施４り１昆免ｎ月じ０￥１
４ 図 尤（バ・ソフ）４ト） 蛸夫のスフカ゛−Ｙ丁Ｆ丁マド〕・ソフ又の椿洗えＤ月
図第 ５（２〕
Claims (3)
- （１）基板と、 該基板上にマトリックス状に配列された孤立した複数の
表示電極と、 該表示電極の間を第１の方向に延在するように該基板上
に形成された第１のバス電極と、該表示電極の間を前記
第１の方向と交差する第２の方向に延在し且つ該第１の
バス電極と電気的に分離されるようにして該基板上に形
成された第２のバス電極と、 該第１のバス電極とこれに隣接する該表示電極とを接続
するようにして該基板上に形成された半導体層を能動層
として有し且つ該第２のバス電極から該半導体層上にゲ
ート絶縁層を介して延在する部分をゲート電極として有
する複数の絶縁ゲート型の薄膜トランジスタとから成る
薄膜トランジスタマトリックスの製造において、 該基板上にあらかじめ導電層と遮光膜とを順次形成する
工程と、 該遮光膜上にレジスト層を形成する工程と、少なくとも
前記表示電極が形成される領域における該レジスト層を
、該遮光層を等方性のエッチング剤によりエッチングし
たときに生じるサイドエッチング量の２倍以下の幅を有
する格子状にパターンニングする工程と、 前記パターンニングされたレジスト層から表出する該遮
光層および該導電層を順次エッチングしたのち、前記表
示電極が形成される領域における該遮光層がちょうど除
去されるまで該レジスト層をマスクとして該遮光層を該
等方性のエッチング剤により選択的にエッチングする工
程 とを含み、次いで該レジスト層を除去したのち該基板上
に誘電体層を形成し、該誘電体層上に前記表示電極と第
１および第２のバス電極と半導体層を形成することを特
徴とする薄膜トランジスタマトリックスの製造方法。 - （２）請求項１記載の方法によって製造された薄膜トラ
ンジスタマトリックスを有する前記基板と、透明電極が
形成された一表面を有し且つ該透明電極が前記表示電極
と所定間隙を以て対向するように該基板と相対的に配置
された透明基板と、該表示電極と透明電極間に充填され
且つ該表示電極と透明電極間に印加された電圧によって
その光学的性質を変化する電気光学物質から成る層とを
備えたことを特徴とする表示装置。 - （３）前記基板に形成された導電層は前記表示電極およ
び誘電体層とともに前記電気光学物質層に並列に接続さ
れる補助容量を構成することを特徴とする請求項２記載
の表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28164290A JP2893924B2 (ja) | 1990-10-19 | 1990-10-19 | 薄膜トランジスタマトリックスの製造方法および表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28164290A JP2893924B2 (ja) | 1990-10-19 | 1990-10-19 | 薄膜トランジスタマトリックスの製造方法および表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04156511A true JPH04156511A (ja) | 1992-05-29 |
| JP2893924B2 JP2893924B2 (ja) | 1999-05-24 |
Family
ID=17641952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28164290A Expired - Lifetime JP2893924B2 (ja) | 1990-10-19 | 1990-10-19 | 薄膜トランジスタマトリックスの製造方法および表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2893924B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005167265A (ja) * | 2004-12-20 | 2005-06-23 | Toshiba Corp | アレイ基板の製造方法、アレイ基板、および液晶表示装置 |
| US7354861B1 (en) | 1998-12-03 | 2008-04-08 | Kabushiki Kaisha Toshiba | Polishing method and polishing liquid |
| JP2011064805A (ja) * | 2009-09-15 | 2011-03-31 | Toshiba Mobile Display Co Ltd | 液晶表示装置 |
-
1990
- 1990-10-19 JP JP28164290A patent/JP2893924B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7354861B1 (en) | 1998-12-03 | 2008-04-08 | Kabushiki Kaisha Toshiba | Polishing method and polishing liquid |
| JP2005167265A (ja) * | 2004-12-20 | 2005-06-23 | Toshiba Corp | アレイ基板の製造方法、アレイ基板、および液晶表示装置 |
| JP2011064805A (ja) * | 2009-09-15 | 2011-03-31 | Toshiba Mobile Display Co Ltd | 液晶表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2893924B2 (ja) | 1999-05-24 |
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