JPH07119915B2 - 薄膜電界効果型トランジスタ素子アレイ - Google Patents
薄膜電界効果型トランジスタ素子アレイInfo
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- JPH07119915B2 JPH07119915B2 JP1913989A JP1913989A JPH07119915B2 JP H07119915 B2 JPH07119915 B2 JP H07119915B2 JP 1913989 A JP1913989 A JP 1913989A JP 1913989 A JP1913989 A JP 1913989A JP H07119915 B2 JPH07119915 B2 JP H07119915B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、特にアクティブマトリックス型液晶ディスプ
レイに用いる薄膜電界効果型トランジスタ素子アレイに
関するものである。
レイに用いる薄膜電界効果型トランジスタ素子アレイに
関するものである。
携帯型コンピュータや壁掛けテレビ用のフラットパネル
ディスプレイとして液晶ディスプレイが注目されてい
る。その中でもガラス基板上にアレイ化した薄膜電界効
果型トランジスタを形成し、各画素のスイッチとして用
いたアクティブマトリックス方式はフルカラー表示が可
能であることからテレビなどへの応用が期待され、各機
関で活発に開発が行なわれている。このアクティブマト
リックス型液晶ディスプレイの実用化のためには低コス
ト化が重要な課題であり、その対策として構造及び製造
プロセスの簡略化がある。薄膜電界効果型トランジスタ
のゲート電極をソースドレイン電極よりもガラス基板側
に形成する逆スタガード構造においては、従来の技術と
しては、３枚のマスクを用いた製造方法がある（例え
ば、特開昭62−286271）。
ディスプレイとして液晶ディスプレイが注目されてい
る。その中でもガラス基板上にアレイ化した薄膜電界効
果型トランジスタを形成し、各画素のスイッチとして用
いたアクティブマトリックス方式はフルカラー表示が可
能であることからテレビなどへの応用が期待され、各機
関で活発に開発が行なわれている。このアクティブマト
リックス型液晶ディスプレイの実用化のためには低コス
ト化が重要な課題であり、その対策として構造及び製造
プロセスの簡略化がある。薄膜電界効果型トランジスタ
のゲート電極をソースドレイン電極よりもガラス基板側
に形成する逆スタガード構造においては、従来の技術と
しては、３枚のマスクを用いた製造方法がある（例え
ば、特開昭62−286271）。
第３図（ａ）ないし（ｇ）は従来の方法を基本にした薄
膜電界効果型トランジスタ素子アレイを形成する一工程
図であり、（ａ）、（ｃ）、（ｅ）、は上部から見た平
面図であり、（ｂ）、（ｄ）、（ｆ）、（ｇ）はそれぞ
れ（ａ）、（ｃ）、（ｅ）におけるＡ−Ａ′、Ｂ−
Ｂ′、Ｃ−Ｃ′、Ｄ−Ｄ′部分の断面図である。第３図
において、１は透光性絶縁基板であるガラス基板であ
り、2a及び6aはそれぞれクロム（Cr）ゲート電極及びク
ロム画素電極である。また2b及び6bは透明導電膜から構
成される透明ゲート電極及び透明画素電極である。また
７は窒化シリコン（SiNX）、８は水素化アモルファスシ
リコン（ａ−Si:H）、９は燐をドープしたｎ型水素化ア
モルファスシリコン（n+−ａ−Si:H）、である。さらに
４はドレイン電極、5aはクロムドレインバスラインであ
り、同一の工程で形成され一体化されている。薄膜電界
効果型トランジスタ10のチャネル部をはさんでドレイン
電極４の反対側に配置されたソース電極14はクロム画素
電極6aを介して透明画素電極6bに接続されている。
膜電界効果型トランジスタ素子アレイを形成する一工程
図であり、（ａ）、（ｃ）、（ｅ）、は上部から見た平
面図であり、（ｂ）、（ｄ）、（ｆ）、（ｇ）はそれぞ
れ（ａ）、（ｃ）、（ｅ）におけるＡ−Ａ′、Ｂ−
Ｂ′、Ｃ−Ｃ′、Ｄ−Ｄ′部分の断面図である。第３図
において、１は透光性絶縁基板であるガラス基板であ
り、2a及び6aはそれぞれクロム（Cr）ゲート電極及びク
ロム画素電極である。また2b及び6bは透明導電膜から構
成される透明ゲート電極及び透明画素電極である。また
７は窒化シリコン（SiNX）、８は水素化アモルファスシ
リコン（ａ−Si:H）、９は燐をドープしたｎ型水素化ア
モルファスシリコン（n+−ａ−Si:H）、である。さらに
４はドレイン電極、5aはクロムドレインバスラインであ
り、同一の工程で形成され一体化されている。薄膜電界
効果型トランジスタ10のチャネル部をはさんでドレイン
電極４の反対側に配置されたソース電極14はクロム画素
電極6aを介して透明画素電極6bに接続されている。
ゲート電極及びドレイン電極としてクロム、ゲート絶縁
膜としてSiNX、半導体膜としてａ−Si:H、ｎ型半導体膜
として燐をドープしたn+−ａ−Si:H、透明導電膜として
インジウム、錫の酸化物（Indium Tin Oxide:ITO）を使
用して、従来の薄膜電界効果型トランジスタアレイを作
製する工程を第３図を用いて説明する。まず、ガラス基
板１上にITO及び第１の金属としれクロムを積層し、第
１のマスクパターンを用いてフォトリソグラフィ法によ
りクロムゲート電極2a、クロム画素電極6a、透明ゲート
電極2b及び透明画素電極6bを形成する（第３図（ａ）、
（ｂ））。次にSiNX7、ａ−Si:H8、n+−ａ−Si:H9を順
次積層し、第２のマスクを用いてフォトリソグラフィ法
により薄膜電界効果型トランジスタ10及びクロムドレイ
ンバスライン5aの付近の積層膜を残して、それ以外の部
分のSiNX7、ａ−Si:H8、n+−ａ−Si:H9を除去する（第
３図（ｃ）、（ｄ））。そして、さらに第２の金属とし
てクロムを成膜した後、第３のマスクを用いてフォトリ
ソグラフィ法により、第２のクロムのエッチングを行な
い、クロムドレインバスライン5a、ドレイン電極４、ソ
ース電極14を形成し、さらにエッチングを進めて透明画
素電極6b上の第１のクロムからなるクロム画素電極6aを
除去する。このとき同時に、薄膜トランジスタ10及びク
ロムドレインバスライン5aとの交差部以外の、透明ゲー
ト電極6bの上の第１のクロムからなるクロムゲート電極
も除去される。そして、同一のレジストパターンを使用
してn+−ａ−Si:H9をエッチングすることにより、ドレ
イン電極４とソース電極14間のｎ型アモルファスシリコ
ンを除去し、薄膜電界効果型トランジスタ10のチャネル
部を形成する（第３図（ｅ）、（ｆ））。この場合に
は、ゲートバスライン３は薄膜トランジスタ10及びドレ
インバスライン５との交差部では第１のクロムとITOの
積層構造であるが、それ以外の部分ではITOのみから構
成される（第３図（ｇ））。
膜としてSiNX、半導体膜としてａ−Si:H、ｎ型半導体膜
として燐をドープしたn+−ａ−Si:H、透明導電膜として
インジウム、錫の酸化物（Indium Tin Oxide:ITO）を使
用して、従来の薄膜電界効果型トランジスタアレイを作
製する工程を第３図を用いて説明する。まず、ガラス基
板１上にITO及び第１の金属としれクロムを積層し、第
１のマスクパターンを用いてフォトリソグラフィ法によ
りクロムゲート電極2a、クロム画素電極6a、透明ゲート
電極2b及び透明画素電極6bを形成する（第３図（ａ）、
（ｂ））。次にSiNX7、ａ−Si:H8、n+−ａ−Si:H9を順
次積層し、第２のマスクを用いてフォトリソグラフィ法
により薄膜電界効果型トランジスタ10及びクロムドレイ
ンバスライン5aの付近の積層膜を残して、それ以外の部
分のSiNX7、ａ−Si:H8、n+−ａ−Si:H9を除去する（第
３図（ｃ）、（ｄ））。そして、さらに第２の金属とし
てクロムを成膜した後、第３のマスクを用いてフォトリ
ソグラフィ法により、第２のクロムのエッチングを行な
い、クロムドレインバスライン5a、ドレイン電極４、ソ
ース電極14を形成し、さらにエッチングを進めて透明画
素電極6b上の第１のクロムからなるクロム画素電極6aを
除去する。このとき同時に、薄膜トランジスタ10及びク
ロムドレインバスライン5aとの交差部以外の、透明ゲー
ト電極6bの上の第１のクロムからなるクロムゲート電極
も除去される。そして、同一のレジストパターンを使用
してn+−ａ−Si:H9をエッチングすることにより、ドレ
イン電極４とソース電極14間のｎ型アモルファスシリコ
ンを除去し、薄膜電界効果型トランジスタ10のチャネル
部を形成する（第３図（ｅ）、（ｆ））。この場合に
は、ゲートバスライン３は薄膜トランジスタ10及びドレ
インバスライン５との交差部では第１のクロムとITOの
積層構造であるが、それ以外の部分ではITOのみから構
成される（第３図（ｇ））。
通常、逆スタガード型薄膜トランジスタアレイを作製す
るためには５〜７枚のマスクパターンが必要とされる
が、前述の方法によれば、マスク数３枚で薄膜電界効果
型トランジスタアレイを形成できる。
るためには５〜７枚のマスクパターンが必要とされる
が、前述の方法によれば、マスク数３枚で薄膜電界効果
型トランジスタアレイを形成できる。
さて、ディスプレイの表示サイズの大型化にともない配
線長が増大し、高精細化にともない配線幅は減少する。
したがって、配線抵抗が増加するので、ゲートバスライ
ン及びドレインバスラインに印加された電圧は、配線容
量との作用で伝搬遅延を生ずる。この伝搬遅延によっ
て、各薄膜トランジスタへの電圧の印加が不十分となる
ので、信号電圧の各画素へ書き込みが不十分となり、表
示品質の低下をもたらす。特に、ゲートバスラインの場
合、ディスプレイにおいて横方向に配置されるので配線
長が長く、配線抵抗が高い。さらにドレインバスライン
との交差部における容量や薄膜トランジスタのチャネル
容量など、配線容量が大きいので、伝搬遅延の影響がド
レインバスラインよりも大きい。そして、第３図（ｅ）
の平面図からわかるように、従来の薄膜電界効果型トラ
ンジスタアレイではゲートバスラインの一部は金属と比
較して比抵抗が数十倍から数百倍高い透明導電膜から形
成されているので、配線抵抗は高く、影響はさらに大き
い。また、第３図（ｅ）に示すように、薄膜電界効果型
トランジスタ10付近にはａ−Si:H8層が存在するために
薄膜電界効果型トランジスタ10のチャネル長及びチャネ
ル幅の規定が困難であった。
線長が増大し、高精細化にともない配線幅は減少する。
したがって、配線抵抗が増加するので、ゲートバスライ
ン及びドレインバスラインに印加された電圧は、配線容
量との作用で伝搬遅延を生ずる。この伝搬遅延によっ
て、各薄膜トランジスタへの電圧の印加が不十分となる
ので、信号電圧の各画素へ書き込みが不十分となり、表
示品質の低下をもたらす。特に、ゲートバスラインの場
合、ディスプレイにおいて横方向に配置されるので配線
長が長く、配線抵抗が高い。さらにドレインバスライン
との交差部における容量や薄膜トランジスタのチャネル
容量など、配線容量が大きいので、伝搬遅延の影響がド
レインバスラインよりも大きい。そして、第３図（ｅ）
の平面図からわかるように、従来の薄膜電界効果型トラ
ンジスタアレイではゲートバスラインの一部は金属と比
較して比抵抗が数十倍から数百倍高い透明導電膜から形
成されているので、配線抵抗は高く、影響はさらに大き
い。また、第３図（ｅ）に示すように、薄膜電界効果型
トランジスタ10付近にはａ−Si:H8層が存在するために
薄膜電界効果型トランジスタ10のチャネル長及びチャネ
ル幅の規定が困難であった。
本発明は、マスクパターンを３枚より増加させることな
く、ゲートバスライン全体を金属から形成し、さらに成
膜プロセスを減少させることが可能な薄膜電界効果型ト
ランジスタ素子アレイを提供することを目的としてい
る。
く、ゲートバスライン全体を金属から形成し、さらに成
膜プロセスを減少させることが可能な薄膜電界効果型ト
ランジスタ素子アレイを提供することを目的としてい
る。
本発明は、透光性絶縁基板上にゲートバスラインとドレ
インバスラインとが交差して形成され、その交差部がマ
トリックス状に配置・形成されており、前記ゲートバス
ラインと前記ドレインバスラインとの各交差部付近に薄
膜電界効果型トランジスタが形成され、ゲートバスライ
ンとドレインバスラインとで囲まれた領域に画素電極が
形成され、各々の前記薄膜電界効果型トランジスタのソ
ース電極は画素電極に接続し、ゲート電極はゲートバス
ラインに接続し、ドレイン電極はドレインバスラインに
接続した薄膜電界効果型トランジスタ素子アレイにおい
て、前記絶縁基板上に透明導電膜からなる画素電極、島
状のゲート電極、及び前記ドレインバスラインが形成さ
れ、前記薄膜電界効果型トランジスタ形成部及び前記ゲ
ートバスラインと前記ドレインバスラインとの各交差部
には島状の絶縁層及び半導体層の積層膜が形成され、金
属膜により、前記薄膜電界効果型トランジスタのドレイ
ン、ソース電極、及び前記ゲートバスラインが形成され
ていることを特徴としている。
インバスラインとが交差して形成され、その交差部がマ
トリックス状に配置・形成されており、前記ゲートバス
ラインと前記ドレインバスラインとの各交差部付近に薄
膜電界効果型トランジスタが形成され、ゲートバスライ
ンとドレインバスラインとで囲まれた領域に画素電極が
形成され、各々の前記薄膜電界効果型トランジスタのソ
ース電極は画素電極に接続し、ゲート電極はゲートバス
ラインに接続し、ドレイン電極はドレインバスラインに
接続した薄膜電界効果型トランジスタ素子アレイにおい
て、前記絶縁基板上に透明導電膜からなる画素電極、島
状のゲート電極、及び前記ドレインバスラインが形成さ
れ、前記薄膜電界効果型トランジスタ形成部及び前記ゲ
ートバスラインと前記ドレインバスラインとの各交差部
には島状の絶縁層及び半導体層の積層膜が形成され、金
属膜により、前記薄膜電界効果型トランジスタのドレイ
ン、ソース電極、及び前記ゲートバスラインが形成され
ていることを特徴としている。
本発明の薄膜電界効果型トランジスタ素子アレイによれ
ば、配線抵抗の影響が大きいゲートバスラインの全部分
を金属から構成できる。また、トランジスタのチャネル
長及びチャネル幅の規定が確実である。さらに、従来
は、透明導電膜、第１の金属、ゲート絶縁膜、半導体
膜、ｎ型半導体膜、第２の金属の計６回の成膜が必要で
あったが、本発明の構造によれば、第１の金属の成膜は
必要ないので、製造プロセスが簡略化できる。
ば、配線抵抗の影響が大きいゲートバスラインの全部分
を金属から構成できる。また、トランジスタのチャネル
長及びチャネル幅の規定が確実である。さらに、従来
は、透明導電膜、第１の金属、ゲート絶縁膜、半導体
膜、ｎ型半導体膜、第２の金属の計６回の成膜が必要で
あったが、本発明の構造によれば、第１の金属の成膜は
必要ないので、製造プロセスが簡略化できる。
第１図（ａ）ないし（ｇ）は、本発明による構造を持つ
薄膜電界効果型トランジスタ素子アレイの製造方法の一
実施例を示す工程図であり、（ａ）、（ｃ）、（ｅ）は
上部から見た平面図であり、（ｂ）、（ｄ）、（ｆ）、
（ｇ）はそれぞれ（ａ）、（ｃ）、（ｅ）におけるＡ−
Ａ′、Ｂ−Ｂ′、Ｃ−Ｃ′、Ｄ−Ｄ′部分の断面図であ
る。第１図において、１は透光性絶縁基板であるガラス
基板であり、2b、5b、6bは透明導電膜としてITOを使用
した透明ゲート電極、透明ドレインバスライン及び透明
画素電極である。そして3aは金属としてクロムを使用し
た場合のクロムゲートバスラインである。４及び14はそ
れぞれ同じくクロムから形成された、ドレイン電極、ソ
ース電極である。また７は窒化シリコン（SiNX）、８は
水素化アモルファスシリコン（ａ−Si:H）、９は燐をド
ープしたｎ型水素化アモルファスシリコン（n+−ａ−S
i:H）である。また、10は薄膜電界効果型トランジスタ
である。
薄膜電界効果型トランジスタ素子アレイの製造方法の一
実施例を示す工程図であり、（ａ）、（ｃ）、（ｅ）は
上部から見た平面図であり、（ｂ）、（ｄ）、（ｆ）、
（ｇ）はそれぞれ（ａ）、（ｃ）、（ｅ）におけるＡ−
Ａ′、Ｂ−Ｂ′、Ｃ−Ｃ′、Ｄ−Ｄ′部分の断面図であ
る。第１図において、１は透光性絶縁基板であるガラス
基板であり、2b、5b、6bは透明導電膜としてITOを使用
した透明ゲート電極、透明ドレインバスライン及び透明
画素電極である。そして3aは金属としてクロムを使用し
た場合のクロムゲートバスラインである。４及び14はそ
れぞれ同じくクロムから形成された、ドレイン電極、ソ
ース電極である。また７は窒化シリコン（SiNX）、８は
水素化アモルファスシリコン（ａ−Si:H）、９は燐をド
ープしたｎ型水素化アモルファスシリコン（n+−ａ−S
i:H）である。また、10は薄膜電界効果型トランジスタ
である。
第１図を用いて本発明の構造を持つ薄膜電界効果型トラ
ンジスタ素子アレイの製造方法を説明する。まず、ガラ
ス基板１上にスパッタ法により500ÅのITOを成膜し、第
１のマスクパターンを用いてフォトリソグラフィ法によ
り、透明ゲート電極2b、透明ドレインバスライン5b、透
明画素電極6bを形成する（第１図（ａ）、（ｂ））。具
体的には、第１のマスクパターンをフォトレジストで形
成し、ウェットエッチング法によりフォトレジストに覆
われていない部分のITOを除去する。このITOのエッチン
グは、CCl4を用いたドライエッチング法でもよい。そし
て、エッチング後、フォトレジストを剥離することによ
り第１のマスクパターンを用いたフォトリソグラフィが
終了する。マスクパターンの特徴としては、透明ゲート
電極2bが島状化され、通常はドレインソース電極形成時
に同時に形成される透明ドレインバスライン5bが先に形
成されていることである。次に、プラズマCVD（Chemica
l Vapor Deposition）法により、SiNX7、ａ−Si:H8、n+
−ａ−Si:H9を順次成膜、積層する。SiNX7、ａ−Si:H膜
８、n+−ａ−Si:H9の膜厚はそれぞれ、3000Å、2000
Å、500Åとした。その後、第２のマスクパターンを用
いてフォトリソグラフィ法により、透明ゲート電極2b上
及びクロームゲートバスライン3aと透明ドレインバスラ
イン5bとの交差部にSiNX7、ａ−Si:H8、n+−ａ−Si:H9
の島を形成する（第１図（ｃ）、（ｄ））。具体的に
は、フォトレジストで第２のマスクパターンの形状を形
成する。そして、CF4ガスを用いたドライエッチング法
によりレジストに覆われていない部分のSiNX7、ａ−Si:
H8、n+−ａ−Si:H9を除去し、さらにフォトレジストを
剥離する。その次に、金属としてスパッタ法によりクロ
ムを1000Å成膜した後に第３のマスクパターンを用いて
フォトリソグラフィ法によりクロムゲートバスライン3
a、ドレイン電極４、及びソース電極14を形成し、透明
ゲート電極2b及び透明ドレインバスライン5bをそれぞれ
クロムゲートバスライン3a及びドレイン電極４に接続す
る。具体的にはフォトレジストで第３のマスクパターン
の形状を形成し、ウエットエッチング法によりフォトレ
ジストのない部分のクロムを除去する。そして、同一の
レジストパターンを使用して、n+−ａ−Si:H9をエッチ
ングすることにより、ドレイン電極４とソース電極14間
のn+−ａ−Si:Hを除去し、薄膜電界効果型トランジスタ
10のチャネル部を形成する（第１図（ｅ）、（ｆ）、
（ｇ））。最後にフォトレジストを除去することによ
り、薄膜電界効果型トランジスタ素子アレイが完成す
る。
ンジスタ素子アレイの製造方法を説明する。まず、ガラ
ス基板１上にスパッタ法により500ÅのITOを成膜し、第
１のマスクパターンを用いてフォトリソグラフィ法によ
り、透明ゲート電極2b、透明ドレインバスライン5b、透
明画素電極6bを形成する（第１図（ａ）、（ｂ））。具
体的には、第１のマスクパターンをフォトレジストで形
成し、ウェットエッチング法によりフォトレジストに覆
われていない部分のITOを除去する。このITOのエッチン
グは、CCl4を用いたドライエッチング法でもよい。そし
て、エッチング後、フォトレジストを剥離することによ
り第１のマスクパターンを用いたフォトリソグラフィが
終了する。マスクパターンの特徴としては、透明ゲート
電極2bが島状化され、通常はドレインソース電極形成時
に同時に形成される透明ドレインバスライン5bが先に形
成されていることである。次に、プラズマCVD（Chemica
l Vapor Deposition）法により、SiNX7、ａ−Si:H8、n+
−ａ−Si:H9を順次成膜、積層する。SiNX7、ａ−Si:H膜
８、n+−ａ−Si:H9の膜厚はそれぞれ、3000Å、2000
Å、500Åとした。その後、第２のマスクパターンを用
いてフォトリソグラフィ法により、透明ゲート電極2b上
及びクロームゲートバスライン3aと透明ドレインバスラ
イン5bとの交差部にSiNX7、ａ−Si:H8、n+−ａ−Si:H9
の島を形成する（第１図（ｃ）、（ｄ））。具体的に
は、フォトレジストで第２のマスクパターンの形状を形
成する。そして、CF4ガスを用いたドライエッチング法
によりレジストに覆われていない部分のSiNX7、ａ−Si:
H8、n+−ａ−Si:H9を除去し、さらにフォトレジストを
剥離する。その次に、金属としてスパッタ法によりクロ
ムを1000Å成膜した後に第３のマスクパターンを用いて
フォトリソグラフィ法によりクロムゲートバスライン3
a、ドレイン電極４、及びソース電極14を形成し、透明
ゲート電極2b及び透明ドレインバスライン5bをそれぞれ
クロムゲートバスライン3a及びドレイン電極４に接続す
る。具体的にはフォトレジストで第３のマスクパターン
の形状を形成し、ウエットエッチング法によりフォトレ
ジストのない部分のクロムを除去する。そして、同一の
レジストパターンを使用して、n+−ａ−Si:H9をエッチ
ングすることにより、ドレイン電極４とソース電極14間
のn+−ａ−Si:Hを除去し、薄膜電界効果型トランジスタ
10のチャネル部を形成する（第１図（ｅ）、（ｆ）、
（ｇ））。最後にフォトレジストを除去することによ
り、薄膜電界効果型トランジスタ素子アレイが完成す
る。
以上の製造方法に述べたように、本実施例による薄膜電
界効果型トランジスタアレイは、第１図（ｆ）の平面図
及び（ｇ）の断面図に示すように、ゲートバスライン3a
は全部分をクロムから形成できる。クロムは電気抵抗が
ITOの1/20程度であるので、従来の一部ITOから構成され
ていたドレインバスラインと比較して、１桁程度低い配
線抵抗のゲートバスラインが実現できた。なお、本実施
例の場合にはドレインバスラインがITOから構成される
が、ドレインバスラインにおいてはディスプレイの縦方
向に配置されるのでゲートバスラインより長さが短いこ
と、薄膜電界効果型トランジスタの容量についてはドレ
イン電極側のみ考慮すればよいことから、配線抵抗、配
線容量による信号の伝搬遅延は短い。したがって、信号
電圧の書き込み不足による表示品質の低下をもたらすこ
とのない、より大きなディスプレイが実現できる。
界効果型トランジスタアレイは、第１図（ｆ）の平面図
及び（ｇ）の断面図に示すように、ゲートバスライン3a
は全部分をクロムから形成できる。クロムは電気抵抗が
ITOの1/20程度であるので、従来の一部ITOから構成され
ていたドレインバスラインと比較して、１桁程度低い配
線抵抗のゲートバスラインが実現できた。なお、本実施
例の場合にはドレインバスラインがITOから構成される
が、ドレインバスラインにおいてはディスプレイの縦方
向に配置されるのでゲートバスラインより長さが短いこ
と、薄膜電界効果型トランジスタの容量についてはドレ
イン電極側のみ考慮すればよいことから、配線抵抗、配
線容量による信号の伝搬遅延は短い。したがって、信号
電圧の書き込み不足による表示品質の低下をもたらすこ
とのない、より大きなディスプレイが実現できる。
また、従来は、透明導伝膜、第１の金属、ゲート絶縁
膜、半導体膜、ｎ型半導体膜、第２の金属の計６回の成
膜が必要であったが、本発明の構造を持つ薄膜電界効果
型トランジスタアレイの作製には、ITO膜、SiNX膜、ａ
−Si:H、n+−ａ−Si:H膜、クロム膜と５回しか成膜を行
なわないので、短縮プロセスが可能となる。
膜、半導体膜、ｎ型半導体膜、第２の金属の計６回の成
膜が必要であったが、本発明の構造を持つ薄膜電界効果
型トランジスタアレイの作製には、ITO膜、SiNX膜、ａ
−Si:H、n+−ａ−Si:H膜、クロム膜と５回しか成膜を行
なわないので、短縮プロセスが可能となる。
本実施例においては、透明導電膜としてITOを用いた
が、In2O3やSnO3も使用できる。また、ゲート絶縁膜と
して、SiNXのかわりにSiO2を用いてもよい。さらに、ゲ
ートバスライン、ドレインバスラインのクロムのかわり
に、Ta、Al、Mo等の他の金属を用いることも可能であ
る。
が、In2O3やSnO3も使用できる。また、ゲート絶縁膜と
して、SiNXのかわりにSiO2を用いてもよい。さらに、ゲ
ートバスライン、ドレインバスラインのクロムのかわり
に、Ta、Al、Mo等の他の金属を用いることも可能であ
る。
本発明による他の薄膜電界効果型トランジスタ素子アレ
イの平面図を第２図に示す。この場合には、透明ゲート
電極2bを金属からなるクロムゲートバスライン3aの下側
にも配置することにより、ゲートバスラインの二重配線
を行ない、断線防止と配線抵抗のより低抵抗化を実現し
ている。また、ドレインバスラインにおいても、クロム
によるドレイン電極４を透明ドレインバスライン5b上に
も配置することにより、ドレインバスラインの低抵抗化
と、二重配線による断線防止策を施している。この他は
第１図の実施例と同じである。
イの平面図を第２図に示す。この場合には、透明ゲート
電極2bを金属からなるクロムゲートバスライン3aの下側
にも配置することにより、ゲートバスラインの二重配線
を行ない、断線防止と配線抵抗のより低抵抗化を実現し
ている。また、ドレインバスラインにおいても、クロム
によるドレイン電極４を透明ドレインバスライン5b上に
も配置することにより、ドレインバスラインの低抵抗化
と、二重配線による断線防止策を施している。この他は
第１図の実施例と同じである。
以上述べてきたように、本発明の薄膜電界効果型トラン
ジスタアレイによれば、使用マスク数３枚でゲートバス
ラインの低抵抗化が可能となり、信号パルスの伝搬遅延
を原因とした信号電圧の書き込み不足による表示品質の
低下をもたらすことのない、より大きなディスプレイが
実現できる。さらに、本発明の薄膜電界効果型トランジ
スタの製造に際しては、従来と比較して成膜工程及びエ
ッチング工程が１回ずつ減少し、ディスプレイの製造コ
スト、歩留まりの点から有利である。
ジスタアレイによれば、使用マスク数３枚でゲートバス
ラインの低抵抗化が可能となり、信号パルスの伝搬遅延
を原因とした信号電圧の書き込み不足による表示品質の
低下をもたらすことのない、より大きなディスプレイが
実現できる。さらに、本発明の薄膜電界効果型トランジ
スタの製造に際しては、従来と比較して成膜工程及びエ
ッチング工程が１回ずつ減少し、ディスプレイの製造コ
スト、歩留まりの点から有利である。
第１図（ａ）ないし（ｇ）は、本発明による薄膜電界効
果型トランジスタ素子アレイの一実施例の製造工程を説
明する平面図及び断面図、第２図は他実施例の平面図、
第３図（ａ）ないし（ｇ）は、従来の薄膜電界効果型ト
ランジスタ素子アレイの製造工程を説明する平面図及び
断面図である。 図において １……ガラス基板、2a……クロムゲート電極、2b……透
明ゲート電極、3a……クロムゲートバスライン、４……
ドレイン電極、5a……クロムドレインバスライン、5b…
…透明ドレインバスライン、6a……クロム画素電極、6b
……透明画素電極、７……SiNX、８……ａ−Si:H、９…
…n+a−Si:H、10……薄膜電界効果型トランジスタ、14
……ソース電極。
果型トランジスタ素子アレイの一実施例の製造工程を説
明する平面図及び断面図、第２図は他実施例の平面図、
第３図（ａ）ないし（ｇ）は、従来の薄膜電界効果型ト
ランジスタ素子アレイの製造工程を説明する平面図及び
断面図である。 図において １……ガラス基板、2a……クロムゲート電極、2b……透
明ゲート電極、3a……クロムゲートバスライン、４……
ドレイン電極、5a……クロムドレインバスライン、5b…
…透明ドレインバスライン、6a……クロム画素電極、6b
……透明画素電極、７……SiNX、８……ａ−Si:H、９…
…n+a−Si:H、10……薄膜電界効果型トランジスタ、14
……ソース電極。
Claims (1)
- 【請求項１】透光性絶縁基板上に、並列配置した複数本
のゲートバスラインと複数本のドレインバスラインとが
互いに交差して形成され、前記ゲートバスラインと前記
ドレインバスラインとで囲まれた領域に画素電極が形成
され、ゲートバスラインとドレインバスラインとの各交
差部付近に薄膜電界効果型トランジスタが形成され、各
々の前記薄膜電界効果型トランジスタのソース電極が前
記画素電極に接続し、ゲート電極が前記ゲートバスライ
ンに接続し、ドレイン電極が前記ドレインバスラインに
接続した薄膜電界効果型トランジスタ素子アレイにおい
て、前記絶縁基板上に透明導電膜からなる画素電極、島
状のゲート電極、及び前記ドレインバスラインが形成さ
れ、前記薄膜電界効果型トランジスタ形成部及び前記ゲ
ートバスラインと前記ドレインバスラインとの各交差部
には島状の絶縁層及び半導体層の積層膜が形成され、金
属膜により、前記薄膜電界効果型トランジスタのドレイ
ン、ソース電極、及び前記ゲートバスラインが形成され
ていることを特徴とする薄膜電界効果型トランジスタ素
子アレイ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1913989A JPH07119915B2 (ja) | 1989-01-27 | 1989-01-27 | 薄膜電界効果型トランジスタ素子アレイ |
| US07/471,960 US4990460A (en) | 1989-01-27 | 1990-01-29 | Fabrication method for thin film field effect transistor array suitable for liquid crystal display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1913989A JPH07119915B2 (ja) | 1989-01-27 | 1989-01-27 | 薄膜電界効果型トランジスタ素子アレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02198430A JPH02198430A (ja) | 1990-08-06 |
| JPH07119915B2 true JPH07119915B2 (ja) | 1995-12-20 |
Family
ID=11991120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1913989A Expired - Lifetime JPH07119915B2 (ja) | 1989-01-27 | 1989-01-27 | 薄膜電界効果型トランジスタ素子アレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07119915B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2777545B2 (ja) * | 1994-12-05 | 1998-07-16 | 株式会社フロンテック | アクティブマトリクス液晶表示素子 |
| KR101148163B1 (ko) * | 2005-07-21 | 2012-05-23 | 삼성전자주식회사 | 어레이 기판 및 이를 갖는 표시장치 |
| CN101957530B (zh) * | 2009-07-17 | 2013-07-24 | 北京京东方光电科技有限公司 | Tft-lcd阵列基板及其制造方法 |
| KR101782176B1 (ko) * | 2009-07-18 | 2017-09-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제조 방법 |
| CN102473733B (zh) * | 2009-07-18 | 2015-09-30 | 株式会社半导体能源研究所 | 半导体装置以及制造半导体装置的方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5921517B2 (ja) * | 1979-09-07 | 1984-05-21 | セイコーエプソン株式会社 | 携帯時計のプレ−ト固定構造 |
| JPS62285464A (ja) * | 1986-06-03 | 1987-12-11 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイ基板及びその製造方法 |
-
1989
- 1989-01-27 JP JP1913989A patent/JPH07119915B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02198430A (ja) | 1990-08-06 |
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