JPH07119914B2 - 薄膜電界効果型トランジスタ素子アレイ - Google Patents
薄膜電界効果型トランジスタ素子アレイInfo
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- JPH07119914B2 JPH07119914B2 JP1913789A JP1913789A JPH07119914B2 JP H07119914 B2 JPH07119914 B2 JP H07119914B2 JP 1913789 A JP1913789 A JP 1913789A JP 1913789 A JP1913789 A JP 1913789A JP H07119914 B2 JPH07119914 B2 JP H07119914B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、特にアクティブマトリックス型液晶ディスプ
レイに用いる薄膜電界効果型トランジスタ素子アレイに
関するものである。
レイに用いる薄膜電界効果型トランジスタ素子アレイに
関するものである。
携帯型コンピュータや壁掛けテレビ用のフラットパネル
ディスプレイとして液晶ディスプレイが注目されてい
る。その中でもガラス基板上にアレイ化した薄膜電界効
果型トランジスタを形成し、各画素のスイッチとして用
いたアクティブマトリックス方式はフルカラー表示が可
能であることからテレビなどへの応用が期待され、各機
関で活発に行なわれている。このアクティブマトリック
ス型液晶ディスプレイの実用化のためには低コスト化が
重要な課題であり、その対策として構造及び製造プロセ
スの簡略化がある。薄膜電界効果型トランジスタのゲー
ト電極をソースドレイン電極よりもガラス基板側に形成
する逆スタガード構造においては、従来の技術として
は、３枚のマスクを用いた製造方法がある（例えば、特
開昭62−286271）。
ディスプレイとして液晶ディスプレイが注目されてい
る。その中でもガラス基板上にアレイ化した薄膜電界効
果型トランジスタを形成し、各画素のスイッチとして用
いたアクティブマトリックス方式はフルカラー表示が可
能であることからテレビなどへの応用が期待され、各機
関で活発に行なわれている。このアクティブマトリック
ス型液晶ディスプレイの実用化のためには低コスト化が
重要な課題であり、その対策として構造及び製造プロセ
スの簡略化がある。薄膜電界効果型トランジスタのゲー
ト電極をソースドレイン電極よりもガラス基板側に形成
する逆スタガード構造においては、従来の技術として
は、３枚のマスクを用いた製造方法がある（例えば、特
開昭62−286271）。
第３図（ａ）ないし（ｇ）は従来の方法を基本にした薄
膜電界効果型トランジスタ素子アレイを形成する一工程
図であり、（ａ），（ｃ），（ｅ）は上部から見た平面
図であり（ｂ），（ｄ），（ｆ），（ｇ）はそれぞれ
（ａ），（ｃ），（ｅ）におけるＡ−Ａ′,B−Ｂ′,C−
Ｃ′,D−Ｄ′の部分の断面図である。第３図において、
１は透光性絶縁基板であるガラス基板であり、2a及び6a
はそれぞれクロム（Cr）ゲート電極及びクロム画素電極
である。また2b及び6bは透明導電膜から構成される透明
ゲート電極及び透明画素電極である。また７は窒化シリ
コン（SiNx）、８は水素化アモルファスシリコン（ａ−
Si:H）、９は燐をドープしたｎ型水素化アモルファスシ
リコン（n+−ａ−Si:H）である。さらに４はドレイン電
極、5aはクロムドレインバスラインであり、同一の工程
で形成され一体化されている。薄膜電界効果型トランジ
スタ10のチャネル部をはさんでドレイン電極４の反対側
に配置されたソース電極14はクロム画素電極6aを介して
透明画素電極6bに接続されている。
膜電界効果型トランジスタ素子アレイを形成する一工程
図であり、（ａ），（ｃ），（ｅ）は上部から見た平面
図であり（ｂ），（ｄ），（ｆ），（ｇ）はそれぞれ
（ａ），（ｃ），（ｅ）におけるＡ−Ａ′,B−Ｂ′,C−
Ｃ′,D−Ｄ′の部分の断面図である。第３図において、
１は透光性絶縁基板であるガラス基板であり、2a及び6a
はそれぞれクロム（Cr）ゲート電極及びクロム画素電極
である。また2b及び6bは透明導電膜から構成される透明
ゲート電極及び透明画素電極である。また７は窒化シリ
コン（SiNx）、８は水素化アモルファスシリコン（ａ−
Si:H）、９は燐をドープしたｎ型水素化アモルファスシ
リコン（n+−ａ−Si:H）である。さらに４はドレイン電
極、5aはクロムドレインバスラインであり、同一の工程
で形成され一体化されている。薄膜電界効果型トランジ
スタ10のチャネル部をはさんでドレイン電極４の反対側
に配置されたソース電極14はクロム画素電極6aを介して
透明画素電極6bに接続されている。
ゲート電極及びドレイン電極としてクロム、ゲート絶縁
膜としてSiNx、半導体膜としてａ−Si:H、ｎ型半導体膜
として燐をドープしたn+−ａ−Si:H、透明導電膜として
インジウム、錫の酸化物（Indium Tin Oxide:ITO）を使
用して、従来の薄膜電界効果型トランジスタアレイを作
製する工程を第３図を用いて説明する。まず、ガラス基
板１上にITO及び第１の金属としてクロムを積層し、第
１のマスクパターンを用いてフォトリソグラフィ法によ
りクロムゲート電極2a、クロム画素電極6a、透明ゲート
電極2b及び透明画素電極6bを形成する（第３図（ａ），
（ｂ））。次に、SiNx7、ａ−Si:H8、n+a−Si:H9を順次
積層し、第２のマスクを用いてフォトリソグラフィ法に
より、薄膜電界効果型トランジスタ10及びクロムドレイ
バスライン5a付近の積層膜を残して、それ以外の部分の
SiNx7、ａ−Si:H8、n+a−Si:H9を除去する（第３図
（ｃ），（ｄ））。そして、さらに第２の金属としてク
ロムを成膜した後、第３のマスクを用いてフォトリソグ
ラフィ法により、第２のクロムのエッチングを行ない、
クロムドレインバスライン5a、ドレイン電極４、ソース
電極14を形成し、さらにエッチングを進めて透明画素電
極6b上の第１のクロムからなるクロム画素電極6aを除去
する。このとき同時に、薄膜トランジスタ10及びクロム
ドレインバスライン5aとの交差部以外の、透明ゲート電
極6b上の第１のクロムからなるクロムゲート電極も除去
される。そして、同一のレジストパターンを使用してn+
−ａ−Si:H9をエッチングすることにより、ドレイン電
極４とソース電極14間のｎ型アモルファスシリコンを除
去し、薄膜電界効果型トランジスタ10のチャネル部を形
成する（第３図（ｅ），（ｆ））。この場合には、ゲー
トバスライン３は薄膜トランジスタ10及びドレインバス
ライン５との交差部では第１のクロムとITOの積層構造
であるが、それ以外の部分ではITOのみから構成される
（第３図（ｇ））。
膜としてSiNx、半導体膜としてａ−Si:H、ｎ型半導体膜
として燐をドープしたn+−ａ−Si:H、透明導電膜として
インジウム、錫の酸化物（Indium Tin Oxide:ITO）を使
用して、従来の薄膜電界効果型トランジスタアレイを作
製する工程を第３図を用いて説明する。まず、ガラス基
板１上にITO及び第１の金属としてクロムを積層し、第
１のマスクパターンを用いてフォトリソグラフィ法によ
りクロムゲート電極2a、クロム画素電極6a、透明ゲート
電極2b及び透明画素電極6bを形成する（第３図（ａ），
（ｂ））。次に、SiNx7、ａ−Si:H8、n+a−Si:H9を順次
積層し、第２のマスクを用いてフォトリソグラフィ法に
より、薄膜電界効果型トランジスタ10及びクロムドレイ
バスライン5a付近の積層膜を残して、それ以外の部分の
SiNx7、ａ−Si:H8、n+a−Si:H9を除去する（第３図
（ｃ），（ｄ））。そして、さらに第２の金属としてク
ロムを成膜した後、第３のマスクを用いてフォトリソグ
ラフィ法により、第２のクロムのエッチングを行ない、
クロムドレインバスライン5a、ドレイン電極４、ソース
電極14を形成し、さらにエッチングを進めて透明画素電
極6b上の第１のクロムからなるクロム画素電極6aを除去
する。このとき同時に、薄膜トランジスタ10及びクロム
ドレインバスライン5aとの交差部以外の、透明ゲート電
極6b上の第１のクロムからなるクロムゲート電極も除去
される。そして、同一のレジストパターンを使用してn+
−ａ−Si:H9をエッチングすることにより、ドレイン電
極４とソース電極14間のｎ型アモルファスシリコンを除
去し、薄膜電界効果型トランジスタ10のチャネル部を形
成する（第３図（ｅ），（ｆ））。この場合には、ゲー
トバスライン３は薄膜トランジスタ10及びドレインバス
ライン５との交差部では第１のクロムとITOの積層構造
であるが、それ以外の部分ではITOのみから構成される
（第３図（ｇ））。
通常、逆スタガード型薄膜トランジスタアレイを作製す
るためには５〜７枚のマスクパターンが必要とされる
が、前述の方法によれば、マスク数３枚で薄膜電界効果
型トランジスタアレイを形成できる。
るためには５〜７枚のマスクパターンが必要とされる
が、前述の方法によれば、マスク数３枚で薄膜電界効果
型トランジスタアレイを形成できる。
さて、ディスプレイの表示サイズの大型化にともない配
線長が増大し、高精細化にともない配線幅は減少する。
したがって、配線抵抗が増加するので、ゲートバスライ
ン及びドレインバスラインに印加された電圧は、配線容
量との作用で伝搬遅延を生ずる。この伝搬遅延によっ
て、各薄膜トランジスタへの電圧の印加が不十分となる
ので、信号電圧の各画素へ書き込みが不十分となり、表
示品質の低下をもたらす。特に、ゲートバスラインの場
合、ディスプレイにおいて横方向に配置されるので配線
長が長く、配線抵抗が高い。さらにドレインバスライン
との交差部における容量や薄膜トランジスタのチャネル
容量など、配線容量が大きいので、伝搬遅延の影響がド
レインバスラインよりも大きい。そして、第３図（ｅ）
の平面図からわかるように、従来の薄膜電界効果型トラ
ンジスタアレイではゲートバスラインの一部は金属と比
較して比抵抗が数十倍から数百倍高い透明導電膜から形
成されているので、配線抵抗は高く、影響はさらに大き
い。また、第３図（ｅ）に示すように、薄膜電界効果型
トランジスタ10付近にはａ−Si:H8層が存在するために
薄膜電界効果型トランジスタ10のチャネル長及びチャネ
ル幅の規定が困難であった。
線長が増大し、高精細化にともない配線幅は減少する。
したがって、配線抵抗が増加するので、ゲートバスライ
ン及びドレインバスラインに印加された電圧は、配線容
量との作用で伝搬遅延を生ずる。この伝搬遅延によっ
て、各薄膜トランジスタへの電圧の印加が不十分となる
ので、信号電圧の各画素へ書き込みが不十分となり、表
示品質の低下をもたらす。特に、ゲートバスラインの場
合、ディスプレイにおいて横方向に配置されるので配線
長が長く、配線抵抗が高い。さらにドレインバスライン
との交差部における容量や薄膜トランジスタのチャネル
容量など、配線容量が大きいので、伝搬遅延の影響がド
レインバスラインよりも大きい。そして、第３図（ｅ）
の平面図からわかるように、従来の薄膜電界効果型トラ
ンジスタアレイではゲートバスラインの一部は金属と比
較して比抵抗が数十倍から数百倍高い透明導電膜から形
成されているので、配線抵抗は高く、影響はさらに大き
い。また、第３図（ｅ）に示すように、薄膜電界効果型
トランジスタ10付近にはａ−Si:H8層が存在するために
薄膜電界効果型トランジスタ10のチャネル長及びチャネ
ル幅の規定が困難であった。
本発明は、マスクパターンを３枚より増加させることな
く、ゲートバスライン全体を金属から形成することが可
能な薄膜電界効果型トランジスタ素子アレイを提供する
ことを目的としている。
く、ゲートバスライン全体を金属から形成することが可
能な薄膜電界効果型トランジスタ素子アレイを提供する
ことを目的としている。
本発明は、透光性絶縁基板上に、ゲートバスラインとド
レインバスラインとが互いに交差して形成され、その交
差部がマトリックス状に形成され、前記ゲートバスライ
ンと前記ドレインバスラインとで囲まれた領域に画素電
極が形成され、各交差部付近に薄膜電界効果型トランジ
スタが形成され、各々の前記薄膜電界効果型トランジス
タのソース電極は画素電極に接続し、ゲート電極はゲー
トバスラインに接続し、ドレイン電極はドレインバスラ
インに接続した薄膜電界効果型トランジスタ素子アレイ
において、前記画素電極は透明導電膜で形成され、透明
導電膜と第１の金属との積層膜により、島状のゲート電
極、前記ドレインバスラインが形成され、前記薄膜電界
効果型トランジスタ形成部及び前記ゲートバスラインと
前記ドレインバスラインとの各交差部には島状の絶縁層
及び半導体層が形成され、第２の金属により、前記薄膜
電界効果型トランジスタのドレイン、ソース電極、及び
前記ゲートバスラインが形成されていることを特徴とし
ている。
レインバスラインとが互いに交差して形成され、その交
差部がマトリックス状に形成され、前記ゲートバスライ
ンと前記ドレインバスラインとで囲まれた領域に画素電
極が形成され、各交差部付近に薄膜電界効果型トランジ
スタが形成され、各々の前記薄膜電界効果型トランジス
タのソース電極は画素電極に接続し、ゲート電極はゲー
トバスラインに接続し、ドレイン電極はドレインバスラ
インに接続した薄膜電界効果型トランジスタ素子アレイ
において、前記画素電極は透明導電膜で形成され、透明
導電膜と第１の金属との積層膜により、島状のゲート電
極、前記ドレインバスラインが形成され、前記薄膜電界
効果型トランジスタ形成部及び前記ゲートバスラインと
前記ドレインバスラインとの各交差部には島状の絶縁層
及び半導体層が形成され、第２の金属により、前記薄膜
電界効果型トランジスタのドレイン、ソース電極、及び
前記ゲートバスラインが形成されていることを特徴とし
ている。
本発明の薄膜電界効果型トランジスタ素子アレイによれ
ば、配線抵抗の影響が大きいゲートバスラインの全部分
を金属から構成できる。また、トランジスタのチャネル
長及びチャネル幅の規定が確実である。
ば、配線抵抗の影響が大きいゲートバスラインの全部分
を金属から構成できる。また、トランジスタのチャネル
長及びチャネル幅の規定が確実である。
第１図（ａ）ないし（ｇ）は、本発明による構造を持つ
薄膜電界効果型トランジスタ素子アレイの製造方法の一
実施例を示す工程図であり、（ａ），（ｃ），（ｅ）は
上部からみた平面図であり、（ｂ），（ｄ），（ｆ），
（ｇ）はそれぞれ（ａ），（ｃ），（ｅ）におけるＡ−
Ａ′,B−Ｂ′,C−Ｃ′,D−Ｄ′の部分の断面図である。
第１図において、１は透光性絶縁基板であるガラス基板
であり、2a及び3aは金属としてクロムを使用したクロム
ゲート電極及びクロムゲートバスラインである。そして
5aは同じくクロムから形成したクロムドレインバスライ
ンイである。また７は窒化シリコン（SiNx）、８は水素
化アモルファスシリコン（ａ−Si:H）、９は燐をドープ
したｎ型水素化アモルファスシリコン（n+−ａ−Si:H）
である。そして、5b,6bはそれぞれITOから形成された、
透明ドレインバスライン、透明画素電極である。さら
に、４及び14はそれぞれ、ドレイン電極、ソース電極で
ある。また、10は薄膜電界効果型トランジスタである。
薄膜電界効果型トランジスタ素子アレイの製造方法の一
実施例を示す工程図であり、（ａ），（ｃ），（ｅ）は
上部からみた平面図であり、（ｂ），（ｄ），（ｆ），
（ｇ）はそれぞれ（ａ），（ｃ），（ｅ）におけるＡ−
Ａ′,B−Ｂ′,C−Ｃ′,D−Ｄ′の部分の断面図である。
第１図において、１は透光性絶縁基板であるガラス基板
であり、2a及び3aは金属としてクロムを使用したクロム
ゲート電極及びクロムゲートバスラインである。そして
5aは同じくクロムから形成したクロムドレインバスライ
ンイである。また７は窒化シリコン（SiNx）、８は水素
化アモルファスシリコン（ａ−Si:H）、９は燐をドープ
したｎ型水素化アモルファスシリコン（n+−ａ−Si:H）
である。そして、5b,6bはそれぞれITOから形成された、
透明ドレインバスライン、透明画素電極である。さら
に、４及び14はそれぞれ、ドレイン電極、ソース電極で
ある。また、10は薄膜電界効果型トランジスタである。
第１図を用いて本発明の構造を持つ薄膜電界効果型トラ
ンジスタ素子アレイの製造方法を説明する。まず、ガラ
ス基板１上にスパッタ法により500ÅのITOを成膜し、続
いて第１の金属として1000Åのクロムを成膜し、第１の
マスクパターンを用いてフォトリソグラフィ法により、
クロムゲート電極2a、透明ゲート電極2b、クロムドレイ
ンバスライン5a、透明ドレインバスライン5b、クロム画
素電極6a、透明画素電極6bを形成する（第１図（ａ），
（ｂ））。具体的には、第１のマスクパターンをフォト
レジストで形成し、ウェットエッチング法によりフォト
レジストに覆われていない部分のクロムを除去する。こ
のクロムのエッチングは、CCl4を用いたドライエッチン
グ法でもよい。引き続いて同じレジストパターンによ
り、ITOのウェットエッチングを行ない、フォトレジス
トに覆われていない部分のITOを除去する。そして、エ
ッチング後、フォトレジストを剥離することにより第１
のマスクパターンを用いたフォトリソグラフィが終了す
る。マスクパターンの特徴としては、クロムゲート電極
2a及び透明ゲート電極2bが島状化されていることであ
る。次に、プラズマCVD（Chemical Vapor Deposition）
法により、SiNx7、ａ−Si:H8、n+a−Si:H9を順次成膜、
積層する。なお、SiNx7、ａ−Si:H膜８、n+a−Si:H9の
膜厚はそれぞれ、3000Å、2000Å、500Åである。その
後、第２のマスクパターンを用いてフォトリソグラフィ
法により、クロムゲート電極2a上及びクロムゲートバス
ライン3aとクロムドレインバスライン5aとの交差部にSi
Nx7、ａ−Si:H8、n+a−Si:H9の島を形成する（第１図
（ｃ），（ｄ））。具体的には、フォトレジストで第２
のマスクパターンの形状を形成する。そして、CF4を用
いたドライエッチング法によりフォトレジストに覆われ
ていない部分のSiNx7、ａ−Si:H8、n+a−Si:H9を除去
し、さらにフォトレジストを剥離する。その次に、第２
の金属としてスパッタ法によりクロムを1000Å成膜した
後に第３のマスクパターンを用いてフォトリソグラフィ
法によりクロムゲートバスライン3a、ドレイン電極４、
及びソース電極14を形成し、クロムゲート電極2a及びド
レイン電極４をそれぞれクロムゲートバスライン3a及び
クロムドレインバスライン5aに接続する。具体的には、
フォトレジストで第３のマスクパターンの形状を形成
し、ウェットエッチング法によりフォトレジストのない
部分の第２の金属であるクロムを除去する。続いてさら
にエッチングを進めて、第１の金属からなるクロム画素
電極6a等を除去すると透明画素電極6b等が露出する。そ
して、同一のレジストパターンを使用してn+−ａ−Si:H
9をエッチングすることにより、ドレイン電極４とソー
ス電極14間のn+−ａ−Si:Hを除去し、薄膜電界効果型ト
ランジスタ10のチャネル部を形成する（第１図（ｅ），
（ｆ），（ｇ））。
ンジスタ素子アレイの製造方法を説明する。まず、ガラ
ス基板１上にスパッタ法により500ÅのITOを成膜し、続
いて第１の金属として1000Åのクロムを成膜し、第１の
マスクパターンを用いてフォトリソグラフィ法により、
クロムゲート電極2a、透明ゲート電極2b、クロムドレイ
ンバスライン5a、透明ドレインバスライン5b、クロム画
素電極6a、透明画素電極6bを形成する（第１図（ａ），
（ｂ））。具体的には、第１のマスクパターンをフォト
レジストで形成し、ウェットエッチング法によりフォト
レジストに覆われていない部分のクロムを除去する。こ
のクロムのエッチングは、CCl4を用いたドライエッチン
グ法でもよい。引き続いて同じレジストパターンによ
り、ITOのウェットエッチングを行ない、フォトレジス
トに覆われていない部分のITOを除去する。そして、エ
ッチング後、フォトレジストを剥離することにより第１
のマスクパターンを用いたフォトリソグラフィが終了す
る。マスクパターンの特徴としては、クロムゲート電極
2a及び透明ゲート電極2bが島状化されていることであ
る。次に、プラズマCVD（Chemical Vapor Deposition）
法により、SiNx7、ａ−Si:H8、n+a−Si:H9を順次成膜、
積層する。なお、SiNx7、ａ−Si:H膜８、n+a−Si:H9の
膜厚はそれぞれ、3000Å、2000Å、500Åである。その
後、第２のマスクパターンを用いてフォトリソグラフィ
法により、クロムゲート電極2a上及びクロムゲートバス
ライン3aとクロムドレインバスライン5aとの交差部にSi
Nx7、ａ−Si:H8、n+a−Si:H9の島を形成する（第１図
（ｃ），（ｄ））。具体的には、フォトレジストで第２
のマスクパターンの形状を形成する。そして、CF4を用
いたドライエッチング法によりフォトレジストに覆われ
ていない部分のSiNx7、ａ−Si:H8、n+a−Si:H9を除去
し、さらにフォトレジストを剥離する。その次に、第２
の金属としてスパッタ法によりクロムを1000Å成膜した
後に第３のマスクパターンを用いてフォトリソグラフィ
法によりクロムゲートバスライン3a、ドレイン電極４、
及びソース電極14を形成し、クロムゲート電極2a及びド
レイン電極４をそれぞれクロムゲートバスライン3a及び
クロムドレインバスライン5aに接続する。具体的には、
フォトレジストで第３のマスクパターンの形状を形成
し、ウェットエッチング法によりフォトレジストのない
部分の第２の金属であるクロムを除去する。続いてさら
にエッチングを進めて、第１の金属からなるクロム画素
電極6a等を除去すると透明画素電極6b等が露出する。そ
して、同一のレジストパターンを使用してn+−ａ−Si:H
9をエッチングすることにより、ドレイン電極４とソー
ス電極14間のn+−ａ−Si:Hを除去し、薄膜電界効果型ト
ランジスタ10のチャネル部を形成する（第１図（ｅ），
（ｆ），（ｇ））。
最後にフォトレジストを除去することにより、薄膜電界
効果型トランジスタ素子アレイが完成する。
効果型トランジスタ素子アレイが完成する。
以上の製造方法に述べたように、本実施例による薄膜電
界効果型トランジスタアレイは、第１図（ｆ）の平面図
及び（ｇ）の断面図に示すように、ゲートバスライン3a
は全部分をクロムから形成できる。クロムの電気抵抗は
ITOの1/20程度であるので、従来の一部ITOから構成され
ていたゲートバスラインと比較して、１桁程度低い配線
抵抗のゲートバスラインが実現できた。なお、本実施例
の場合にはドレインバスラインが一部ITOから構成され
るが、ドレインバスラインにおいてはディスプレイの縦
方向に配置されるのでゲートバスラインより長さが短い
こと、薄膜電界効果型トランジスタの容量についてはド
レイン電極側のみ考慮すればよいことから、配線抵抗、
配線容量による信号の伝搬遅延は短い（参考、昭和62年
電子情報通信学会秋期大会半導体・材料部門185ペー
ジ）。したがって、信号電圧の書き込み不足による表示
品質の低下をもたらすことのない、より大きなディスプ
レイが実現できる。
界効果型トランジスタアレイは、第１図（ｆ）の平面図
及び（ｇ）の断面図に示すように、ゲートバスライン3a
は全部分をクロムから形成できる。クロムの電気抵抗は
ITOの1/20程度であるので、従来の一部ITOから構成され
ていたゲートバスラインと比較して、１桁程度低い配線
抵抗のゲートバスラインが実現できた。なお、本実施例
の場合にはドレインバスラインが一部ITOから構成され
るが、ドレインバスラインにおいてはディスプレイの縦
方向に配置されるのでゲートバスラインより長さが短い
こと、薄膜電界効果型トランジスタの容量についてはド
レイン電極側のみ考慮すればよいことから、配線抵抗、
配線容量による信号の伝搬遅延は短い（参考、昭和62年
電子情報通信学会秋期大会半導体・材料部門185ペー
ジ）。したがって、信号電圧の書き込み不足による表示
品質の低下をもたらすことのない、より大きなディスプ
レイが実現できる。
本実施例においては、透明導電膜としてITOを用いた
が、In2O3やSnO3も使用できる。また、ゲート絶縁膜と
して、SiNxのかわりにSiO2を用いてもよい。さらに、ゲ
ートバスライン、ドレインバスラインのクロムのかわり
に、Ta,Al,Mo等の他の金属を用いることも可能である。
が、In2O3やSnO3も使用できる。また、ゲート絶縁膜と
して、SiNxのかわりにSiO2を用いてもよい。さらに、ゲ
ートバスライン、ドレインバスラインのクロムのかわり
に、Ta,Al,Mo等の他の金属を用いることも可能である。
本発明による他の薄膜電界効果型トランジスタ素子アレ
イの平面図を第２図に示す。この場合には、第１の金属
からなるクロムゲート電極2a及び透明ゲート電極2bを第
２の金属からなるクロムゲートバスライン3aの下側にも
配置することにより、ゲートバスラインの多重配線を行
ない、断線防止と配線抵抗のより低抵抗化を実現してい
る。また、ドレインバスラインにおいても、第２の金属
であるクロムによるドレイン電極４を透明ドレインバス
ライン5b上に延長することにより、ドレインバスライン
のゲートバスラインとの交差部付近を除くほとんどの部
分を金属から形成し、低抵抗化と、多重配線により断線
防止策を施している。この他は第１図の実施例と同じで
ある。
イの平面図を第２図に示す。この場合には、第１の金属
からなるクロムゲート電極2a及び透明ゲート電極2bを第
２の金属からなるクロムゲートバスライン3aの下側にも
配置することにより、ゲートバスラインの多重配線を行
ない、断線防止と配線抵抗のより低抵抗化を実現してい
る。また、ドレインバスラインにおいても、第２の金属
であるクロムによるドレイン電極４を透明ドレインバス
ライン5b上に延長することにより、ドレインバスライン
のゲートバスラインとの交差部付近を除くほとんどの部
分を金属から形成し、低抵抗化と、多重配線により断線
防止策を施している。この他は第１図の実施例と同じで
ある。
以上述べてきたように、本発明の薄膜電界効果型トラン
ジスタアレイによれば、使用マスク数３枚でゲートバス
ラインの低抵抗化が可能となり、信号パルスの伝搬遅延
を原因とした信号電圧の書き込み不足による表示品質の
低下をもたらすことのない、より大きなディスプレイが
実現できる。
ジスタアレイによれば、使用マスク数３枚でゲートバス
ラインの低抵抗化が可能となり、信号パルスの伝搬遅延
を原因とした信号電圧の書き込み不足による表示品質の
低下をもたらすことのない、より大きなディスプレイが
実現できる。
第１図（ａ）ないし（ｇ）は、本発明による薄膜電界効
果型トランジスタ素子アレイの一実施例の製造工程を説
明する平面図及び断面図、第２図は他の実施例の平面
図、第３図（ａ）ないし（ｇ）は、従来の薄膜電界効果
型トランジスタ素子アレイの製造工程を説明する平面図
及び断面図である。 １……ガラス基板、2a……クロムゲート電極、2b……透
明ゲート電極、3a……クロムゲートバスライン、４……
ドレイン電極、5a……クロムドレインバスライン、5b…
…透明ドレインバスライン、6a……クロム画素電極、6b
……透明画素電極、７……SiNx、８……ａ−Si:H、９…
…n+−ａ−Si:H、10……薄膜電界効果型トランジスタ、
14……ソース電極。
果型トランジスタ素子アレイの一実施例の製造工程を説
明する平面図及び断面図、第２図は他の実施例の平面
図、第３図（ａ）ないし（ｇ）は、従来の薄膜電界効果
型トランジスタ素子アレイの製造工程を説明する平面図
及び断面図である。 １……ガラス基板、2a……クロムゲート電極、2b……透
明ゲート電極、3a……クロムゲートバスライン、４……
ドレイン電極、5a……クロムドレインバスライン、5b…
…透明ドレインバスライン、6a……クロム画素電極、6b
……透明画素電極、７……SiNx、８……ａ−Si:H、９…
…n+−ａ−Si:H、10……薄膜電界効果型トランジスタ、
14……ソース電極。
Claims (1)
- 【請求項１】透光性絶縁基板上に、並列配置した複数本
のゲートバスラインと並列配置した複数本のドレインバ
スラインとが互いに交差して形成され、前記ゲートバス
ラインと前記ドレインバスラインとで囲まれた領域に画
素電極が形成され、ゲートバスラインとドレインバスラ
インとの各交差部付近に薄膜電界効果型トランジスタが
形成され、各々の前記薄膜電界効果型トランジスタのソ
ース電極が前記画素電極に接続し、ゲート電極が前記ゲ
ートバスラインに接続し、ドレイン電極が前記ドレイン
バスラインに接続した薄膜電界効果型トランジスタ素子
アレイにおいて、前記画素電極は透明導電膜で形成さ
れ、透明導電膜と第１の金属との積層膜により、島状の
ゲート電極、前記ドレインバスラインが形成され、前記
薄膜電界効果型トランジスタ形成部及び前記ゲートバス
ラインと前記ドレインバスラインとの各交差部には島状
の絶縁層及び半導体層が形成され、第２の金属により、
前記薄膜電界効果型トランジスタのドレイン、ソース電
極、及び前記ゲートバスラインが形成されていることを
特徴とする薄膜電界効果型トランジスタ素子アレイ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1913789A JPH07119914B2 (ja) | 1989-01-27 | 1989-01-27 | 薄膜電界効果型トランジスタ素子アレイ |
| US07/471,960 US4990460A (en) | 1989-01-27 | 1990-01-29 | Fabrication method for thin film field effect transistor array suitable for liquid crystal display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1913789A JPH07119914B2 (ja) | 1989-01-27 | 1989-01-27 | 薄膜電界効果型トランジスタ素子アレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02198429A JPH02198429A (ja) | 1990-08-06 |
| JPH07119914B2 true JPH07119914B2 (ja) | 1995-12-20 |
Family
ID=11991070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1913789A Expired - Lifetime JPH07119914B2 (ja) | 1989-01-27 | 1989-01-27 | 薄膜電界効果型トランジスタ素子アレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07119914B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04303826A (ja) * | 1991-03-30 | 1992-10-27 | Nec Corp | アクティブマトリックス基板 |
| JP5117667B2 (ja) * | 2005-02-28 | 2013-01-16 | カシオ計算機株式会社 | 薄膜トランジスタパネル |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62285464A (ja) * | 1986-06-03 | 1987-12-11 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイ基板及びその製造方法 |
| JPH0638185B2 (ja) * | 1986-07-08 | 1994-05-18 | 富士通株式会社 | 薄膜トランジスタマトリクスの形成方法 |
-
1989
- 1989-01-27 JP JP1913789A patent/JPH07119914B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02198429A (ja) | 1990-08-06 |
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Legal Events
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