JPH04303826A - アクティブマトリックス基板 - Google Patents
アクティブマトリックス基板Info
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- JPH04303826A JPH04303826A JP3093247A JP9324791A JPH04303826A JP H04303826 A JPH04303826 A JP H04303826A JP 3093247 A JP3093247 A JP 3093247A JP 9324791 A JP9324791 A JP 9324791A JP H04303826 A JPH04303826 A JP H04303826A
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- 239000011159 matrix material Substances 0.000 title claims description 12
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリック
ス基板に関し、特に薄膜トランジスタを用いたアクティ
ブマトリックス基板に関する。
ス基板に関し、特に薄膜トランジスタを用いたアクティ
ブマトリックス基板に関する。
【０００２】
【従来の技術】図４は逆スタガ型の従来のアクティブマ
トリックス基板の平面図である。同図に示されるように
、ガラス基板１上にはＣｒからなるゲート電極３ａとこ
れと一体化されたゲートバスライン３ｂとが形成されて
おり、その上には全面的にゲート絶縁膜（図示なし）が
形成されている。その上には非晶質シリコン膜５が形成
されており、この非晶質シリコン膜５にはＣｒからなる
ドレイン電極７ａとソース電極８とがそれぞれｎ＋ 型
非晶質シリコン膜６を介して接続されている。そしてド
レイン電極７ａはこれと同時に一体的に形成されるドレ
インバスライン７ｂと接続され、またソース電極８はス
ルーホール１１を介してＩＴＯからなる表示電極１０と
接続されている。
トリックス基板の平面図である。同図に示されるように
、ガラス基板１上にはＣｒからなるゲート電極３ａとこ
れと一体化されたゲートバスライン３ｂとが形成されて
おり、その上には全面的にゲート絶縁膜（図示なし）が
形成されている。その上には非晶質シリコン膜５が形成
されており、この非晶質シリコン膜５にはＣｒからなる
ドレイン電極７ａとソース電極８とがそれぞれｎ＋ 型
非晶質シリコン膜６を介して接続されている。そしてド
レイン電極７ａはこれと同時に一体的に形成されるドレ
インバスライン７ｂと接続され、またソース電極８はス
ルーホール１１を介してＩＴＯからなる表示電極１０と
接続されている。
【０００３】このように、ゲートバスライン３ｂとドレ
インバスライン７ｂとは、それぞれ薄膜トランジスタの
ゲート電極３ａまたはドレイン電極７ａの形成時に同時
に形成されていた。
インバスライン７ｂとは、それぞれ薄膜トランジスタの
ゲート電極３ａまたはドレイン電極７ａの形成時に同時
に形成されていた。
【０００４】
【発明が解決しようとする課題】上述した従来のアクテ
ィブマトリックス基板では、基板の大型化に伴い、ゲー
トバスライン、ドレインバスラインが長くなり、その配
線抵抗値が増加するため駆動波形の配線遅延が増加して
液晶パネルの表示特性が劣化するという問題点があった
。
ィブマトリックス基板では、基板の大型化に伴い、ゲー
トバスライン、ドレインバスラインが長くなり、その配
線抵抗値が増加するため駆動波形の配線遅延が増加して
液晶パネルの表示特性が劣化するという問題点があった
。
【０００５】ここで、この配線遅延は、バスラインの抵
抗値をＲ、液晶容量（蓄積容量のある場合はこれを含む
）、配線容量およびトランジスタ容量の和をＣとして、
Ｒ・Ｃで決定されるので、これを小さくするには、Ｒま
たはＣを小さくすればよいことになるが、Ｃを小さくす
ることは一般的に困難であるので、配線遅延を少なくす
るための主要な解決手段はＲを下げることである。
抗値をＲ、液晶容量（蓄積容量のある場合はこれを含む
）、配線容量およびトランジスタ容量の和をＣとして、
Ｒ・Ｃで決定されるので、これを小さくするには、Ｒま
たはＣを小さくすればよいことになるが、Ｃを小さくす
ることは一般的に困難であるので、配線遅延を少なくす
るための主要な解決手段はＲを下げることである。
【０００６】而して、配線抵抗を下げようとしてバスラ
イン幅を広げると、液晶パネルの開口部の面積が減少す
る。また、電極材料の膜厚を厚くするとエッチング精度
の低下、段差の増大に伴う被覆性の悪化等によりアクテ
ィブマトリックス基板の表示特性が劣化するなどの不都
合が生じた。
イン幅を広げると、液晶パネルの開口部の面積が減少す
る。また、電極材料の膜厚を厚くするとエッチング精度
の低下、段差の増大に伴う被覆性の悪化等によりアクテ
ィブマトリックス基板の表示特性が劣化するなどの不都
合が生じた。
【０００７】
【課題を解決するための手段】本発明のアクティブマト
リックス基板は、複数のドレインバスラインと、これに
交差する複数のゲートバスラインと、ドレイン電極が前
記ドレインバスラインの１つに接続されゲート電極が前
記ゲートバスラインの１つと接続された複数の薄膜トラ
ンジスタと、を備えたものであって、前記ゲートバスラ
インは、該ゲートバスラインが他のバスラインと交差し
ている部分を除いて前記ドレインバスラインを構成する
導電層と同時に形成される導電層によって補強されてお
り、かつ／または、前記ドレインバスラインは、該ドレ
インバスラインが他のバスラインと交差している部分を
除いて前記ゲートバスラインを構成する導電層と同時に
形成される導電層によって補強されている。
リックス基板は、複数のドレインバスラインと、これに
交差する複数のゲートバスラインと、ドレイン電極が前
記ドレインバスラインの１つに接続されゲート電極が前
記ゲートバスラインの１つと接続された複数の薄膜トラ
ンジスタと、を備えたものであって、前記ゲートバスラ
インは、該ゲートバスラインが他のバスラインと交差し
ている部分を除いて前記ドレインバスラインを構成する
導電層と同時に形成される導電層によって補強されてお
り、かつ／または、前記ドレインバスラインは、該ドレ
インバスラインが他のバスラインと交差している部分を
除いて前記ゲートバスラインを構成する導電層と同時に
形成される導電層によって補強されている。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示す平面
図であり、図２の（ａ）乃至（ｃ）はそれぞれ図１のＡ
−Ａ′線乃至Ｃ−Ｃ′線断面図である。
て説明する。図１は、本発明の第１の実施例を示す平面
図であり、図２の（ａ）乃至（ｃ）はそれぞれ図１のＡ
−Ａ′線乃至Ｃ−Ｃ′線断面図である。
【０００９】図１において、図４の従来例の部分と同等
の部分には同一の参照番号が付されているので重複した
説明は省略する。本実施例の、図４の従来例と相違する
点は、ゲートバスライン３ｂ上には、ドレインバスライ
ン７ｂと交差している部分を除いて、ゲートバス補強ラ
イン７ｃが形成され、また、ドレインバスライン７ｂ下
には、ゲートバスライン３ｂと交差している部分を除い
て、ドレインバス補強ライン３ｃが形成されている点で
ある。
の部分には同一の参照番号が付されているので重複した
説明は省略する。本実施例の、図４の従来例と相違する
点は、ゲートバスライン３ｂ上には、ドレインバスライ
ン７ｂと交差している部分を除いて、ゲートバス補強ラ
イン７ｃが形成され、また、ドレインバスライン７ｂ下
には、ゲートバスライン３ｂと交差している部分を除い
て、ドレインバス補強ライン３ｃが形成されている点で
ある。
【００１０】次に、本実施例の製造方法いについて説明
する。まず、ガラス基板１上に膜厚２０００ÅのＣｒ膜
をスパッタにより付着しこれをパターニングしてゲート
電極３ａ、ゲートバスライン３ｂおよび後にドレインバ
スラインが形成される個所でゲートバスラインとの交差
する部分を除いた部分にドレインバス補強ライン３ｃを
形成する。
する。まず、ガラス基板１上に膜厚２０００ÅのＣｒ膜
をスパッタにより付着しこれをパターニングしてゲート
電極３ａ、ゲートバスライン３ｂおよび後にドレインバ
スラインが形成される個所でゲートバスラインとの交差
する部分を除いた部分にドレインバス補強ライン３ｃを
形成する。
【００１１】しかる後に、膜厚１０００ÅのＳｉＯ２
膜と膜厚４０００ÅのＳｉ３ Ｎ４ 膜とを被着、積層
し、これをゲート絶縁膜４とする。次に、膜厚４０００
Åの非晶質シリコン膜５と膜厚５００Åのリンを高濃度
に含有するｎ＋ 型非晶質シリコン膜６とをＣＶＤ法に
より成長させ、後に薄膜トランジスタが形成される領域
にのみこれが残るようにパターニングする。
膜と膜厚４０００ÅのＳｉ３ Ｎ４ 膜とを被着、積層
し、これをゲート絶縁膜４とする。次に、膜厚４０００
Åの非晶質シリコン膜５と膜厚５００Åのリンを高濃度
に含有するｎ＋ 型非晶質シリコン膜６とをＣＶＤ法に
より成長させ、後に薄膜トランジスタが形成される領域
にのみこれが残るようにパターニングする。
【００１２】次に、ゲート絶縁膜４を選択的にエッチン
グ除去してゲートバスライン３ａと外部とを接続するた
めのスルーホール（図示なし）を形成するとともに、ド
レインバス補強ライン３ｃの表面およびゲートバスライ
ン３ｂのドレインバスラインとの交差部分を除いた部分
の表面を露出させる。
グ除去してゲートバスライン３ａと外部とを接続するた
めのスルーホール（図示なし）を形成するとともに、ド
レインバス補強ライン３ｃの表面およびゲートバスライ
ン３ｂのドレインバスラインとの交差部分を除いた部分
の表面を露出させる。
【００１３】次に、Ｃｒを膜厚２０００Åにスパッタに
より付着し、これをパターニングして、ドレイン電極７
ａ、ドレインバスライン７ｂ、ゲートバス補強ライン７
ｃおよびソース電極８を形成する。ここでゲートバス補
強ライン７ｃはゲートバスライン３ｂ上の先の工程で露
出された部分を覆って形成される。
より付着し、これをパターニングして、ドレイン電極７
ａ、ドレインバスライン７ｂ、ゲートバス補強ライン７
ｃおよびソース電極８を形成する。ここでゲートバス補
強ライン７ｃはゲートバスライン３ｂ上の先の工程で露
出された部分を覆って形成される。
【００１４】次に、パッシベーション膜として膜厚２０
００ÅのＳｉ３ Ｎ４ をＣＶＤ法にて付着し、フォト
エッチング法により表示電極とのコンタクト用のスルー
ホール１１を形成する。更に、１０００ÅのＩＴＯ膜を
付着し、これをパターニングして表示電極１０を形成す
る。
００ÅのＳｉ３ Ｎ４ をＣＶＤ法にて付着し、フォト
エッチング法により表示電極とのコンタクト用のスルー
ホール１１を形成する。更に、１０００ÅのＩＴＯ膜を
付着し、これをパターニングして表示電極１０を形成す
る。
【００１５】このように構成されたアクティブマトリッ
クス基板においては、段差を大きくすることなくゲート
バスラインとドレインバスラインの配線抵抗を従来例の
１／２程度とすることができるので、配線遅延を１／２
程度に抑えることができ液晶パネルの表示品質を向上さ
せることができる。
クス基板においては、段差を大きくすることなくゲート
バスラインとドレインバスラインの配線抵抗を従来例の
１／２程度とすることができるので、配線遅延を１／２
程度に抑えることができ液晶パネルの表示品質を向上さ
せることができる。
【００１６】図３の（ａ）、（ｂ）は本発明の第２の実
施例を示す断面図であって、これらの図は図２の（ａ）
、（ｂ）と同等の部分を示す図である。第２の実施例の
先の実施例と相違する点は、ガラス基板１上に膜厚８０
０ÅのＩＴＯ膜からなる、蓄積容量用の下部電極２ａお
よびこの電極を引き出すための下部電極バスライン２ｂ
が形成されている点である。
施例を示す断面図であって、これらの図は図２の（ａ）
、（ｂ）と同等の部分を示す図である。第２の実施例の
先の実施例と相違する点は、ガラス基板１上に膜厚８０
０ÅのＩＴＯ膜からなる、蓄積容量用の下部電極２ａお
よびこの電極を引き出すための下部電極バスライン２ｂ
が形成されている点である。
【００１７】下部電極バスライン２ｂが形成された場合
には、ドレインバス補強ライン３ｃは、図３の（ｂ）に
示すように、下部電極バスライン２ｂとドレインバスラ
イン７ｂとの交差部分をも除いた部分に形成される。
には、ドレインバス補強ライン３ｃは、図３の（ｂ）に
示すように、下部電極バスライン２ｂとドレインバスラ
イン７ｂとの交差部分をも除いた部分に形成される。
【００１８】
【発明の効果】以上説明したように、本発明は、ゲート
バスラインをドレインバスラインと同時に形成される導
電層によって補強し、またドレインバスラインをゲート
バスラインと同時に形成される導電層によって補強する
ものであるので、本発明によれば、基板上での段差を増
大させることなくまた新たな工程を追加することなくバ
スラインの実効的膜厚を２倍程度とすることができる。
バスラインをドレインバスラインと同時に形成される導
電層によって補強し、またドレインバスラインをゲート
バスラインと同時に形成される導電層によって補強する
ものであるので、本発明によれば、基板上での段差を増
大させることなくまた新たな工程を追加することなくバ
スラインの実効的膜厚を２倍程度とすることができる。
【００１９】従って、本発明によれば、ゲートバスライ
ン、ドレインバスラインの配線抵抗を、すなわち配線遅
延を従来例の１／２程度に抑えることができるので、基
板が大型化しても駆動波形の歪みを抑制することができ
、液晶表示装置の表示品質を良好に維持することができ
る。
ン、ドレインバスラインの配線抵抗を、すなわち配線遅
延を従来例の１／２程度に抑えることができるので、基
板が大型化しても駆動波形の歪みを抑制することができ
、液晶表示装置の表示品質を良好に維持することができ
る。
【図１】本発明の第１の実施例を示す平面図。
【図２】図１のＡ−Ａ′線、Ｂ−Ｂ′線、Ｃ−Ｃ′線の
断面図。
断面図。
【図３】本発明の第２の実施例を示す断面図。
【図４】従来例の平面図。
１…ガラス基板、 ２ａ…蓄積容量の下部電極、
２ｂ…下部電極バスライン、 ３ａ…ゲ
ート電極、 ３ｂ…ゲートバスライン、
３ｃ…ドレインバス補強ライン、 ４…ゲート絶
縁膜、 ５…非晶質シリコン膜、 ６…ｎ
＋ 型非晶質シリコン膜、 ７ａ…ドレイン電極
、 ７ｂ…ドレインバスライン、 ７ｃ…
ゲートバス補強ライン、 ８…ソース電極、
９…パッシベーション膜、 １０…表示電極、
１１…スルーホール。
２ｂ…下部電極バスライン、 ３ａ…ゲ
ート電極、 ３ｂ…ゲートバスライン、
３ｃ…ドレインバス補強ライン、 ４…ゲート絶
縁膜、 ５…非晶質シリコン膜、 ６…ｎ
＋ 型非晶質シリコン膜、 ７ａ…ドレイン電極
、 ７ｂ…ドレインバスライン、 ７ｃ…
ゲートバス補強ライン、 ８…ソース電極、
９…パッシベーション膜、 １０…表示電極、
１１…スルーホール。
Claims (2)
- 【請求項１】 複数のドレインバスラインと、これに
交差する複数のゲートバスラインと、ドレイン電極が前
記ドレインバスラインの１つに接続されゲート電極が前
記ゲートバスラインの１つと接続された複数の薄膜トラ
ンジスタと、を備えたアクティブマトリックス基板にお
いて、前記ゲートバスラインは、該ゲートバスラインが
他のバスラインと交差している部分を除いて前記ドレイ
ンバスラインを構成する導電層と同時に形成される導電
層によって補強されていることを特徴とするアクティブ
マトリックス基板。 - 【請求項２】 複数のドレインバスラインと、これに
交差する複数のゲートバスラインと、ドレイン電極が前
記ドレインバスラインの１つに接続されゲート電極が前
記ゲートバスラインの１つと接続された複数の薄膜トラ
ンジスタと、を備えたアクティブマトリックス基板にお
いて、前記ドレインバスラインは、該ドレインバスライ
ンが他のバスラインと交差している部分を除いて前記ゲ
ートバスラインを構成する導電層と同時に形成される導
電層によって補強されていることを特徴とするアクティ
ブマトリックス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3093247A JPH04303826A (ja) | 1991-03-30 | 1991-03-30 | アクティブマトリックス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3093247A JPH04303826A (ja) | 1991-03-30 | 1991-03-30 | アクティブマトリックス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04303826A true JPH04303826A (ja) | 1992-10-27 |
Family
ID=14077180
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3093247A Pending JPH04303826A (ja) | 1991-03-30 | 1991-03-30 | アクティブマトリックス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04303826A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997026585A1 (fr) * | 1996-01-18 | 1997-07-24 | Hitachi, Ltd. | Dispositif d'affichage a cristaux liquides et procede de fabrication associe |
| WO1999044094A1 (fr) * | 1998-02-25 | 1999-09-02 | Matsushita Electric Industrial Co., Ltd. | Substrat a matrice active et affichage a cristaux liquides comprenant ce substrat |
| JP2006227648A (ja) * | 2006-05-17 | 2006-08-31 | Advanced Display Inc | 液晶表示装置およびその製造方法 |
| JP2006227649A (ja) * | 2006-05-17 | 2006-08-31 | Advanced Display Inc | 液晶表示装置およびその製造方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61105582A (ja) * | 1984-10-29 | 1986-05-23 | 富士通株式会社 | 薄膜トランジスタマトリツクスとその製造方法 |
| JPS6375782A (ja) * | 1986-09-18 | 1988-04-06 | 富士通株式会社 | アクテイブマトリツクス型表示パネル |
| JPH01259322A (ja) * | 1988-04-11 | 1989-10-17 | Hitachi Ltd | 薄膜半導体スイッチング素子マトリックス基板とその製造方法及びそれを用いた画像表示装置 |
| JPH0253033A (ja) * | 1988-08-18 | 1990-02-22 | Matsushita Electric Ind Co Ltd | 画像表示装置用半導体装置及びその製造方法 |
| JPH02198429A (ja) * | 1989-01-27 | 1990-08-06 | Nec Corp | 薄膜電界効果型トランジスタ素子アレイ |
| JPH02232627A (ja) * | 1989-03-06 | 1990-09-14 | Hitachi Ltd | アクティブマトリクス回路基板と、その製造方法と、アクティブマトリクス回路基板を用いた画像表示装置 |
-
1991
- 1991-03-30 JP JP3093247A patent/JPH04303826A/ja active Pending
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| US6356326B1 (en) | 1998-02-25 | 2002-03-12 | Matsushita Electric Industrial Co., Ltd. | Active matrix substrate of a liquid crystal display comprising an insulating layer being made of solid solution of SiOx /SINy |
| JP2006227648A (ja) * | 2006-05-17 | 2006-08-31 | Advanced Display Inc | 液晶表示装置およびその製造方法 |
| JP2006227649A (ja) * | 2006-05-17 | 2006-08-31 | Advanced Display Inc | 液晶表示装置およびその製造方法 |
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