KR100192371B1 - 액정표시장치의 구조 및 제조방법 - Google Patents

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Abstract

본 발명은 액정표시장치에 관한 것으로, 특히 금속층에 의한 스트레스와 단차를 감소시키고 개구율을 향상시키기 위해 박막트랜지스터와 화소전극 간의 구조를 개선한 액정표시장치에 관한 것이다.
이와 같은 본 발명의 액정표시장치는 복수개의 데이타 라인과 복수개의 게이트 라인이 서로 수직한 방향으로 배열되어 각 화소마다 박막 트랜지스터와 화소전극이 형성되는 액정표시장치에 있어서, 상기 박막트랜지스터의 소오스/드레인 전극으로 금속 실리사이드 또는 금속층과 실리사이드가 적층되고, 상기 데이타 라인은 금속층과 금속 실리사이드층이 교번 연결되어 형성되도록 한 액정표시장치의 구조 및 제조방법에 관한 것이다.

Description

액정표시장치의 구조 및 제조방법
제1도는 종래의 액정표시장치의 레이 아웃도.
제2a~f도는 종래의 제1도 A-A'선상의 공정 단면도.
제3도는 본 발명 제1 실시예의 액정표시장치 레이 아웃도.
제4 a~h도 는 제3도 A-A' 선상의 본 발명 제1 실시예의 공정 단면도.
제5 a~b도는 제3도 A-A' 선상의 본 발명 제2 실시예의 공정 단면도.
제6도는 제3도 A-A' 선상의 본 발명 제1 실시예의 구조 단면도.
제7도는 제3도 A-A' 선상의 본 발명 제2 실시예의 구조 단면도.
제8도는 본 발명 제2 실시예의 액정표시장치 레이 아웃도.
제9a~c도는 제8도 A-A'선상의 본 발명 제3 실시예의 공정 단면도.
제10도는 제8도 A-A'선상의 본 발명 제4 실시예의 구조 단면도.
제11도는 본 발명 제3 실시예의 액정표시장치 레이 아웃도.
제12도는 제11도 A-A'선상의 본 발명 제5 실시예 따른 구조 단면도.
제13도는 본 발명 제4 실시예의 액정표시장치 레이 아웃도.
제14도는 제13도 A-A'선상의 본 발명 제6 실시예에 따른 구조 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 유리기판 22 : 게이트전극
23 : 게이트 절연막 24 : 비정질 실리콘
24a : 활성층 25 : 절연막
25a : 에치 스토퍼 26, 31 : 감광막
27 : 고융점 금속 27a : 금속 패턴
28 : 금속 실리사이드 29 : 화소 전극
30 : 보호막
본 발명은 액정표시장치에 관한 것으로, 특히 금속층에 의한 스트레스와 단차를 감소시키고 개구율을 향상시키기 위해 박막트랜지스터와 화소전극 간의 구조를 개선한 액정표시장치의 구조 및 제조 방법에 관한 것이다.
일반적으로 액정표시장치(TFT-LCD)는 박막트랜지스터(TFT, Thin Film Transistor)와 화소전극이 배열되어 있는 하판(bottom plate)과, 색상을 나타내기 위한 칼라 필터(color filter) 및 공통전극으로 구성된 상판, 그리고 이 두 기판 사이에 채워져 있는 액정으로 구성되어 있다.
이와 같은 액정표시장치의 하판에 배열된 종래의 박막트랜지스터와 화소전극의 레이 아웃을 제1도에 도시하였다.
즉, 수평방향으로 게이트 라인(G/L)이 배열되고 수직방향으로 데이타 라인(D/L)이 배열되어, 게이트 라인(G/L)과 데이타 라인(D/L)이 교차되는 부분에 게이트 라인(G/L)을 게이트 전극(G)으로 하고 데이타 라인(D/L)을 소오스 전극(S)으로 하여 드레인 전극(D)측에 화소전극(P)이 연결되는 박막트랜지스터가 형성된다.
이와 같이 구성되는 액정표시장치에 있어서 종래의 박막트랜지스터 및 화소전극의 구조 및 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
제2도는 종래의 제1도 A-A'선상의 공정 단면도이다.
종래의 박막트랜지스터 및 화소전극 제조방법은 제2a도와 같이 유리기판(1)에 게이트전극(2)을 형성한 후, 상기 게이트 전극(2)을 포함한 기판(1)전면에 게이트 절연막(3)비정질 실리콘층(4), n+비정질 실리콘층(5), 및 크롬층(6)을 차례로 증착한다.
제2b도와 같이 박막트랜지스터의 활성영역을 정의하여 활성영역에만 남도록 상기 비정질 실리콘층(4),n+비정질 실리콘층(5), 및 크롬층(6)을 선택적으로 제거한다. 그리고 150℃~300℃에서 30분~60분간 어닐링하여 크롬층(6)과 n+비정질 실리콘층(5) 사이에 크롬 실리사이드층(7)을 형성한 후, 상기 미 반응한 크롬층(6)을 제거한다.
제2 c도와 같이 전면에 네가티브 형 포토레지스터(8)를 증착하고 상기 게이트 전극(2)을 마스크로 이용하여 배면 노광하고 현상한다.
그리하여 제2d도와 같이 게이트 전극(2)상측의 포토레지스트(8)를 선택적으로 제거한다.
제2e도와 같이 남아있는 포토레지스트(18)를 마스크로 이용하여 노출된(채널영역)크롬 실리사이드층(7)과 n+비정질실리콘층(5)을 차례로 제거하고 상기 포토레지스트(8)도 제거한다.
제2f도와 같이 전면에 질화막(10)을 증착하고 상기 크롬 실리사이드층(7)상에 콘택홀을 형성한 다음, 상기 크롬 실리사이드층(7)에 연결되도록 소오소(S) 및 드레인(D) 전극을 형성한다.
그리고 도면에는 도시되지 않았지만 상기 드레인 전극(D)에 연결되도록 화소전극(P)형성한다.
그러나 이와 같은 종래의 액정표시장치에 있어서는 다음과 같은 문제점이 있었다.
첫째, 화소전극과 연결되는 박막트랜지스터의 드레인 전극(또는 소오스 전극)에 금속층이 형성되므로 금속층 증착시의 압축에 의한 스트레스에 의해 기판이 휘어지게 되며 금속층이 차지하는 영역만큼 개구율이 저하된다.
둘째, 박막트랜지스터의 소오스/드레인 전극이 금속층으로 형성되고 그 위에 화소전극이 연결되므로 단차가 발생하게 된다.
셋째, 실리사이드를 형성하기 위한 금속 증착 공정과 소오스/드레인 전극을 형성하기 위한 금속 증착 공정을 별도로 하므로 공정이 복잡하다.
넷째, 박막트랜지스터의 드레인 영역에 금속으로 된 드레인 전극이 형성되기 때문에 개구율이 감소된다.
본 발명은 이와같은 문제점을 해결하기 위하여 안출된 것으로 개구율을 증가시키고 금속에 의한 스트레스를 감소시키며 단차를 개선시킨 액정표시장치를 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명의 액정표시장치의 구조는 복수개의 데이타 라인과 복수개의 게이트 라인이 서로 수직한 방향으로 배열되어 각 화소마다 박막트랜지스터와 화소전극이 형성되는 액정표시장치에 있어서 상기 박막트랜지스터의 소오스/드레인 전극으로 실리사이드층 또는 실리사이드층/금속이 적층되도록 하고, 상기 데이타 라인은 금속층과 실리사이드층이 적층되거나 상기 실리사이드층 및 금속층이 교번 연결되도록 구성됨에 그 특징이 있다.
또한 이와 같은 목적을 달성하기 위한 본 발명의 액정표시장치의 제조방법은 복수개의 데이타 라인과 복수개의 게이트 라인이 서로 수직한 방향으로 배열되어 각 화소마다 박막트랜지스터와 화소전극이 형성되는 액정표시장치의 제조방법에 있어서, 기판위에 게이트전극을 구비한 게이트 라인을 형성하는 단계와, 상기 게이트 라인을 포함한 상기 기판 전면에 게이트 절연막, 반도체층, 및 절연막을 차례로 형성하는 단계와, 상기 절연막을 선택적으로 제거하여 게이트 전극 상측에 에치 스토퍼를 형성하는 단계와, 상기 반도체층을 선택적으로 제거하여 박막트랜지스터의 활성층 및 데이타 라인영역에 리던던시 라인을 형성하는 단계와 전면에 금속층을 증착하여 상기 활성층 및 리던던시 라인의 표면에 실리사이드를 형성하는 단계와, 상기 금속층을 선택적으로 제거하여 데이타 라인 패턴을 형성하는 단계와, 상기 실리사이드 일측에 연결되도록 화소전극을 형성하는 단계를 포함하여 이루어짐에 그 특징이 있다.
상기와 같은 본 발명의 액정표시장치의 구조 및 제조방법을 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다. 제3도는 본 발명 제1 실시예의 액정표시장치 레이 아웃도이고,제4 a~h도 는 제3도 A-A' 선상의 본 발명 제1 실시예의 공정 단면도이며, 제5 a~b도는 제3도 A-A' 선상의 본 발명 제2 실시예의 공정 단면도이고, 제6도는 본 발명 제1실시예에 따른 제3도 A-A' 선상의 구구조 단면도이며, 제7도는본 발명 제2실시예에 따른 제3도 A-A' 선상의 구조 단면도이다.
먼저 본 발명 제1실시예에 따른 액정 표시장치의 박막트랜지스터와 화소전극의 레이 아웃은 제3 도와 같다.
즉, 제3도는 게이트 라인 및 데이타 라인과 박막트랜지스터 및 화소전극부분을 중점적으로 나타낸 것으로 , 데이타 라인과 박막트랜지스터의 소오스 전극에는 금속층이 형성되고 박막트랜지스터의 드레인전극에는 금속층이 형성되지 않으며, 박막트랜지스터의 활성영역에 반도체층(활성층)이 형성됨은 물론 데이타 라인 하측에도 반도체층이 형성되는 리던던시(Redundancy) 구조를 갖도록 형성되어 있다.
따라서 제3 도와 같은 레이 아웃을 갖는 본 발명 제1 실시예의 액정표시장치의 제조 방법은 제4a도와 같이 유리기판(21)에 게이트전극(22)을 형성하고, 상기 게이트 전극(22)을 포함한 유리기판(21)전면에 질화 실리콘 등의 게이트 절연막(23)과 비정질 실리콘막(24), 질화막 등의 절연막(25), 및 제1 감광막(31)을 차례로 증착한다.
제4b도와 같이 상기 게이트 전극(22)을 마스크로 이용한 배면 노광 및 식각 공정으로 상기 절연막(25)을 선택적으로 제거하여 에치 스토퍼(25a)를 형성한 후, 상기 제1 감광막(31)을 제거한다.
제4c도와 같이 에치스토퍼(25a)가 형성된 기판 전면에 제2 감광막(26)을 증착하고 제4 d도와 같이 활성영역 패턴 마스크(도면에는 도시되지 않음)를 이용한 사진식각공정으로 상기 비정질 실리콘막(24)을 선택적으로 제거하여 활성층(24a)을 형성하고 제2감광막(26)을 제거한다.
이 때, 상기 활성층(24a)은 박막 트랜지스터의 활성영역은 물론 차후에 데이타 라인이 형성될 부분에도 남아있게 된다.
제4e도와 같이 상기 에치 스토퍼(25a) 및 활성층(24a)을 포함한 게이트 절연막(23)전면에 크롬 또는 텅스텐 등의 고융점 금속(27)을 증착한다.
이 때 고융점 금속(27)을 증착하면 활성층(24a)과 고융점 금속(27)이 접촉되는 부분에는 금속 실리사이드(28)가 형성된다.
제4f도와 같이 사진식자 공정으로 데이타 라인 및 박막 트랜지스터의 소오스전극이 될 부분을 정의하여 불필요한 부분의 고융점 금속(27)을 제거하여 금속 패턴(27a)을 형성한다.
제4g도와 같이 상기 고융점 금속(27)이 제거된 박막트랜지스터 드레인 영역의 금속 실리사이드(28)에 연결되도록 화소전극(29)을 형성한다.
제4h도와 같이 전면에 보호막(30)을 형성한다.
한편, 제3 도와 같은 레이 아웃을 갖는 본 발명 제2 실시예의 액정표시장치의 제조방법은 제5 도와 같다.
즉, 본 발명 제1 실시예의 제4f도와 같이 형성한 상태에서, 제5a도와 같이 전면에 보호막(30)을 형성한 후, 제5b도와 같이 드레인 영역의 금속 실리사이드(28)에 연결되도록 화소전극(29)을 형성한다.
이와 같이 제조되는 본 발명 제1 및 제2 실시예의 액정표시장치 구조는 제6도 또는 제7 도와 같다.
즉, 유리기판(21)위에 게이트 전극(22)이 형성되고, 게이트 전극(22)을 포함한 유리기판(21) 전면에 게이트 절연막(23)이 형성된다.
그리고 게이트 절연막(23)위에 활성층(24a)이 형성되고 활성층(24a) 상측에 상기 게이트 전극과 같은 폭으로 에치 스토퍼(25a)가 형성된다.
계속해서 에치스토퍼(25a)에 의해 노출된 활성층(24a) 양측의 표면에 금속실리사이드(28)가 형성되며, 일측의 상기 금속 실리사이드층(28)에 금속 전극(27a)이 형성되고 타측 금속 실리사이드층(28)위에는 화소전극(29)이 형성된 구조를 갖는다.
여기서 본 발명 제1 실시예의 액정표시장치의 구조는 화소전극(29)이 화소영역의 게이트 절연막(23)위에 형성되어 타측의 상기 금속 실리사이드층(28)과 연결되는 구조로 형성되고, 본 발명 제2 실시예의 액정표시장치의 구조는 화소전극(29)이 보호막(27)위에 형성되어 타측의 상기 금속 실리사이드층(28)과 연결되는 구조로 형성된 것이다.
한편, 제8도는 본 발명 제2 실시예의 액정표시장치 레이 아웃도이고, 제9a~c도는제8도 A-A'선상의 본 발명 제3 실시예의 공정 단면도이며, 제10도는 제8도 A-A'선상의 본 발명 제4 실시예의 구조 단면도이고, 제11도는 제8도 A-A'선상의 본 발명 제5 실시예의 구조 단면도이다.
본 발명 제2 실시예의 액정표시장치의 레이 아웃은 제8 도와 같이 박막트랜지스터와 박막트랜지스터 인접부위의 데이타 라인상에만 리던던시 라인(반도체층)이 형성되고, 상기 리던던시 라인 표면 부위에는 금속 실리사이드층이 형성되며, 상기 금속 실리사이드 층이 형성되지 않은 부분의 데이타 라인에는 단일 금속층이 형성된 것이다.
제8 도와 같은 레이 아웃을 갖는 본 발명 제3 실시예의 액정표시장치의 제조방법은 제9a도와 같이 유리기판(21)에 게이트 전극(22)을 형성하고 제4a~d도와 같은 공정에 의해 게이트 절연막(23), 활성층(24a)및 에치 스토퍼(25a)를 차례로 형성한다.
이때, 상기 활성층(24a)은 박막트랜지스터의 활성영역은 물론 박막트랜지스터에 인접한 부분의 데이타 라인이 형성될 부분에도 남아있도록 한다.
제9b도와 같이 상기 에치 스토퍼(25a) 및 활성층(24a)을 포함한 게이트 절연막(23) 전면에 크롬 또는 텅스텐 등의 고융점 금속(제9 도에는 도시되지 않음)을 증착하고 열처리한다.
이 때, 활성층(24a)고융점 금속이 접촉되는 부분에는 금속 실리사이드(28)가 형성된다. 그리고 사진식각 공정으로 데이타 라인이 될 부분을 정의하여 불필요한 부분의 고융점 금속을 제거하여 데이타 라인 금속 패턴을 형성한다.
이 때, 금속 패턴은 제8 도와 같이 데이타 라인 영역에서 상기 활성층(24a)위에 형성된 실리사이드(28)와 금속 패턴이 접촉되도록 하고 박막트랜지스터의 소오스/드레인 영역에는 실리사이드(28)만이 남도록 한다.
제9c도와 같이 상기 드레인 영역의 실리사이드(28)에 연결되도록 화소영역에 화소 전극(29)을 형성하고 전면에 보호막(30)을 형성한다.
한편, 제8 도와 같은 레이 아웃을 갖는 본 발명 제4 실시예의 액정표시장치의 제조방법은 제10도와 같다.
즉, 제9 도와 같은 공정에서 화소전극(29)보다 보호막(30)을 먼저 형성하고 드레인 영역에 콘택홀을 형성한 다음 화소전극(29)을 나중에 형성한 것이다.
제11도는 본 발명 제3 실시예의 액정표시장치 레이 아웃도이고, 제12도는 제11도 A-A'선상의 본 발명 제5 실시예에 따른 구조 단면도이다.
본 발명 제3 실시예의 액정표시장치의 레이아웃은 제11도와 같이 게이트 라인과 데이타 라인이 교차되는 부분에 반도체층이 형성되어 교차되는 부분에는 실리사이드와 금속층이 적층된 구조를 갖는다.
즉, 게이트 라인과 데이타 라인이 교차되는 부분의 단면은 제12 도와 같다.
제13도는 본 발명 제4 실시예의 액정표시장치 레이 아웃도이고, 제14도는 제13도 A-A'선상의 본 발명 제6 실시예에 따른 구조 단면도이다.
본 발명 제4 실시예의 액정표시장치의 레이아웃은 제13도와 같이 데이타 라인의 중간 중간에 반도체층이 형성되어 상기 반도체층 위에 실리사이드가 형성되고, 상기 실리사이드에 금속층이 연결되어 전체 데이타 라인을 구성하도록 형성된 것이다.
즉, 제13도 A-A'선상의 단면은 제14도와 같다.
이상에서 설명한 바와 같은 본 발명의 액정표시장치에 있어서는 다음과 같은 효과가 있다.
첫째, 박막트랜지스터의 소오스 또는 드레인 영역에 금속 전극이 형성되지 않기 때문에 개구율을 향상시키고 금속전극에 의한 스트레스가 감소되며, 화소전극의 단차가 감소하게 된다.
둘째, 금속 실리사이드를 형성하기 위하여 증착한 금속을 전극으로 사용하기 때문에 공정이 단순화된다.
세째, 에치 스토퍼를 게이트 전극과 같은 위치에 동일 폭으로 형성하여 실리사이드를 형성하기 때문에 소오스/드레인 영역과 게이트 전극의 오버랩으로 인한 기생 커패시턴스를 감소시켜 액정표시장치의 특성을 향상시킨다.
네째, 데이타 라인에 부분적으로 금속층을 형성하지 않고 실리사이드를 형성하므로 금속 배선에 의한 기판의 스트레스가 감소되어 신호 라인의 단선을 방지할 수 있다.

Claims (14)

  1. 복수개의 데이타 라인과 복수개의 게이트 라인이 서로 수직한 방향으로 배열되어 각 화소마다 박막 트랜지스터와 화소전극이 형성되는 액정표시장치에 있어서, 상기 박막트랜지스터의 소오스/드레인 전극으로 금속 실리사이드 또는 금속층과 실리사이드가 적층되고, 상기 데이타 라인은 금속층과 금속 실리사이드층이 교번 연결되어 형성됨을 특징으로 하는 액정표시장치의 구조.
  2. 복수개의 데이타 라인과 복수개의 게이트 라인이 서로 수직한 방향으로 배열되어 각 화소마다 박막 트랜지스터와 화소전극이 형성되는 액정표시장치에 있어서, 기판위에 형성되는 게이트 전극을 구비한 게이트 라인 ; 상기 게이트 라인을 포함한 상기 기판위에 형성되는 게이트 절연막 ; 상기 게이트 전극 상측의 박막 트랜지스터 영역 데이타 라인 영역의 상기 게이트 절연막위에 형성되는 반도체층 ; 상기 게이트 전극 상측의 반도체층 위에 형성되는 에치 스토퍼층 ; 상기 반도체층의 노출된 표면에 형성되는 실리사이드층 ; 상기 데이타 라인 영역 및 박막 트랜지스터의 소오스 영역의 상기 실리사이드층 위에 형성되는 금속전극 ; 그리고 상기 박막 트랜지스터의 드레인 영역의 실리사이드층에 연결되는 화소전극을 포함하여 구성됨을 특징으로 하는 액정표시장치의 구조.
  3. 제2 항에 있어서, 상기 박막트랜지스터 드레인 영역의 실리사이드층에 콘택홀을 갖고 상기 콘택 홀을 통해 화소전극과 타측 실리사이드층이 연결되도록 화소전극 하측에 형성되는 절연막을 더 포함하여 구성됨을 특징으로 하는 액정표시장치의 구조.
  4. 제2항에 있어서, 화소전극 및 실리사이드층, 에치 스토퍼층, 금속전극 상에 걸쳐 절연막이 더 형성됨을 특징으로 하는 액정표시장치의 구조.
  5. 복수개의 데이타 라인과 복수개의 게이트 라인이 서로 수직한 방향으로 배열되어 각 화소마다 박막 트랜지스터와 화소전극이 형성되는 액정표시장치에 있어서, 기판위에 형성되는 게이트 전극을 구비한 게이트 라인 ; 상기 게이트 라인을 포함한 상기 기판위에 형성되는 게이트 절연막 ; 상기 게이트 전극 상측의 박막 트랜지스터 영역 및 상기 박막트랜지스터에 인접한 데이타 라인 영역의 상기 게이트 절연막위에 형성되는 반도체층 ; 상기 게이트 전극 상측의 반도체층 위에 형성되는 에치 스토퍼층, 상기 에치스토퍼층이 형성된 부분을 제외한 반도체층의 표면에 형성되는 실리사이드층, 상기 데이타 라인 영역에서 이웃하는 실리사이드층에 연결되어 상기 게이트 절연막 위에 형성되는 금속전극, 그리고 상기 박막트랜지스터 영역의 일측 실리사이드층에 연결되는 화소전극을 포함하여 구성됨을 특징으로 하는 액정표시장치의 구조.
  6. 복수개의 데이타 라인과 복수개의 게이트 라인이 서로 수직한 방향으로 배열되어 각 화소마다 박막 트랜지스터와 화소전극이 형성되는 액정표시장치에 있어서, 게이트 라인과 교차되는 부분의 데이타 라인은 반도체층과 실리사이드층 및 금속층이 적층되어 형성되고 그 이외의 데이타 라인은 금속층으로 형성됨을 특징으로 하는 액정표시장치의 구조.
  7. 복수개의 데이타 라인과 복수개의 게이트 라인이 서로 수직한 방향으로 배열되어 각 화소마다 박막 트랜지스터와 화소전극이 형성되는 액정표시장치에 있어서, 데이타 라인은 실리사이드층과 금속층이 교번하여 연결되어 형성됨을 특징으로 하는 액정표시장치의 구조.
  8. 복수개의 데이타 라인과 복수개의 게이트 라인이 서로 수직한 방향으로 배열되어 각 화소마다 박막 트랜지스터와 화소전극이 형성되는 액정표시장치에 있어서, 기판위에 게이트 전극을 구비한 게이트 라인을 형성하는 단계와 ; 상기 게이트 라인을 포함한 상기 기판 전면에 게이트 절연막, 반도체층, 및 절연막을 차례로 형성하는 단계와 ; 상기 절연막을 선택적으로 제거하여 게이트 전극 상측에 에치 스토퍼를 형성하는 단계와 ; 상기 반도체층을 선택적으로 제거하여 박막트랜지스터의 활성층 및 데이타 라인 영역에 리던던시 라인을 형성하는 단계와 ; 전면에 금속층을 증착하여 상기 활성층 및 리던던시 라인의 표면에 실리사이드를 형성하는 단계와 ; 상기 금속층을 선택적으로 제거하여 데이타 라인 패턴을 형성하는 단계와 ; 상기 실리사이드 일측에 연결되도록 화소전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 액정표시장치의 제조방법.
  9. 제8 항에 있어서, 상기 반도체층을 선택적으로 제거하여 박막트랜지스터의 활성층 및 게이트 라인과 교차하는 데이타 라인 영역에 섬모양으로 리던던시 라인을 형성함을 특징으로 하는 액정표시장치의 제조방법.
  10. 제8항에 있어서, 상기 반도체층을 선택적으로 제거하여 박막트랜지스터의 활성층 및 데이타 라인 영역에 일정 구간마다 섬모양으로 리던던시 라인을 형성함을 특징으로 하는 액정표시장치의 제조방법.
  11. 복수개의 데이타 라인과 복수개의 게이트 라인이 서로 수직한 방향으로 배열되어 각 화소마다 박막 트랜지스터와 화소전극이 형성되는 액정표시장치의 제조방법에 있어서, 기판위에 게이트 전극을 구비한 게이트 라인을 형성하는 단계와 ; 상기 게이트 라인을 포함한 상기 기판 전면에 게이트 절연막, 반도체층, 및 절연막을 차례로 형성하는 단계와 ; 상기 절연막을 선택적으로 제거하여 게이트 전극 상측에 에치 스토퍼를 형성하는 단계와 ; 상기 반도체층을 선택적으로 제거 하여 박막트랜지스터의 활성층 및 데이타 라인 영역 전체에 활성층과 일체가 되도록 리던던시 라인을 형성하는 단계와 ; 전면에 금속층을 증착하여 상기 활성층 및 리던던시 라인의 표면에 실리사이드를 형성하는 단계와 ; 상기 금속층을 선택적으로 제거하여 데이타 라인 영역과 박막트랜지스터의 소오스 영역상에 금속 전극을 형성하는 단계와 ; 상기 박막트랜지스터 드레인 영역의 실리사이드 일측에 연결되도록 화소전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 액정표시장치의 제조방법.
  12. 제11 항에 있어서, 화소전극을 형성하기 전에 상기 드레인 영역의 실리사이드 일측에 콘택홀을 갖도록 기판 전면에 절연막을 증착하고 상기 콘택홀을 통해 실리사이드와 연결되도록 화소 전극을 형성함을 특징으로 하는 액정표시장치의 제조방법.
  13. 제11항에 있어서 상기 화소전극, 에치스토퍼층, 실리사이드, 및 금속 전극 전면에 보호막을 더 형성함을 특징으로 하는 액정표시장치의 제조방법.
  14. 복수개의 데이타 라인과 복수개의 게이트 라인이 서로 수직한 방향으로 배열되어 각 화소마다 박막 트랜지스터와 화소전극이 형성되는 액정표시장치에 있어서, 기판위에 게이트 전극을 구비한 게이트 라인을 형성하는 단계와 ; 상기 게이트 라인을 포함한 상기 판 전면에 게이트 절연막, 반도체층, 및 절연막을 차례로 형성하는 단계와 ; 상기 절연막을 선택적으로 제거하여 게이트 전극 상측에 에치 스토퍼를 형성하는 단계와 ; 상기 반도체층을 선택적으로 제거하여 박막트랜지스터의 활성층 및 박막 트랜지스터에 인접한 데이타 라인 영역에 상기 활성층과 일체가 되도록 리던던시 라인을 형성하는 단계와 ; 전면에 금속층을 증착하여 상기 활성층 및 리던던시 라인의 표면에 실리사이드를 형성하는 단계와 ; 상기 금속층을 선택적으로 제거하여 데이타 라인 영역에서 상기 리던던시 라인 상에 형성된 실리사이드들을 서로 연결하는 금속 전극을 형성하는 단계와 ; 상기 박막트랜지스터 영역의 실리사이드 일측에 연결되도록 화소전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 액정표시장치의 제조방법 .
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