KR101148163B1

KR101148163B1 - 어레이 기판 및 이를 갖는 표시장치

Info

Publication number: KR101148163B1
Application number: KR1020050066354A
Authority: KR
Inventors: 백승수; 김동규
Original assignee: 삼성전자주식회사
Priority date: 2005-07-21
Filing date: 2005-07-21
Publication date: 2012-05-23
Also published as: US7528412B2; JP2007034270A; JP4939832B2; KR20070011790A; US20070018159A1

Abstract

본 발명에 따른 어레이 기판은, 베이스 기판, 다수의 화소전극들, 다수의 제1 도전배선들, 다수의 제2 도전배선들 및 반도체 패턴들을 포함한다. 상기 화소전극들은 상기 베이스 기판 상에 배열된다. 상기 제1 도전배선들은 상기 화소전극들 사이에 배열된다. 상기 제2 도전배선들은 상기 제1 도전배선들과 교차부들에서 교차하여 매트릭스 형태로 배열되며, 적어도 한쌍이 인접한 화소전극들 사이에 배치되고, 상기 인접한 화소전극들 사이에 배치되는 한쌍은 인접하는 교차부들에서 상기 교차부 이외의 부분에 있어서의 해당간격보다 큰 최장간격을 갖는다. 상기 반도체패턴들은 상기 제1 및 제2 도전배선들 간의 상기 교차부들 사이에 개재되며, 상기 교차부 면적보다 큰 면적을 가지고, 상기 교차부들 사이에서 상기 최장간격보다 작은 간격으로 형성된다. 본 발명에 따른 어레이 기판은 게이트선과 데이터선의 교차부에서 발생하는 크로스토크(Crosstalk) 또는 단락 및 데이터선의 단선이 방지됨과 동시에 주어진 노광기 분해능 하에서 최대의 개구율이 확보되어 액정표시장치의 수율 및 표시품질을 향상시킬 수 있다.

액정표시장치, 개구율

Description

어레이 기판 및 이를 갖는 표시장치 {THIN FILM TRANSISTOR SUBSTRATE AND DISPLAY DEVICE HAVING THE SAME}

도 1은 본 발명의 일 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이다.

도 2는 도 1의 A 영역을 확대 도시한 평면도이다.

도 3은 도2의 I-I선을 따라 자른 단면을 도시한 단면도이다.

도 4는 본 발명의 다른 실시예에 다른 액정 표시 장치용 박막 트랜지스터 기판의 부분 확대도이다.

도 5 는 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이다.

도 6은 도 5의 B영역을 확대 도시한 평면도이다.

도 7은 도 6의 II-II선을 따라 자른 단면을 도시한 단면도이다.

도 8은 본 발명의 일 실시예에 따른 액정 표시 장치의 단면도이다.

<도면의 주요 부호의 설명>

100 : 베이스 기판 110 : 게이트선

110`: 스토리지 배선 120 : 게이트 절연막

130 : 반도체층 140 : 데이터선

150 : 보호막 160 : 화소전극

170 : 박막트랜지스터 기판 180 : 컬러필터기판

본 발명은 어레이 기판 및 이를 갖는 표시장치에 관한 것으로, 상세하게는 크로스토크(Crosstalk)현상과 단락 및 데이터선의 단선이 방지되고 주어진 노광기 분해능 하에서 최대의 개구율을 확보할 수 있는 어레이 기판 및 상기 어레이 기판을 갖는 표시장치에 관한 것이다.

현재 널리 사용되고 있는 평판 표시 장치 중 하나인 액정표시장치는 게이트선과 데이터선이 매트릭스 형태로 배열되어 있는 박막트랜지스터 기판을 포함하여 구성된다. 종래의 박막트랜지스터기판의 경우 하나의 화소전극 마다 게이트선과 데이터선이 하나씩 배열되는 형태로 구성되었으나 최근 들어서는 광시야각 확보를 위해 또는 사용되는 드라이버 IC의 개수를 줄이기 위해 또는 기타 다른 여러가지 이유로 인하여 단위 화소마다 두개의 게이트선 또는 두개의 데이터선이 배열되는 형태(이하 이중배선구조)가 개발되고 있다. 이러한 이중배선구조의 경우 최대의 개구율 확보를 위해 인접한 단위 화소 사이에 배열된 두 개의 배선간 간격을 최소화하는 것이 중요하다. 이때 배선 간의 최소간격은 공정에 사용되는 노광기의 분해능 임계치에 의해 결정된다.

한편, 게이트선과 데이터선 또는 스토리지 배선과 데이터선이 매트릭스 형태 로 교차함에 따라 데이터선과 게이트선의 교차부 또는 데이터선과 스토리지 배선의 교차부에서 크로스토크(Crosstalk) 현상이 발생하거나 단락이 발생하기 쉽고 게이트 금속배선(게이트 배선 및 스토리지 배선)의 단차부로 인하여 데이터선의 단선이 발생하기 쉬운 문제가 있다. 크로스토크를 줄이기 위해서는 배선의 교차부의 폭을 줄이는 방법이 있으나 그럴 경우 단선 방지에 불리하며 교차부 사이에 완충막을 형성하여 크로스토크 및 단선을 방지할 경우 고개구율 확보에 불리하여 문제가 된다.

본 발명의 목적은 이중배선구조를 갖는 어레이 기판의 배선간 교차부에서 발생하는 크로스토크 또는 단락 및 데이터선 단선을 방지함과 동시에 주어진 노광기 분해능 하에서 최대의 개구율을 확보함으로써 액정표시장치의 수율 및 표시품질을 향상시키는 어레이 기판을 제공하는 것이다.

본 발명의 다른 목적은 상기 어레이 기판을 갖는 표시장치를 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 어레이기판은 베이스 기판, 다수의 화소전극들, 다수의 제1 도전배선들, 다수의 제2 도전배선들 및 반도체 패턴들을 포함한다. 상기 화소전극들은 상기 베이스 기판 상에 배열된다. 상기 제1 도전배선들은 상기 화소전극들 사이에 배열된다. 상기 제2 도전배선들은 상기 제1 도전배선들과 교차부들에서 교차하여 매트릭스 형태로 배열되며, 적어도 한쌍이 인접한 화소전극들 사이에 배치되고, 상기 인접한 화소전극들 사이에 배치되는 한쌍은 인접하는 교차부들에서 상기 교차부 이외의 부분에 있어서의 해당간격보다 큰 최장간격을 갖는다. 상기 반도체패턴들은 상기 제1 및 제2 도전배선들 간의 상기 교차부들 사이에 개재되며, 상기 교차부 면적보다 큰 면적을 가지고, 상기 교차부들 사이에서 상기 최장간격보다 작은 간격으로 형성된다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 액정표시장치는 어레이 기판, 대향기판 및 액정층을 포함한다. 상기 어레이 기판은 하부 베이스기판과, 상기 하부 베이스기판 상에 배열되는 다수의 화소전극들과, 상기 화소전극들 사이에 배열되는 다수의 제1 도전배선들과, 상기 제1 도전배선들과 교차부들에서 교차하여 매트릭스 형태로 배열되며 적어도 한쌍이 인접한 화소전극들 사이에 배치되고 상기 인접한 화소전극들 사이에 배치되는 한쌍은 인접하는 교차부들에서 상기 교차부 이외의 부분에 있어서의 해당간격보다 큰 최장간격을 갖는 다수의 제2 도전배선들과, 상기 제1 및 제2 도전배선들 간의 상기 교차부들 사이에 개재되며 상기 교차부 면적보다 큰 면적을 가지며 상기 교차부들 사이에서 상기 최장간격보다 작은 간격으로 형성된 반도체 패턴들을 포함한다. 상기 대향기판은 상부 베이스기판과, 상기 상부베이스기판 상에 형성되는 공통전극을 포함한다. 상기 액정층은 상기 어레이기판과 상기 대향기판의 사이에 개재된다.

상기 어레이 기판은 박막트랜지스터 기판, COA(Color Filter On Array Substrate)기판, 등을 포함한다. 상기 대향기판은 컬러필터기판, 투명한 공통전극기판 등을 포함한다.

상술한 바와 같이 본 발명에 따른 어레이 기판은 게이트선과 데이터선의 교차부에서 발생하는 크로스토크 또는 단락 및 데이터선 단선이 방지됨과 동시에 주어진 노광기 분해능 하에서 최대의 개구율이 확보된다. 따라서, 제품의 수율을 높 임과 동시에 표시품질을 향상시킬 수 있는 장점이 있다.

이하 첨부된 도면을 참고하여 본 발명의 실시예들을 상세히 설명한다.

실시예 1

도 1은 본 발명의 일 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 2는 도 1의 A 영역을 확대 도시한 평면도이며, 도 3은 도2의 I-I선을 따라 자른 단면을 도시한 단면도이다.

도 1 및 도 3을 참고하면, 본 실시예의 액정 표시 장치용 박막 트랜지스터 기판은, 투명한 절연 물질로 이루어진 베이스 기판(100)과, 상기 베이스 기판(100)상에 상호 실질적으로 나란히 형성되는 다수개의 게이트선(110)과, 상기 베이스 기판(100) 상에서 상기 다수개의 게이트선(110)을 가로질러 형성되며 상호 실질적으로 나란한 다수개의 데이터선(140)과, 상기 다수개의 게이트선(110) 중 하나와 상기 다수개의 테이터선(140) 중 하나로 정의되는 화소영역에 위치한 다수개의 화소전극(160)을 포함하여 구성된다.

상기 화소전극(160)은 제1부화소 전극(160a)과 제2 부화소 전극(160b)으로 구분되며, 상기 데이터선(140)은 상기 제1 부화소 전극(160a)에 제1 데이터 신호를 전달하는 제1 데이터선(140a)과 상기 제2 부화소 전극(160b)에 제2 데이터 신호를 전달하는 제2 데이터선(140b)으로 구분된다. 따라서 제 1 부화소 전극(160a)과 제 2 부화소 전극(160b)은 서로 다른 전압이 인가되며 그로 인해 상기 제 1 부화소 전극(160a) 상의 액정의 틸트각과 상기 제 2 부화소 전극(160b) 상의 액정의 틸트각이 상호 다르게 형성되고 결과적으로 액정표시장치의 시야각이 넓어지며 측면 시인 성이 향상된다.

신호제어부(200)는 컴퓨터의 그래픽 카드에서 출력되는 디지털 화상데이터(IMAGE_DATA)를 입력받아 데이터 구동부(300)가 처리 가능한 형태의 디지털 신호로 변환하고 데이터 구동부(300)와 게이트 구동부(400)의 구동에 필요한 각종 제어신호를 발생시킨다. 상기 제어신호는 데이터신호(DAT), 제1 제어신호(CONT1), 제2 제어신호(CONT2) 등을 포함한다. 상기 데이터 신호(DAT) 및 상기 제2 제어신호(CONT2)는 상기 데이터 구동부(300)에 인가되고, 상기 제1 제어신호(CONT1)는 상기 게이트 구동부(400)에 인가된다.

전압생성부(500)는 계조 전압 및 게이트 온-오프 전압(Von, Voff)을 발생시켜 데이터 구동부(300)와 게이트 구동부(400)에 전달한다.

데이터 구동부(300)는 상기 신호제어부(200)의 제어신호에 따라 상기 전압생성부(500)가 제공하는 계조전압을 선택하여 상기 데이터선(140)에 신호전압를 인가한다.

게이트 구동부(400)는 상기 신호제어부(200)의 제어신호에 따라 상기 전압생성부(500)가 제공하는 게이트 온-오프 전압을 상기 게이트선(110)에 순차적으로 인가하여 화소전극(160)에 상기 데이터선(140)의 신호전압이 인가되도록 한다.

도2와 도3을 참고하면, 상기 게이트선(110)의 상부에는 절연물로 이루어진 게이트 절연막(120)이 적층되며, 상기 다수의 게이트선(110)과 상기 다수의 데이터선(140)이 교차하는 교차부에는 반도체 패턴(130)이 개재된다. 상기 데이터선(140)의 상부에는 무기절연물 또는 유기절연물로 이루어진 보호막(150)이 적층된다.

상기 반도체 패턴(130)은 도시된 바와 같이 직사각형 모양으로 형성되는 것이 바람직하며 상기 반도체 패턴(130)의 폭(WA)은 상기 데이터선(140)의 폭(WD)보다 넓고 길이(LA)는 상기 게이트선(110)의 폭(WG)보다 길게 형성되어 상기 게이트선(110)과 상기 데이터선(140)간의 크로스토크(Crosstalk)를 줄이고 데이터선의 단선을 방지하도록 구성된다.

한편, 상기 교차부는 상기 게이트선(110)과 상기 제1 데이터선(140a)이 교차하는 제1 교차부(CR1)와 상기 게이트선(110)과 상기 제2 데이터선(140b)이 교차하는 제2 교차부(CR2)로 구분되고, 상기 반도체 패턴(130)은 상기 제1 교차부(CR1)에 위치하는 제1 반도체 패턴(130a)과 상기 제2 교차부(CR2)에 위치하는 제2 반도체 패턴(130b)으로 구분된다.

도 2 및 도 3에 도시된 바와 같이, 상기 제1 데이터선(140a)과 상기 제2 데이터선(140b)의 상기 제1, 2 교차부(CR1, CR2) 사이의 간격(SD2)은 교차부 이외 부분의 간격(SD1)보다 크게 형성되며, 상기 제 1, 2 데이터선(140a,140b)의 교차부 이외 부분 간의 간격(SD1)과 상기 제1, 2 반도체 패턴(130a,130b) 사이의 간격(SA1)이 실질적으로 동일하게 형성된다. 이 때, 상기 제1, 2 데이터선(140a,140b)의 교차부 이외 부분 간의 간격(SD1)과 상기 제 1, 2 반도체 패턴(130a,130b) 사이의 간격(SA1)은 노광기 분해능의 임계치와 같거나 그 보다 큰 것이 바람직하다.

상기 박막트랜지스터 기판은 제1 박막 트랜지스터(15a) 및 제2 박막 트랜지스터(15b)를 더 포함할 수 있다.

상기 제1 박막 트랜지스터(15a)는 상기 게이트선(110)에 전기적으로 연결되 는 제1 게이트 전극(12a), 상기 제1 게이트 전극(12a) 상에 배치되는 제1 채널층(14a), 상기 제1 데이터선(140a)에 전기적으로 연결되는 제1 소오스 전극(11a) 및 상기 제1 부화소(160a)에 전기적으로 연결되는 제1 드레인 전극(13a)을 포함한다.

상기 제2 박막 트랜지스터(15b)는 상기 게이트선(110)에 전기적으로 연결되는 제2 게이트 전극(12b), 상기 제2 게이트 전극(12b) 상에 배치되는 제2 채널층(14b), 상기 제2 데이터선(140b)에 전기적으로 연결되는 제2 소오스 전극(11b) 및 상기 제2 부화소(160b)에 전기적으로 연결되는 제2 드레인 전극(13b)을 포함한다.

실시예 2

도 4는 본 발명의 다른 실시예를 도시한 것이다.

본 실시예의 박막트랜지스터 기판은 상기 실시예의 박막트랜지스터 기판에 상기 게이트선(110)과 같은 층에 형성되는 스토리지 배선(110`)을 더 포함한다. 상기 스토리지 배선(110`)은 상기 제1, 2 데이터선(140a,140b)과 교차하며, 상기 스토리지 배선(110`)과 상기 제1, 2 데이터선(140a,140b) 각각이 교차하는 제3, 4 교차부(CR3, CR4) 사이에는 각각 제3, 4 반도체 패턴(130c,130d)이 개재된다.

본 실시예의 경우에도 상술한 제 1실시예와 마찬가지로 상기 반도체 패턴(130)이 직사각형 모양으로 형성되며 상기 반도체 패턴(130)의 폭(WA)은 상기 데이터선(140)의 폭(WD)보다 넓고 길이(LA)는 상기 스토리지 배선(110`)의 폭(WG)보다 길게 형성되어 상기 스토리지 배선(110`)과 상기 데이터선(140)간의 크로스토크(Crosstalk)를 줄이고 데이터선(140)의 단선을 방지하도록 구성된다.

상기 제1 데이터선(140a)과 상기 제2 데이터선(140b)의 상기 제3, 4 교차부 (CR3, CR4) 사이의 간격(SD3)은 교차부 이외 부분의 간격(SD1)보다 크게 형성되며, 상기 제 1, 2 데이터선(140a,140b)의 상기 교차부 이외 부분 간의 간격(SD2)과 상기 제3, 4 반도체 패턴(130a,130b) 사이의 간격(SA2)이 실질적으로 동일하게 형성된다. 이 경우에도 마찬가지로 상기 제1, 2 데이터선(140a,140b)의 교차부 이외 부분 간의 간격(SD1)과 상기 제 3, 4 반도체 패턴(130a,130b) 사이의 간격(SA2)은 노광기 분해능의 임계치와 같거나 그 보다 큰 것이 바람직하다. 기타 나머지 구성은 도1,2,3 에서 도시한 실시예와 동일하게 구성할 수 있으므로 설명을 생략한다.

실시예 3

도 5 는 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 6은 도 5의 B영역을 확대 도시한 평면도이며, 도 7은 도 6의 II-II선을 따라 자른 단면을 도시한 단면도이다. 본 실시예에서, 실시예 1에 도시된 구성요소와 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 5 내지 도 7을 참조하면, 본 실시예의 액정 표시 장치용 박막 트랜지스터 기판은, 베이스 기판(1100)과, 상기 베이스 기판(1100)상에 상호 실질적으로 나란히 형성되는 다수개의 게이트선(1110)과, 상기 베이스 기판(1100) 상에서 상기 다수개의 게이트선(1110)을 가로질러 형성되며 상호 실질적으로 나란한 다수개의 데이터선(1140)과, 인접하는 상기 게이트선들(1110) 및 상기 테이터선들(1140)에 의해 정의되는 화소영역에 위치한 다수개의 화소전극(1160)을 포함하여 구성된다.

상기 게이트선(1110)은 상부에 위치하는 화소 전극(1160)에 제1 게이트 구동부(1401)로부터 출력된 제1 게이트 신호를 전달하는 제1 게이트선(1160a)과, 하부 에 위치하는 화소 전극(1160)에 제2 게이트 구동부(1402)로부터 출력된 제2 게이트 신호를 전달하는 제2 데이터선(1160b)으로 구분된다. 따라서 액정표시장치의 컬럼반전모드 동작이 가능하여 액정표시장치의 화질이 향상된다. 본 실시예에서, 상기 제1 게이트 신호는 짝수번째 라인에 대응되고, 상기 제2 게이트 신호는 홀수번째 라인에 대응된다.

신호제어부(1200)는 컴퓨터의 그래픽 카드에서 출력되는 디지털 화상데이터(IMAGE_DATA)를 입력받아 데이터 구동부(1300)가 처리 가능한 형태의 디지털 신호로 변환하고 데이터 구동부(1300)와 게이트 구동부(1400)의 구동에 필요한 각종 제어신호를 발생시킨다. 상기 제어신호는 데이터신호(DAT), 제1 제어신호(CONT1), 제2 제어신호(CONT2), 제3제어신호(CONT3) 등을 포함한다. 상기 데이터 신호(DAT) 및 상기 제3 제어신호(CONT3)는 상기 데이터 구동부(1300)에 인가되고, 상기 제1 제어신호(CONT1)는 상기 제1게이트 구동부(1400)에 인가된며, 상기 제2 제어신호(CONT2)는 상기 제2 게이트 구동부(1400)에 인가된다.

전압생성부(1500)는 계조 전압 및 게이트 온-오프 전압(Von, Voff)을 발생시켜 데이터 구동부(1300)와 게이트 구동부(1400)에 전달한다.

데이터 구동부(1300)는 상기 신호제어부(1200)의 제어신호에 따라 상기 전압생성부(1500)가 제공하는 계조전압을 선택하여 상기 데이터선(1140)에 신호전압를 인가한다.

게이트 구동부(1400)는 상기 신호제어부(1200)의 제어신호에 따라 상기 전압생성부(1500)가 제공하는 게이트 온-오프 전압을 상기 게이트선(1110)에 순차적으 로 인가하여 화소전극(1160)에 상기 데이터선(1140)의 신호전압이 인가되도록 한다.

도6와 도7을 참고하면, 상기 게이트선(1110)의 상부에는 절연물로 이루어진 게이트 절연막(1120)이 적층되며, 상기 다수의 제1 및 제2 게이트선들(1110a, 1110b)과 상기 다수의 데이터선(1140)이 교차하는 교차부에는 반도체 패턴(1130)이 개재된다. 상기 데이터선(1140)의 상부에는 무기절연물 또는 유기절연물로 이루어진 보호막(1150)이 적층된다.

상기 반도체 패턴(1130)은 도시된 바와 같이 직사각형 모양으로 형성되는 것이 바람직하며 상기 반도체 패턴(1130)의 폭(WA)은 상기 게이트선(1110)의 폭(WD)보다 넓고 길이(LA)는 상기 데이터선(1140)의 폭(WG)보다 길게 형성되어 상기 게이트선(1110)과 상기 데이터선(1140)간의 크로스토크(Crosstalk)를 줄이고 게이트선(1110)의 단선을 방지하도록 구성된다.

한편, 상기 교차부는 상기 데이터선(1140)과 상기 제1 게이트선(1110a)이 교차하는 제1 교차부(CR1)와 상기 데이터선(1140)과 상기 제2 게이트선(1110b)이 교차하는 제2 교차부(CR2)로 구분되고, 상기 반도체 패턴(1130)은 상기 제1 교차부(CR1)에 위치하는 제1 반도체 패턴(1130a)과 상기 제2 교차부(CR2)에 위치하는 제2 반도체 패턴(1130b)으로 구분된다.

도 6 및 도 7에 도시된 바와 같이, 상기 제1 게이트선(1110a)과 상기 제2 게이트선(1110b)의 상기 제1, 2 교차부(CR1, CR2) 사이의 간격(SD2)은 교차부 이외 부분의 간격(SD1)보다 크게 형성되며, 상기 제 1, 2 게이트선(1110a,1110b)의 교차 부 이외 부분 간의 간격(SD1)과 상기 제1, 2 반도체 패턴(1130a,1130b) 사이의 간격(SA1)이 실질적으로 동일하게 형성된다. 이 때, 상기 제1, 2 게이트선(1110a,1110b)의 교차부 이외 부분 간의 간격(SD1)과 상기 제 1, 2 반도체 패턴(1130a,1130b) 사이의 간격(SA1)은 노광기 분해능의 임계치와 같거나 그 보다 큰 것이 바람직하다.

상기 박막트랜지스터 기판은 제1 박막 트랜지스터(1115) 및 제2 박막 트랜지스터(도시되지 않음)를 더 포함할 수 있다.

상기 제1 박막 트랜지스터(1115)는 상기 제2게이트선(1110b)에 전기적으로 연결되는 제1 게이트 전극(1012), 상기 제1 게이트 전극(1012) 상에 배치되는 제1 채널층(1014), 상기 제1 데이터선(1014)에 전기적으로 연결되는 제1 소오스 전극(1011) 및 상기 제2 게이트선(1110b)의 하부에 배치되는 화소전극(1160)에 전기적으로 연결되는 제1 드레인 전극(1013)을 포함한다.

상기 제2 박막 트랜지스터(도시되지 않음)는 상기 제1게이트선(1110a)에 전기적으로 연결되는 제2 게이트 전극(도시되지 않음), 상기 제2 게이트 전극(도시되지 않음) 상에 배치되는 제2 채널층(도시되지 않음), 상기 제2 데이터선(도시되지 않음)에 전기적으로 연결되는 제2 소오스 전극(도시되지 않음) 및 상기 제1 게이트선(1110a)의 상부에 배치되는 화소전극(1160)에 전기적으로 연결되는 제2 드레인 전극(도시되지 않음)을 포함한다.

액정표시장치

도 8은 본 발명의 일 실시예에 따른 액정 표시 장치의 단면도이다. 도 8의 박막트랜지스터 기판은 도 1 내지 도 3에 도시된 박막트랜지스터 기판과 동일하므로 중복되는 설명은 생략한다.

도 8을 참조하면, 상기 액정표시장치는 박막트랜지스터 기판(170), 액정층(108) 및 컬러필터기판(180)을 포함한다.

상기 액정층(108)은 상기 박막트랜지스터 기판(170)과 상기 컬러필터기판(180)의 사이에 개재된다.

상기 컬러필터기판(180)은 상부 베이스기판(101), 블랙매트릭스(102), 컬러필터(104) 및 공통전극(106)을 포함한다.

상기 블랙매트릭스(102)는 상기 베이스기판(101) 상에 배치되어 액정을 조절할 수 없는 영역을 투과하는 광을 차단한다.

상기 컬러필터(104)는 화소전극(160)에 대응하여 상기 상부 베이스기판 상에 매트릭스 형태로 배열되어 소정의 색을 갖는 광을 투과시킨다.

상기 공통전극(106)은 상기 블랙매트릭스(102) 및 상기 컬러필터(104)가 형성된 상부 베이스기판(101) 상에 배치된다. 상기 공통전극(106)과 상기 화소전극(160)에 전압이 인가되면, 상기 액정층(108) 내에 전계가 형성되어, 상기 액정층(108)의 배열이 변경된다. 상기 액정층(108)의 배열이 변경되는 경우, 상기 액정층(108)의 광투과도가 변화하여 영상이 표시된다.

상술한 본 발명의 실시예는 청구범위에 기재된 발명의 이해를 돕기 위한 것으로 권리범위를 한정하는 것은 아니며 본 발명의 권리범위는 상술한 실시예를 참고로 청구항을 통해 해석되어야 한다.

상술한 바와 같이 본 발명에 따른 어레이 기판은 게이트선과 데이터선의 교차부에서 발생하는 크로스토크 또는 단락 및 데이터선 단선이 방지됨과 동시에 주어진 노광기 분해능 하에서 최대의 개구율이 확보된다. 따라서, 제품의 수율을 높임과 동시에 표시품질을 향상시킬 수 있는 장점이 있다.

Claims

베이스 기판;

상기 베이스 기판 상에 배열되는 다수의 화소전극들;

상기 화소전극들 사이에 배열되는 다수의 제1 도전배선들;

상기 제1 도전배선들과 교차부들에서 교차하여 매트릭스 형태로 배열되며, 적어도 한쌍이 인접한 화소전극들 사이에 배치되며, 상기 인접한 화소전극들 사이에 배치되는 한쌍은 인접하는 교차부들에서 상기 교차부 이외의 부분에 있어서의 해당간격보다 큰 최장간격을 갖는 다수의 제2 도전배선들; 및

상기 제1 및 제2 도전배선들 간의 상기 교차부들 사이에 개재되며, 상기 교차부 면적보다 큰 면적을 가지며, 상기 교차부들 사이에서 상기 최장간격보다 작은 간격으로 형성된 반도체 패턴들을 포함하는 어레이 기판.
제 1항에서,

상기 인접한 화소전극들 사이에 배치되는 상기 교차부들에 개재된 반도체 패턴들 간 간격, 및 상기 한 쌍의 제2 도전배선들의 상기 교차부들을 제외한 나머지 부분의 간격은 노광기 분해능의 임계치와 같거나 그 보다 크게 형성되는 것을 특징으로 하는 어레이 기판.
제 2 항에서

상기 인접한 화소전극들 사이에 배치되는 상기 교차부들에 개재된 반도체 패턴들 간 간격은 3μm 이상이고 10μm 이하인 것을 특징으로 하는 어레이 기판.
제1항에서,

상기 각 화소전극에 전기적으로 연결되는 드레인 전극, 상기 제1 도전배선들 중의 하나에 전기적으로 연결되는 게이트 전극, 및 상기 제2 도전배선들 중의 하나와 전기적으로 연결되는 소오스 전극을 구비하고, 상기 베이스 기판 상에 배열되는 복수개의 박막 트랜지스터들을 더 포함하는 것을 특징으로 하는 어레이 기판.
제1항에서,

상기 각 화소전극에 전기적으로 연결되는 드레인 전극, 상기 제1 도전배선들 중의 하나에 전기적으로 연결되는 소오스 전극, 및 상기 제2 도전배선들 중의 하나와 전기적으로 연결되는 게이트 전극을 구비하고, 상기 베이스 기판 상에 배열되는 복수개의 박막 트랜지스터들을 더 포함하는 것을 특징으로 하는 어레이 기판.
제1항에서,

상기 제1 도전배선들과 같은층에 형성되어 상기 제2 도전배선들과 보조 교차부들에서 교차하는 스토리지배선을 더 포함하고, 상기 인접한 화소전극들 사이의 인접하는 상기 보조 교차부들 상의 상기 한쌍의 제2 도전배선들 간의 간격은, 상기 한쌍의 제2 도전배선들의 상기 교차부들을 제외한 나머지 부분의 간격보다 큰 것을 특징으로 하는 어레이 기판.
제6항에서,

상기 제1 및 제2 도전배선들 간의 상기 보조 교차부들 사이에 개재되며 상기 보조 교차부 면적보다 큰 보조 반도체 패턴들을 더 포함하는 것을 특징으로 하는 어레이 기판.
하부 베이스기판과, 상기 하부 베이스기판 상에 배열되는 다수의 화소전극들과, 상기 화소전극들 사이에 배열되는 다수의 제1 도전배선들과, 상기 제1 도전배선들과 교차부들에서 교차하여 매트릭스 형태로 배열되며 적어도 한쌍이 인접한 화소전극들 사이에 배치되며 상기 인접한 화소전극들 사이에 배치되는 한쌍은 인접하는 교차부들에서 상기 교차부 이외의 부분에 있어서의 해당간격보다 큰 최장간격을 갖는 다수의 제2 도전배선들과, 상기 제1 및 제2 도전배선들 간의 상기 교차부들 사이에 개재되며 상기 교차부 면적보다 큰 면적을 가지며 상기 교차부들 사이에서 상기 최장간격보다 작은 간격으로 형성된 반도체 패턴들을 포함하는 어레이 기판;

상부 베이스기판과, 상기 상부베이스기판 상에 형성되는 공통전극을 포함하는 대향기판; 및

상기 어레이기판과 상기 대향기판의 사이에 개재되는 액정층을 포함하는 액정표시장치.
제 8 항에서,

상기 인접한 화소전극들 사이에 배치되는 상기 교차부들에 개재된 반도체 패턴들 간 간격, 및 상기 한 쌍의 제2 도전배선들의 상기 교차부들을 제외한 나머지 부분의 간격은 노광기 분해능의 임계치와 같거나 그 보다 크게 형성되는 것을 특징으로 하는 액정표시장치.
제 9 항에서

상기 인접한 화소전극들 사이에 배치되는 상기 교차부들에 개재된 반도체 패턴들 간 간격은 3μm 이상이고 10μm 이하인 것을 특징으로 하는 액정표시장치.