JPH0687465B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0687465B2 JPH0687465B2 JP63092724A JP9272488A JPH0687465B2 JP H0687465 B2 JPH0687465 B2 JP H0687465B2 JP 63092724 A JP63092724 A JP 63092724A JP 9272488 A JP9272488 A JP 9272488A JP H0687465 B2 JPH0687465 B2 JP H0687465B2
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- silicon film
- film
- polycrystalline silicon
- oxide film
- semiconductor device
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- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体装置の製造方法に関するもので、特に積
層構造の電極又は電極配線を有する半導体装置に使用さ
れるものである。
層構造の電極又は電極配線を有する半導体装置に使用さ
れるものである。
（従来の技術） 近年、半導体基板主面の絶縁膜上に第１の多結晶シリコ
ン膜が形成され、前記第１の多結晶シリコン膜上に絶縁
膜を介して第２の多結晶シリコン膜が形成される、積層
構造の多結晶シリコン膜を電極又は電極配線として利用
する半導体装置がよく用いられている。そこで、このよ
うな半導体装置としてEPROMを例にとりあげ、その製造
方法について第３図（ａ），（ｂ）を参照して以下説明
する。
ン膜が形成され、前記第１の多結晶シリコン膜上に絶縁
膜を介して第２の多結晶シリコン膜が形成される、積層
構造の多結晶シリコン膜を電極又は電極配線として利用
する半導体装置がよく用いられている。そこで、このよ
うな半導体装置としてEPROMを例にとりあげ、その製造
方法について第３図（ａ），（ｂ）を参照して以下説明
する。
まず、p-型シリコン基板31の表面に、周知の技術により
フィールド酸化膜32を形成し、前記フィールド酸化膜32
により囲まれた素子領域上に、熱酸化により厚さ500Å
程度の第１の熱酸化膜33を形成する。次に、厚さ1000Å
程度の第１の多結晶シリコン膜34をLPCVD法により全面
に堆積形成し、続いてリン（Ｐ）を熱拡散によりドープ
する。次に、約1000℃にて熱酸化を行い、前記多結晶シ
リコン膜34上に厚さ500Å程度の第２の熱酸化膜35を形
成し、さらに前記第２の熱酸化膜35上には第２の多結晶
シリコン膜36を堆積形成する（（ａ）図参照）。次に、
写真蝕刻法により前記第２の多結晶シリコン膜36、第２
の熱酸化膜35、第１の多結晶シリコン膜34及び第１の熱
酸化膜33を順次エッチングして、それぞれコトンロール
ゲート36′、第２のゲート酸化膜35′、フローティング
ゲート34′及び第１のゲート酸化膜33′を形成する。次
に、これら積層膜をマスクとしてｎ型不純物をイオン注
入した後、アニールを行なってn+型ドレイン領域37及び
n+型ソース領域38を形成し、さらに熱酸化膜39を全面に
形成する。次に、前記熱酸化膜39上にパッシベーション
膜（たとえばPSG膜）40を堆積形成した後、所望の領域
にコンタクトホールを設ける。そして、全面にAl−Si膜
を堆積形成した後、パターニングしてドレイン電極41、
及びソース電極42を形成し、EPROMを完成する。
フィールド酸化膜32を形成し、前記フィールド酸化膜32
により囲まれた素子領域上に、熱酸化により厚さ500Å
程度の第１の熱酸化膜33を形成する。次に、厚さ1000Å
程度の第１の多結晶シリコン膜34をLPCVD法により全面
に堆積形成し、続いてリン（Ｐ）を熱拡散によりドープ
する。次に、約1000℃にて熱酸化を行い、前記多結晶シ
リコン膜34上に厚さ500Å程度の第２の熱酸化膜35を形
成し、さらに前記第２の熱酸化膜35上には第２の多結晶
シリコン膜36を堆積形成する（（ａ）図参照）。次に、
写真蝕刻法により前記第２の多結晶シリコン膜36、第２
の熱酸化膜35、第１の多結晶シリコン膜34及び第１の熱
酸化膜33を順次エッチングして、それぞれコトンロール
ゲート36′、第２のゲート酸化膜35′、フローティング
ゲート34′及び第１のゲート酸化膜33′を形成する。次
に、これら積層膜をマスクとしてｎ型不純物をイオン注
入した後、アニールを行なってn+型ドレイン領域37及び
n+型ソース領域38を形成し、さらに熱酸化膜39を全面に
形成する。次に、前記熱酸化膜39上にパッシベーション
膜（たとえばPSG膜）40を堆積形成した後、所望の領域
にコンタクトホールを設ける。そして、全面にAl−Si膜
を堆積形成した後、パターニングしてドレイン電極41、
及びソース電極42を形成し、EPROMを完成する。
このように形成されたEPROMは、セルトランジスタのn+
型ドレイン領域37とコントロールゲート38′とに正の高
電圧を印加して、フローティングゲート34′に電子を注
入し、情報の書き込みを行なうデバイスである。よっ
て、この注入電子は長期間に渡って蓄積される必要があ
る。しかしながら、通常時に何らかの偶発的な原因でコ
ントロールゲート36′に正の高電圧が印加されると、フ
ローティングゲート34′に蓄積されていた注入電子が第
２のゲート酸化膜35′を経てコントロールゲート36′に
吸収され、情報が消去されてしまうことがある。この現
象は、第２のゲート酸化膜35′のリーク電流が大きいこ
とに起因している。前記リーク電流は、前記第２のゲー
ト酸化膜35′下のフローティングゲート34′に不純物拡
散を行った後、表面に形成される凹凸に原因があること
が知られている。これに対して、前記フローティングゲ
ート34′にin−situ doped poly Si（不純物をその場ド
ーピングした多結晶シリコン膜）を利用するとこの問題
はさけられる。しかし、これを利用すると第１のゲート
酸化膜33′の耐圧が低圧することが報告されている（J.
Electrehem, Soc, Vol.134,1987,698,Derv Flowersに
記載）。
型ドレイン領域37とコントロールゲート38′とに正の高
電圧を印加して、フローティングゲート34′に電子を注
入し、情報の書き込みを行なうデバイスである。よっ
て、この注入電子は長期間に渡って蓄積される必要があ
る。しかしながら、通常時に何らかの偶発的な原因でコ
ントロールゲート36′に正の高電圧が印加されると、フ
ローティングゲート34′に蓄積されていた注入電子が第
２のゲート酸化膜35′を経てコントロールゲート36′に
吸収され、情報が消去されてしまうことがある。この現
象は、第２のゲート酸化膜35′のリーク電流が大きいこ
とに起因している。前記リーク電流は、前記第２のゲー
ト酸化膜35′下のフローティングゲート34′に不純物拡
散を行った後、表面に形成される凹凸に原因があること
が知られている。これに対して、前記フローティングゲ
ート34′にin−situ doped poly Si（不純物をその場ド
ーピングした多結晶シリコン膜）を利用するとこの問題
はさけられる。しかし、これを利用すると第１のゲート
酸化膜33′の耐圧が低圧することが報告されている（J.
Electrehem, Soc, Vol.134,1987,698,Derv Flowersに
記載）。
（発明が解決しようとする課題） このように、従来の半導体装置の製造方法では、電極又
は電極配線表面の凹凸が問題であった。この凹凸を減ら
すため、前記電極又は電極配線をin−situ doped poly
Siにより形成すると前記電極又は電極配線直下の絶縁膜
の耐圧が低下する欠点があった。
は電極配線表面の凹凸が問題であった。この凹凸を減ら
すため、前記電極又は電極配線をin−situ doped poly
Siにより形成すると前記電極又は電極配線直下の絶縁膜
の耐圧が低下する欠点があった。
よって、本発明の目的は、電極又は電極配線をin−situ
doped poly Siにより形成して前記電極又は電極配線上
の絶縁膜の耐圧を向上させるとともに、前記電極又は電
極配線下の絶縁膜の耐圧を低下させることのない半導体
装置の製造方法を提供することである。
doped poly Siにより形成して前記電極又は電極配線上
の絶縁膜の耐圧を向上させるとともに、前記電極又は電
極配線下の絶縁膜の耐圧を低下させることのない半導体
装置の製造方法を提供することである。
［発明の構成］ （課題を解決するための手段とその作用） 上記目的を達成するために本発明の半導体装置の製造方
法は、半導体基板主面上に絶縁膜を形成し、前記絶縁膜
上に非単結晶シリコン膜を形成する。続けて不活性ガス
中でアニールを行い前記非単結晶シリコン膜を多結晶シ
リコン膜にする。さらに続けて前記多結晶シリコン膜上
に不純物を含んだ非単結晶シリコン膜を形成している。
法は、半導体基板主面上に絶縁膜を形成し、前記絶縁膜
上に非単結晶シリコン膜を形成する。続けて不活性ガス
中でアニールを行い前記非単結晶シリコン膜を多結晶シ
リコン膜にする。さらに続けて前記多結晶シリコン膜上
に不純物を含んだ非単結晶シリコン膜を形成している。
また、半導体基板主面上に絶縁膜を形成し、前記絶縁膜
上に非単結晶シリコン膜を形成する。続けて0.1Torr以
下の真空中でアニールを行い前記非単結晶シリコン膜を
多結晶シリコン膜にする。さらに続けて前記多結晶シリ
コン膜上に不純物を含んだ非単結晶シリコン膜を形成し
てもよい。
上に非単結晶シリコン膜を形成する。続けて0.1Torr以
下の真空中でアニールを行い前記非単結晶シリコン膜を
多結晶シリコン膜にする。さらに続けて前記多結晶シリ
コン膜上に不純物を含んだ非単結晶シリコン膜を形成し
てもよい。
このような半導体装置の製造方法によれば、非単結晶シ
リコン膜に不活性ガス中又は0.1Torr以下の真空中でア
ニールを施して、前記非単結晶シリコン膜を結晶の粒径
が大きく粒界の数も少ない多結晶シリコン膜に変換して
いるので、前記多結晶シリコン膜上に不純物を含んだ非
単結晶シリコン膜を形成しても、前記多結晶シリコン膜
下の絶縁膜に不純物が拡散するのを緩和でき、前記絶縁
膜の耐圧の低下を防ぐことができる。
リコン膜に不活性ガス中又は0.1Torr以下の真空中でア
ニールを施して、前記非単結晶シリコン膜を結晶の粒径
が大きく粒界の数も少ない多結晶シリコン膜に変換して
いるので、前記多結晶シリコン膜上に不純物を含んだ非
単結晶シリコン膜を形成しても、前記多結晶シリコン膜
下の絶縁膜に不純物が拡散するのを緩和でき、前記絶縁
膜の耐圧の低下を防ぐことができる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、本発明の半導体装置の製造方法をEPROMのゲ
ート部分に適用したものである。
ート部分に適用したものである。
まず、シリコン基板１の主面に熱酸化により厚さ500Å
程度の第１のゲート酸化膜（絶縁膜）２を形成する。次
に、LPCVD装置を用い、反応温度400〜600℃でSiH4（シ
ラン）ガスを熱分解し、前記ゲート酸化膜２上に非単結
晶シリコン膜３を少なくとも30Åの厚さで堆積形成す
る。なお、反応温度600℃以下では、Si原子の結晶化が
殆んど進行しないことから、大部分が非晶質のシリコン
膜が形成される。また、前記非単結晶シリコン膜３の形
成において、同時にPH3ガスを混ぜることにより濃度１
×1020cm-3以下のリン（Ｐ）をドープしても良い。続い
て、前記基板１を外気にさらすことなく、炉の温度を90
0℃程度に上げた後、不活性ガス（たとえばArガス）中
で約30分アニールを行い、前記非単結晶シリコン膜３に
結晶粒を生じさせて結晶化する。この結晶は、600℃以
上の炉内で行なうことにより多結晶シリコン膜３とな
る。さらに、前記基板１を外気にさらすことなく、PH3
とSiH4の混合ガス中において、LPCVD法により反応温度
約700℃で濃度１×1020cm-3以上のリンがドープされた
多結晶シリコン膜（非単結晶シリコン膜）４を厚さ1000
Å程度になるように形成する（in−situ doped poly S
i）。なお、下地へのリンの拡散は、結晶の粒径が大き
く粒界の数も少ない前記多結晶シリコン膜３が緩和して
いる。次に、約1000℃で前記多結晶シリコン膜４を熱酸
化し、厚さ500Å程度の第２のゲート酸化膜５を形成す
る。次に、前記ゲート酸化膜５上に面抵抗約20Ωの多結
晶シリコン膜６を厚さ3500Å程度に堆積形成する。次
に、写真蝕刻法により、前記多結晶シリコン膜６、第２
のゲート酸化膜５、多結晶シリコン膜４及び多結晶シリ
コン膜３を順次エッチングする。なお、前記多結晶シリ
コン膜６はコントロールゲートとなり、前記多結晶シリ
コン膜3,4でフローティングゲートが構成される。
程度の第１のゲート酸化膜（絶縁膜）２を形成する。次
に、LPCVD装置を用い、反応温度400〜600℃でSiH4（シ
ラン）ガスを熱分解し、前記ゲート酸化膜２上に非単結
晶シリコン膜３を少なくとも30Åの厚さで堆積形成す
る。なお、反応温度600℃以下では、Si原子の結晶化が
殆んど進行しないことから、大部分が非晶質のシリコン
膜が形成される。また、前記非単結晶シリコン膜３の形
成において、同時にPH3ガスを混ぜることにより濃度１
×1020cm-3以下のリン（Ｐ）をドープしても良い。続い
て、前記基板１を外気にさらすことなく、炉の温度を90
0℃程度に上げた後、不活性ガス（たとえばArガス）中
で約30分アニールを行い、前記非単結晶シリコン膜３に
結晶粒を生じさせて結晶化する。この結晶は、600℃以
上の炉内で行なうことにより多結晶シリコン膜３とな
る。さらに、前記基板１を外気にさらすことなく、PH3
とSiH4の混合ガス中において、LPCVD法により反応温度
約700℃で濃度１×1020cm-3以上のリンがドープされた
多結晶シリコン膜（非単結晶シリコン膜）４を厚さ1000
Å程度になるように形成する（in−situ doped poly S
i）。なお、下地へのリンの拡散は、結晶の粒径が大き
く粒界の数も少ない前記多結晶シリコン膜３が緩和して
いる。次に、約1000℃で前記多結晶シリコン膜４を熱酸
化し、厚さ500Å程度の第２のゲート酸化膜５を形成す
る。次に、前記ゲート酸化膜５上に面抵抗約20Ωの多結
晶シリコン膜６を厚さ3500Å程度に堆積形成する。次
に、写真蝕刻法により、前記多結晶シリコン膜６、第２
のゲート酸化膜５、多結晶シリコン膜４及び多結晶シリ
コン膜３を順次エッチングする。なお、前記多結晶シリ
コン膜６はコントロールゲートとなり、前記多結晶シリ
コン膜3,4でフローティングゲートが構成される。
ところで、上記実施例では非単結晶シリコン膜３を形成
した後、続けて不活性ガス中でアニールを行っている
が、これに変えて0.1Torr以下の真空中でアニールを行
っても、結晶の粒径が大きく粒界の数も少ない多結晶シ
リコン膜が形成できる。
した後、続けて不活性ガス中でアニールを行っている
が、これに変えて0.1Torr以下の真空中でアニールを行
っても、結晶の粒径が大きく粒界の数も少ない多結晶シ
リコン膜が形成できる。
次に、このように形成されるEPROMと従来の製造方法に
より形成されるEPROMについて、ゲート酸化膜の耐圧と
フローティングゲート中のリン濃度との関係を示したの
が第２図（ａ），（ｂ）である。（ａ）図はフローティ
ングゲート下のゲート酸化膜（第１のゲート酸化膜）の
耐圧とフローティングゲート中のリン濃度の関係を示し
ている。（ｂ）図はフローティングゲート上のゲート酸
化膜（第２のゲート酸化膜）の耐圧とフローティングゲ
ート中のリン濃度の関係を示している。なお、従来例１
はフローティングゲート中へのリンの導入を熱拡散によ
り行なった場合であり、従来例２はフローティングゲー
ト中へのリンの導入をin−situ doped poly Siを利用す
ることにより行なった場合である。図示するように、本
発明の製造方法によれば、第１のゲート酸化膜と第２の
ゲート酸化膜のどちらの耐圧もフローティングゲート中
のリン濃度によらず良好であることがわかる。
より形成されるEPROMについて、ゲート酸化膜の耐圧と
フローティングゲート中のリン濃度との関係を示したの
が第２図（ａ），（ｂ）である。（ａ）図はフローティ
ングゲート下のゲート酸化膜（第１のゲート酸化膜）の
耐圧とフローティングゲート中のリン濃度の関係を示し
ている。（ｂ）図はフローティングゲート上のゲート酸
化膜（第２のゲート酸化膜）の耐圧とフローティングゲ
ート中のリン濃度の関係を示している。なお、従来例１
はフローティングゲート中へのリンの導入を熱拡散によ
り行なった場合であり、従来例２はフローティングゲー
ト中へのリンの導入をin−situ doped poly Siを利用す
ることにより行なった場合である。図示するように、本
発明の製造方法によれば、第１のゲート酸化膜と第２の
ゲート酸化膜のどちらの耐圧もフローティングゲート中
のリン濃度によらず良好であることがわかる。
なお、本発明は上記実施例に示したEPROMに限らず、積
層構造の電極又は電極配線を有する半導体装置に対して
有効である。
層構造の電極又は電極配線を有する半導体装置に対して
有効である。
［発明の効果］ 以上、説明したように本発明によれば次のような効果を
奏する。
奏する。
電極又は電極配線をin−situ doped poly Siにより形成
しているので前記電極又は電極配線上の絶縁膜の耐圧を
向上させることができる。それとともに、前記電極又は
電極配線の形成において、まず非単結晶シリコン膜を不
活性ガス中又は0.1Torr以下の真空中でアニールするこ
とによりできる、結晶の粒径が大きく粒界の数も少ない
多結晶シリコン膜を不純物拡散防止用として形成してい
るので、前記電極又は電極配線下の絶縁膜の耐圧も同時
に向上させることができる。
しているので前記電極又は電極配線上の絶縁膜の耐圧を
向上させることができる。それとともに、前記電極又は
電極配線の形成において、まず非単結晶シリコン膜を不
活性ガス中又は0.1Torr以下の真空中でアニールするこ
とによりできる、結晶の粒径が大きく粒界の数も少ない
多結晶シリコン膜を不純物拡散防止用として形成してい
るので、前記電極又は電極配線下の絶縁膜の耐圧も同時
に向上させることができる。
第１図は本発明の一実施例に係わる半導体装置の製造方
法について説明するための断面図、第２図は本発明及び
従来の半導体装置の製造方法により形成されたEPROMの
ゲート酸化膜の耐圧とフローティングゲート中のリン濃
度の関係を説明するうための図。第３図は従来の半導体
装置の製造方法について説明するための断面図である。 ２…ゲート酸化膜（絶縁膜）、３…非単結晶シリコン膜
（アニール後は多結晶シリコン膜）、４…多結晶シリコ
ン膜（非単結晶シリコン膜）。
法について説明するための断面図、第２図は本発明及び
従来の半導体装置の製造方法により形成されたEPROMの
ゲート酸化膜の耐圧とフローティングゲート中のリン濃
度の関係を説明するうための図。第３図は従来の半導体
装置の製造方法について説明するための断面図である。 ２…ゲート酸化膜（絶縁膜）、３…非単結晶シリコン膜
（アニール後は多結晶シリコン膜）、４…多結晶シリコ
ン膜（非単結晶シリコン膜）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 29/788 29/792 9054−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｙ
Claims (2)
- 【請求項１】半導体基板主面上に絶縁膜を形成する工程
と、前記絶縁膜上に非単結晶シリコン膜を形成する工程
と、不活性ガス中でアニールを行い前記非単結晶シリコ
ン膜を多結晶シリコン膜に変換する工程と、前記多結晶
シリコン膜上に不純物を含んだ非単結晶シリコン膜を形
成する工程とを具備することを特徴とする半導体装置の
製造方法。 - 【請求項２】半導体基板主面上に絶縁膜を形成する工程
と、前記絶縁膜上に非単結晶シリコン膜を形成する工程
と、0.1Torr以下の真空中でアニールを行い前記非単結
晶シリコン膜を多結晶シリコン膜に変換する工程と、前
記多結晶シリコン膜上に不純物を含んだ非単結晶シリコ
ン膜を形成する工程とを具備することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63092724A JPH0687465B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63092724A JPH0687465B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01302747A JPH01302747A (ja) | 1989-12-06 |
| JPH0687465B2 true JPH0687465B2 (ja) | 1994-11-02 |
Family
ID=14062393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63092724A Expired - Lifetime JPH0687465B2 (ja) | 1988-04-15 | 1988-04-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0687465B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466193B1 (ko) * | 2002-07-18 | 2005-01-13 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0642484B2 (ja) * | 1985-09-09 | 1994-06-01 | 日本電信電話株式会社 | 半導体装置の製造方法 |
| JPS6329954A (ja) * | 1986-07-23 | 1988-02-08 | Toshiba Corp | 半導体装置の製造方法 |
-
1988
- 1988-04-15 JP JP63092724A patent/JPH0687465B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01302747A (ja) | 1989-12-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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