JP3128904B2 - 多結晶シリコンパターンの形成方法 - Google Patents

多結晶シリコンパターンの形成方法

Info

Publication number
JP3128904B2
JP3128904B2 JP03319782A JP31978291A JP3128904B2 JP 3128904 B2 JP3128904 B2 JP 3128904B2 JP 03319782 A JP03319782 A JP 03319782A JP 31978291 A JP31978291 A JP 31978291A JP 3128904 B2 JP3128904 B2 JP 3128904B2
Authority
JP
Japan
Prior art keywords
pattern
polycrystalline silicon
forming
film
heat treatment
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP03319782A
Other languages
English (en)
Other versions
JPH05129634A (ja
Inventor
通孝 窪田
武 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP03319782A priority Critical patent/JP3128904B2/ja
Publication of JPH05129634A publication Critical patent/JPH05129634A/ja
Application granted granted Critical
Publication of JP3128904B2 publication Critical patent/JP3128904B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/792Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Recrystallisation Techniques (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体素子のゲートや
キャパシタ等の多結晶シリコンパターンの形成方法に関
する。
【0002】
【従来の技術】不揮発性記憶素子に用いられる2層多結
晶シリコン(poly−Si)構造では、フローティン
グゲートとコントロールゲートとの間の接合容量を大き
くすることが、書き込み特性を向上させる上で重要であ
る。そこで、フローティングゲートを形成する多結晶シ
リコン膜の表面に突起を形成することにより、当該多結
晶シリコン膜の表面積を大きくしていた。このように表
面積を大きくした多結晶シリコン膜でパターンを形成す
る方法を図3により説明する。図3の(1)に示す如
く、基板31上に酸化シリコンよりなるゲート絶縁膜3
2を形成した後、多結晶シリコン膜33を成膜する。次
いで図3の(2)に示すように、リン拡散処理を行っ
て、多結晶シリコン膜33中にリンを導入し、続いてア
ニール処理を行う。次いで1000℃の熱処理を行っ
て、多結晶シリコン膜33中の結晶を成長させ、その表
面に突起34を形成する。その後図3の(3)に示す如
く、通常のホトリソグラフィーとエッチングとによっ
て、多結晶シリコン膜33でパターン35を形成する。
【0003】
【発明が解決しようとする課題】しかしながら、多結晶
シリコン膜の表面に形成される突起は、パターンを形成
しようとする部分に必ずしもできない。このため、パタ
ーンの表面に一定数の突起を形成することができない。
また突起が必要でない部分にも突起が形成されるので多
結晶シリコン膜をエッチングしてパターンを形成する際
に、突起の部分が残渣になる。
【0004】本発明は、パターンの表面に突起を形成し
て、その表面積を大きくした多結晶シリコンパターンの
形成方法を提供することを目的とする。
【0005】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされた多結晶シリコンパターンの形成方
法である。すなわち、第1の工程で、基板上に多結晶シ
リコン膜のパターンを形成し、その後第2の工程で、パ
ターンの側壁に保護壁を形成する。次いで第3の工程
で、リン拡散処理と熱処理もしくはリンイオン注入と熱
処理によって、前記保護壁に覆われていない前記パター
ンののみ、結晶粒を成長させて突起を形成する。
【0006】
【作用】上記多結晶シリコンパターンの形成方法では、
パターンを形成した後、当該パターンの側壁に保護壁を
形成したことにより、リン拡散処理と熱処理もしくはリ
ンイオン注入と熱処理によって、保護壁を形成していな
いパターンの面のみに、結晶粒を成長させて突起を形
成する。一方、パターンの側面は保護壁によって結晶粒
の成長が抑えられるため、突起は形成されない。
【0007】
【実施例】本発明の実施例を図1に示す形成工程図によ
り説明する。図では、トランジスタのゲートを形成する
場合について説明する。図1の(1)に示す如く、第1
の工程として、まず例えば化学的気相成長法によって、
基板11の上面に酸化シリコンのゲート絶縁膜12を形
成する。さらに例えば化学的気相成長法によって、ゲー
ト絶縁膜12の上面に多結晶シリコン膜13を、例えば
100nmの厚さに成膜する。
【0008】続いて図1の(2)に示すように、通常の
ホトリソグラフィーとエッチングとによって、上記多結
晶シリコン膜13の2点鎖線で示す部分を除去して、パ
ターン14を形成する。このとき上記ゲート絶縁膜12
はエッチングしないで残す。
【0009】その後図1の(3)に示すように、第2の
工程として、例えば熱酸化法によって、上記パターン1
4の表面に酸化シリコン膜15を、例えば40nmの厚
さに形成する。このとき、基板11も酸化されて、パタ
ーン14の周囲の基板11上に、先に形成されていたゲ
ート絶縁膜12よりも厚い酸化シリコン膜16が形成さ
れる。
【0010】次いで図1の(4)に示すように、上記酸
化シリコン膜15,16をエッチバックして、パターン
14の上面の酸化シリコン膜15(2点鎖線で示す部
分)を除去し、パターン14の側壁に当該酸化シリコン
膜15よりなる保護壁17を形成する。このとき酸化シ
リコン膜16の上層(2点鎖線で示す部分)もエッチン
グされるが、当該酸化シリコン膜16は酸化シリコン膜
15より厚く形成されているので、その下層部分が基板
11上に残る。
【0011】その後、図1の(5)〜(7)に示す如
く、第3の工程として、上記保護壁17に覆われていな
い上記パターン14の上面に突起20を形成する。突起
20を形成する方法の一つに、例えばパターン14を形
成する結晶粒を成長させる方法がある。この方法の一例
としては、図1の(5)に示す如く、例えば化学的気相
成長法によって、パターン14を覆う状態にして上記基
板11上に、例えば8Ω・cmのPSG膜(リンシリケ
ートガラス)18を、100nmの厚さに形成する。そ
の後、950℃の窒素雰囲気中で5分間のアニール処理
を行う。
【0012】次いで(6)に示すように、950℃に加
熱した三塩化酸化リン(POCl3 )雰囲気中で20分
間のリン拡散処理を行う。上記リン拡散処理では、パタ
ーン14中に拡散するリン濃度を7×1020/cm3
上1×1021/cm3 以下に設定する。続いて950℃
の窒素雰囲気中で10分間のアニール処理を行う。なお
上記各アニール処理とリン拡散処理とは、同一炉内で連
続的に行う。そして上記一連の熱処理によって、パター
ン14の結晶が成長する。その後ライトエッチング(例
えばフッ化水素酸によるウェットエッチング)によっ
て、PSG膜18(2点鎖線で示す部分)を除去する。
【0013】続いて図1の(7)に示すように、上記処
理を行った基板11を、1000℃以上1200℃以下
の温度で熱処理を行う。この熱処理によって、パターン
14中の結晶粒19が大きく成長して、当該パターン1
4の表面を成長した結晶粒19によって突起20を形成
する。このときパターン14の側壁には保護壁17が形
成されているために、当該保護壁17が結晶粒19の成
長を抑え込むので、パターン14の側壁には突起が形成
されない。
【0014】上記図1の(5),(6)で説明した工程
の代わりに、図2に示すように、保護壁17と酸化シリ
コン膜16とをイオン注入マスクにして、イオン注入に
より、パターン14の上層に例えばリン(P+ )を導入
することも可能である。この場合のイオン注入条件とし
ては、例えば、注入エネルギーを50keV〜60ke
V,ドーズ量を7×1020/cm3 〜1×1021/cm
3 に設定する。上記イオン注入を行った後に、950℃
の窒素雰囲気中で10分間のアニール処理を行って、パ
ターン14に生じた結晶欠陥等を解消する。その後、ラ
イトエッチング(例えばフッ化水素酸によるウェットエ
ッチング)によって、パターン14の表面に生じた自然
酸化膜(図示せず)を除去する。
【0015】次いで上記図1の(7)で説明した工程を
行って、パターン14を形成する結晶を成長させて、パ
ターン14の上面に突起20を形成する。
【0016】
【発明の効果】以上、説明したように本発明によれば、
多結晶シリコン膜よりなるパターンの上面のみに突起を
形成することができるため、パターンの上面のみ表面積
を大きくすることができるので、十分な接合面積を確保
することが可能になる。また、多結晶シリコン膜を形成
した後にパターンを形成するので、パターンを形成する
エッチングで、残渣の発生が無くなる。
【図面の簡単な説明】
【図1】実施例の形成工程図である。
【図2】不純物を導入する別の方法の説明図である。
【図3】従来例の形成工程図である。
【符号の説明】
11 基板 13 多結晶シリコン膜 14 パターン 17 保護壁 20 突起
フロントページの続き (56)参考文献 特開 昭64−81324(JP,A) 特開 昭58−216469(JP,A) 特開 平3−138982(JP,A) 特開 平2−228075(JP,A) 特開 平1−300570(JP,A) 特開 平5−129204(JP,A) 特開 平1−133372(JP,A) 特開 昭63−226966(JP,A) 特開 昭63−169069(JP,A) 特開 昭60−167472(JP,A) 特開 昭60−117675(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/8247 H01L 21/20 H01L 27/115 H01L 29/788 H01L 29/792

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 基板上に多結晶シリコン膜のパターンを
    形成する第1の工程と、 前記パターンの側壁に保護壁を形成する第2の工程と、リン拡散処理と熱処理、もしくはリンイオン注入と熱処
    理によって、 前記保護壁に覆われていない前記パターン
    のみ、結晶粒を成長させて突起を形成する第3
    の工程とよりなることを特徴とする多結晶シリコンパタ
    ーンの形成方法。
JP03319782A 1991-11-07 1991-11-07 多結晶シリコンパターンの形成方法 Expired - Fee Related JP3128904B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP03319782A JP3128904B2 (ja) 1991-11-07 1991-11-07 多結晶シリコンパターンの形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP03319782A JP3128904B2 (ja) 1991-11-07 1991-11-07 多結晶シリコンパターンの形成方法

Publications (2)

Publication Number Publication Date
JPH05129634A JPH05129634A (ja) 1993-05-25
JP3128904B2 true JP3128904B2 (ja) 2001-01-29

Family

ID=18114132

Family Applications (1)

Application Number Title Priority Date Filing Date
JP03319782A Expired - Fee Related JP3128904B2 (ja) 1991-11-07 1991-11-07 多結晶シリコンパターンの形成方法

Country Status (1)

Country Link
JP (1) JP3128904B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10624556B2 (en) 2016-05-17 2020-04-21 Micrima Limited Medical imaging system and method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10624556B2 (en) 2016-05-17 2020-04-21 Micrima Limited Medical imaging system and method

Also Published As

Publication number Publication date
JPH05129634A (ja) 1993-05-25

Similar Documents

Publication Publication Date Title
JP2779289B2 (ja) 薄膜トランジスタの製造方法
JPH05109737A (ja) 薄膜トランジスタの製造方法
JPS62247572A (ja) 絶縁ゲ−ト電界効果トランジスタの製造方法
JPH0377329A (ja) 半導体装置の製造方法
JPS6359251B2 (ja)
JPH02148831A (ja) レーザアニール方法及び薄膜半導体装置
JP3128904B2 (ja) 多結晶シリコンパターンの形成方法
EP0287031B1 (en) High breakdown voltage insulating film provided between polysilicon layers
JPH0324727A (ja) 半導体装置の製造方法
JP3034327B2 (ja) キャパシタ電極の形成方法
JP2807296B2 (ja) 半導体単結晶層の製造方法
JPH0828509B2 (ja) 薄膜トランジスターの活性領域の形成方法
JP2666565B2 (ja) 半導体装置の製造方法
JPH0555142A (ja) 非晶質半導体層の結晶化方法
JPH0521463A (ja) 薄膜トランジスタの製造方法
JP2685401B2 (ja) 酸化ケイ素単離領域の形成方法
JPH05129204A (ja) 多結晶シリコン膜の形成方法
JP3296304B2 (ja) 半導体装置の製造方法
JPS621269B2 (ja)
JPH01101663A (ja) 半導体装置の製造方法
JPS61121326A (ja) 半導体装置の製造方法
JPH0330293B2 (ja)
JPH02186625A (ja) 半導体装置の製造方法
JP3196373B2 (ja) 半導体装置の製造方法
JPH04230024A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees