JPH0581193B2 - - Google Patents
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- JPH0581193B2 JPH0581193B2 JP62089773A JP8977387A JPH0581193B2 JP H0581193 B2 JPH0581193 B2 JP H0581193B2 JP 62089773 A JP62089773 A JP 62089773A JP 8977387 A JP8977387 A JP 8977387A JP H0581193 B2 JPH0581193 B2 JP H0581193B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体装置の製造方法に関するもの
で、特に多結晶シリコン膜を主成分とする電極又
は電極配線とこれに積層される絶縁膜とを有する
半導体装置の製造方法に利用される。
で、特に多結晶シリコン膜を主成分とする電極又
は電極配線とこれに積層される絶縁膜とを有する
半導体装置の製造方法に利用される。
（従来技術）
半導体基板主面の絶縁膜上に、多結晶シリコン
膜を形成し、更にその上に絶縁膜を形成した積層
膜を電極又は電極配線として利用する半導体装置
は多い。このような半導体装置の１例として、
EPROM（書き変え可能な読み出し専用メモリ）
をとりあげ、その製造方法について図面を参照し
て以下説明する。第２図は従来のEPROMの模式
的な断面図であり、第３図はその製造工程途中の
断面図である。ますP-型シリコン基板１の表面
に、厚さ500Åの第１の熱酸化膜２と島状の素子
領域を囲むフイールド酸化膜１ａとを形成する。
次にその上に厚さ1000Åの第１の多結晶シリコン
膜３を低圧CVD法により形成する。次にこの多
結晶シリコン膜３にリンを熱拡散によりドープし
た後、約1000℃において熱酸化を行い、厚さ500
Åの第２の熱酸化膜４を形成する。次に全面コン
トロールゲートとなる第２の多結晶シリコン膜５
を堆積する。（第３図参照）。次に写真触刻法によ
り第２の多結晶シリコン膜５、第２の熱酸化膜
４、第１の多結晶シリコン膜３及び第１の熱酸化
膜２を順次エツチングして、第２図に示すように
コントロールゲート１５、第２ゲート酸化膜１
４、フローテイングゲート１３及び第１ゲート酸
化膜１２を形成する。次にこれら積層膜をマスク
としてＮ型不純物をイオン注入し、熱処理を行つ
てN+型ドレイン領域１６及びN+型ソース領域１
７を形成するとともに、積層膜外面に後酸化膜１
８を形成する。次に全面にパツシベージヨン膜
（例えばPSG膜）１９を堆積した後、選択的にエ
ツチングしてコンタクトホールを開孔し、更に全
面にAI−Si膜を堆積した後、パターニングして
ドレイン電極２０及びソース電極２１を形成して
第２図に示すEPROMセルを製造する。前期
EPROMは、セルトランジスタのN+型ドレイン
領域１６とコントロールゲート１５とに正の高電
圧を加えてフローテイングゲート１３に電子を注
入し、書込みを行うデバイスである。この注入電
子は長期間にわたつてフローテイングゲートに蓄
積される必要がある。しかしながら何らかの偶発
的な原因によつて正の高電圧がコントロールゲー
トに印加されると、フローテイングゲートに蓄積
されていた注入電子は第２ゲート酸化膜１４を経
てコントロールゲートに吸収され、知らぬ間に記
憶が消去されてしまうことがある。これは発生頻
度がたとえ希れであつても、EPROMにとつては
致命的な欠陥である。
膜を形成し、更にその上に絶縁膜を形成した積層
膜を電極又は電極配線として利用する半導体装置
は多い。このような半導体装置の１例として、
EPROM（書き変え可能な読み出し専用メモリ）
をとりあげ、その製造方法について図面を参照し
て以下説明する。第２図は従来のEPROMの模式
的な断面図であり、第３図はその製造工程途中の
断面図である。ますP-型シリコン基板１の表面
に、厚さ500Åの第１の熱酸化膜２と島状の素子
領域を囲むフイールド酸化膜１ａとを形成する。
次にその上に厚さ1000Åの第１の多結晶シリコン
膜３を低圧CVD法により形成する。次にこの多
結晶シリコン膜３にリンを熱拡散によりドープし
た後、約1000℃において熱酸化を行い、厚さ500
Åの第２の熱酸化膜４を形成する。次に全面コン
トロールゲートとなる第２の多結晶シリコン膜５
を堆積する。（第３図参照）。次に写真触刻法によ
り第２の多結晶シリコン膜５、第２の熱酸化膜
４、第１の多結晶シリコン膜３及び第１の熱酸化
膜２を順次エツチングして、第２図に示すように
コントロールゲート１５、第２ゲート酸化膜１
４、フローテイングゲート１３及び第１ゲート酸
化膜１２を形成する。次にこれら積層膜をマスク
としてＮ型不純物をイオン注入し、熱処理を行つ
てN+型ドレイン領域１６及びN+型ソース領域１
７を形成するとともに、積層膜外面に後酸化膜１
８を形成する。次に全面にパツシベージヨン膜
（例えばPSG膜）１９を堆積した後、選択的にエ
ツチングしてコンタクトホールを開孔し、更に全
面にAI−Si膜を堆積した後、パターニングして
ドレイン電極２０及びソース電極２１を形成して
第２図に示すEPROMセルを製造する。前期
EPROMは、セルトランジスタのN+型ドレイン
領域１６とコントロールゲート１５とに正の高電
圧を加えてフローテイングゲート１３に電子を注
入し、書込みを行うデバイスである。この注入電
子は長期間にわたつてフローテイングゲートに蓄
積される必要がある。しかしながら何らかの偶発
的な原因によつて正の高電圧がコントロールゲー
トに印加されると、フローテイングゲートに蓄積
されていた注入電子は第２ゲート酸化膜１４を経
てコントロールゲートに吸収され、知らぬ間に記
憶が消去されてしまうことがある。これは発生頻
度がたとえ希れであつても、EPROMにとつては
致命的な欠陥である。
（発明が解決しようとする問題点）
本発明の目的は、多結晶シリコン膜に積層され
た薄い絶縁膜の絶縁破壊耐圧を向上させる半導体
装置の製造方法を提供することにある。
た薄い絶縁膜の絶縁破壊耐圧を向上させる半導体
装置の製造方法を提供することにある。
［発明の構成］
（問題点を解決するための手段）
本発明は、半導体基板主面上の第１絶縁膜上に
リンを含まないかリン濃度５×1020cm-3未満の非
単結晶シリコン膜を反応温度400℃ないし600℃で
形成し、この非単結晶シリコン膜形成に連続して
リン濃度５×1020cm-3以上の多結晶シリコン膜を
形成し、このリン濃度５×1020cm-3以上の多結晶
シリコン膜形成に連続してリンを含まないかリン
濃度５×1020cm-3未満の多結晶シリコン膜を形成
する第１の積層工程と、前記リンを含まないかリ
ン濃度５×1020cm-3未満の多結晶シリコン膜上に
第２絶縁膜を形成する第２の積層工程とを含むこ
とを特徴とする半導体装置の製造方法である。
リンを含まないかリン濃度５×1020cm-3未満の非
単結晶シリコン膜を反応温度400℃ないし600℃で
形成し、この非単結晶シリコン膜形成に連続して
リン濃度５×1020cm-3以上の多結晶シリコン膜を
形成し、このリン濃度５×1020cm-3以上の多結晶
シリコン膜形成に連続してリンを含まないかリン
濃度５×1020cm-3未満の多結晶シリコン膜を形成
する第１の積層工程と、前記リンを含まないかリ
ン濃度５×1020cm-3未満の多結晶シリコン膜上に
第２絶縁膜を形成する第２の積層工程とを含むこ
とを特徴とする半導体装置の製造方法である。
（作用）
本発明の作用を第４図ないし第８図によつて説
明する。
明する。
第４図のように、第１の積層工程で、まず半導
体基板の第１絶縁膜上に反応温度400℃ないし600
℃でシリコンを堆積させると、結晶化は殆ど進ま
ず非単結晶シリコン膜（Ｃ膜）が形成され、引続
き反応温度を従来技術の場合と同程度の600℃な
いし800℃に上げ多結晶シリコン膜（Ｂ膜および
Ｃ膜）を形成すると、粒径が例えば、100Å以下
の小さい緻密な第１の多結晶シリコン膜（Ａ膜＋
Ｂ膜＋Ｃ膜）が形成される。即ち、反応温度が従
来技術と同程度であつても粒径が100Å以下の多
結晶シリコン膜が従来と同程度の所要時間で形成
される。この粒径の小さい緻密な第１の多結晶シ
リコ膜を電極又は電極配線として、第２の積層工
程で第２の絶縁膜を積層した場合の界面は凹凸も
不純物トラツプも減少し高耐圧が得られる。
体基板の第１絶縁膜上に反応温度400℃ないし600
℃でシリコンを堆積させると、結晶化は殆ど進ま
ず非単結晶シリコン膜（Ｃ膜）が形成され、引続
き反応温度を従来技術の場合と同程度の600℃な
いし800℃に上げ多結晶シリコン膜（Ｂ膜および
Ｃ膜）を形成すると、粒径が例えば、100Å以下
の小さい緻密な第１の多結晶シリコン膜（Ａ膜＋
Ｂ膜＋Ｃ膜）が形成される。即ち、反応温度が従
来技術と同程度であつても粒径が100Å以下の多
結晶シリコン膜が従来と同程度の所要時間で形成
される。この粒径の小さい緻密な第１の多結晶シ
リコ膜を電極又は電極配線として、第２の積層工
程で第２の絶縁膜を積層した場合の界面は凹凸も
不純物トラツプも減少し高耐圧が得られる。
次に従来法の熱拡散によつて形成された第１多
結晶シリコン膜のリン濃度は、第５図に示すよう
に、電極又は電極配線の第１絶縁膜に接するＡ膜
および第２絶縁膜に接するＣ膜のリン濃度はＢ膜
のそれよりも高い。それに対して本発明では、前
記膜緻密性の改良と複合させて、第６図に示すよ
うに、Ｃ膜及びＡ膜をいずれもリンを含まないか
中間Ｂ膜におけるよりもリン濃度を低濃度にした
層で構成したから、第１及び第２の絶縁膜の耐圧
が高くなる。すなわち、Ａ層のリン濃度に対する
第２ゲート耐圧は第７図に、またＣ層のリン濃度
に対する第１ゲート耐圧は第８図に示したが、両
図をみてわかるように、いずれの場合にも、リン
濃度が５×1020cm-3未満であると、高い耐圧が維
持させることがわかる。
結晶シリコン膜のリン濃度は、第５図に示すよう
に、電極又は電極配線の第１絶縁膜に接するＡ膜
および第２絶縁膜に接するＣ膜のリン濃度はＢ膜
のそれよりも高い。それに対して本発明では、前
記膜緻密性の改良と複合させて、第６図に示すよ
うに、Ｃ膜及びＡ膜をいずれもリンを含まないか
中間Ｂ膜におけるよりもリン濃度を低濃度にした
層で構成したから、第１及び第２の絶縁膜の耐圧
が高くなる。すなわち、Ａ層のリン濃度に対する
第２ゲート耐圧は第７図に、またＣ層のリン濃度
に対する第１ゲート耐圧は第８図に示したが、両
図をみてわかるように、いずれの場合にも、リン
濃度が５×1020cm-3未満であると、高い耐圧が維
持させることがわかる。
さらに、リンを多結晶シリコン膜形成時に同時
に拡散しているので、従来のように多結晶シリコ
ン膜を形成後にリンを拡散することがなく、工程
の短縮となる。
に拡散しているので、従来のように多結晶シリコ
ン膜を形成後にリンを拡散することがなく、工程
の短縮となる。
（実施例）
本発明の実施例として第１図に示すキヤパシタ
の製造方法について述べる。まずシリコン基板５
１の表面に厚さ500Åの第１の絶縁膜（熱酸化膜）
５２を形成する。次に減圧CVD装置を用い、反
応温度400℃〜600℃でシランガス（SiH4）を熱
分解し非単結晶シリコン膜（リン濃度１×1020cm
-3）を絶縁膜５２に少なくとも30Å厚堆積する。
反応温度600℃以下では絶縁膜５２に吸着された
Si原子の結晶化は殆ど進行せず非単結晶シリコン
膜５３が形成される。絶縁膜５２の表面は一様な
面密度の非単結晶シリコン膜５３で被覆される必
要があり、他方堆積速度が小さいので必要以上に
厚い膜を形成すると時間がかかりすぎるので少な
くとも30Å厚程度とすることが望ましい。次に前
記非単結晶シリコン膜５３形成工程に連続して、
即ち基板を外気にさらすことなく、減圧CVD法
で反応温度を600℃〜800℃に上げ、非単結晶シリ
コン膜５３上にリン濃度１×1021cm-3の多結晶シ
リコン膜５４を厚さ約1000Å積層し、さらに連続
で多結晶シリコン間（リン濃度１×1020cm-3）５
５を500Å積層する。（便宜上この工程を第１の積
層工程という）次に約1000℃において第１の多結
晶シリコン膜５５を熱酸化し、厚さ500Åの第２
の絶縁膜として熱酸化膜５６を形成する。（便宜
上第２の積層工程という）熱酸化膜５６はこのキ
ヤパシタの誘電体膜となる。次に熱酸化膜５６の
上に厚さ3500Å、面抵抗20Ωの他の一方のキヤパ
シタ電極となる第２の多結晶シリコン膜５７を堆
積する。次に写真触刻法により積層膜をエツチン
グして第１図に示すキヤパシタを製作する。本発
明による前記製造方法により製作したキヤパシタ
と従来の製造方法により製作したキヤパシタとの
保持耐圧を比較測定した。第９図にその結果を示
す。縦軸は第１の多結晶シリコン膜と第２の多結
晶シリコン膜との間に電圧を印加したときの熱酸
化膜５６の耐圧を電解強度で示した値、横軸はリ
ン濃度を表したものである。○印は本発明、●印
は従来のそれぞれの製造方法による値で、交叉す
る垂直部分はそのバラツキを示す。この図より明
らかなように本発明の製造方法により耐圧は向上
する。
の製造方法について述べる。まずシリコン基板５
１の表面に厚さ500Åの第１の絶縁膜（熱酸化膜）
５２を形成する。次に減圧CVD装置を用い、反
応温度400℃〜600℃でシランガス（SiH4）を熱
分解し非単結晶シリコン膜（リン濃度１×1020cm
-3）を絶縁膜５２に少なくとも30Å厚堆積する。
反応温度600℃以下では絶縁膜５２に吸着された
Si原子の結晶化は殆ど進行せず非単結晶シリコン
膜５３が形成される。絶縁膜５２の表面は一様な
面密度の非単結晶シリコン膜５３で被覆される必
要があり、他方堆積速度が小さいので必要以上に
厚い膜を形成すると時間がかかりすぎるので少な
くとも30Å厚程度とすることが望ましい。次に前
記非単結晶シリコン膜５３形成工程に連続して、
即ち基板を外気にさらすことなく、減圧CVD法
で反応温度を600℃〜800℃に上げ、非単結晶シリ
コン膜５３上にリン濃度１×1021cm-3の多結晶シ
リコン膜５４を厚さ約1000Å積層し、さらに連続
で多結晶シリコン間（リン濃度１×1020cm-3）５
５を500Å積層する。（便宜上この工程を第１の積
層工程という）次に約1000℃において第１の多結
晶シリコン膜５５を熱酸化し、厚さ500Åの第２
の絶縁膜として熱酸化膜５６を形成する。（便宜
上第２の積層工程という）熱酸化膜５６はこのキ
ヤパシタの誘電体膜となる。次に熱酸化膜５６の
上に厚さ3500Å、面抵抗20Ωの他の一方のキヤパ
シタ電極となる第２の多結晶シリコン膜５７を堆
積する。次に写真触刻法により積層膜をエツチン
グして第１図に示すキヤパシタを製作する。本発
明による前記製造方法により製作したキヤパシタ
と従来の製造方法により製作したキヤパシタとの
保持耐圧を比較測定した。第９図にその結果を示
す。縦軸は第１の多結晶シリコン膜と第２の多結
晶シリコン膜との間に電圧を印加したときの熱酸
化膜５６の耐圧を電解強度で示した値、横軸はリ
ン濃度を表したものである。○印は本発明、●印
は従来のそれぞれの製造方法による値で、交叉す
る垂直部分はそのバラツキを示す。この図より明
らかなように本発明の製造方法により耐圧は向上
する。
前記実施例の第２の積層工程においては、第１
の多結晶シリコン膜５５を熱酸化して絶縁膜（シ
リコン酸化膜５６）を積層したが、他の絶縁物を
堆積しても本発明の効果は得られる。また本実施
例はEPROMのキヤパシタについて述べたが、多
結晶シリコンを主成分とする電極又は電極配線と
絶縁膜を介して他の導電層と対向する構成要素を
有するその他の半導体装置の製造方法に対しても
本発明は勿論適用できる。
の多結晶シリコン膜５５を熱酸化して絶縁膜（シ
リコン酸化膜５６）を積層したが、他の絶縁物を
堆積しても本発明の効果は得られる。また本実施
例はEPROMのキヤパシタについて述べたが、多
結晶シリコンを主成分とする電極又は電極配線と
絶縁膜を介して他の導電層と対向する構成要素を
有するその他の半導体装置の製造方法に対しても
本発明は勿論適用できる。
［発明の効果］
本発明の製造方法においては、シリコン原子の
吸着点が高濃度に分布すると推定される非単結晶
シリコン膜を下地として多結晶シリコン膜（リン
濃度５×1020cm-3以上）を堆積するため、その粒
径は小さく例えば、100Å以下となると共に緻密
な膜となり、また従来のように多結晶シリコン膜
を形成してからリンを拡散することがなく、工程
短縮につながる。さらに絶縁膜を積層してもその
界面においては結晶の凹凸等電界集中を生ずる局
所も大幅に減少し、またリン濃度５×1020cm-3以
上の多結晶シリコン膜上に通常（リンを含まない
かリン濃度５×1020cm-3未満）の多結晶シリコン
膜を堆積しているので、絶縁膜を積層しても絶縁
膜中へのリンの拡散が減少し、前記膜緻密性と複
合して耐圧を向上できる。
吸着点が高濃度に分布すると推定される非単結晶
シリコン膜を下地として多結晶シリコン膜（リン
濃度５×1020cm-3以上）を堆積するため、その粒
径は小さく例えば、100Å以下となると共に緻密
な膜となり、また従来のように多結晶シリコン膜
を形成してからリンを拡散することがなく、工程
短縮につながる。さらに絶縁膜を積層してもその
界面においては結晶の凹凸等電界集中を生ずる局
所も大幅に減少し、またリン濃度５×1020cm-3以
上の多結晶シリコン膜上に通常（リンを含まない
かリン濃度５×1020cm-3未満）の多結晶シリコン
膜を堆積しているので、絶縁膜を積層しても絶縁
膜中へのリンの拡散が減少し、前記膜緻密性と複
合して耐圧を向上できる。
第１図は本発明の製造方法により製作した平板
電極を有するキヤパシタの断面図、第２図は従来
の製造方法を説明するためのEPROMの断面図、
第３図はこのEPROMの製造工程における基板部
分断面図、第４図ないし第８図は本発明の作用を
説明する図、第９図は本発明及び従来のそれぞれ
の製造方法によるキヤパシタの耐圧比較結果を示
す図である。 ５１……半導体基板、５２……第１絶縁膜、５
３……非単結晶シリコン膜（リン濃度５×1020cm
-3未満）、５４……多結晶シリコン膜（リン濃度
５×1020cm-3以上）、５５……多結晶シリコン膜
（リン濃度５×1020cm-3未満）、５６……第２絶縁
膜、５７……多結晶シリコン膜。
電極を有するキヤパシタの断面図、第２図は従来
の製造方法を説明するためのEPROMの断面図、
第３図はこのEPROMの製造工程における基板部
分断面図、第４図ないし第８図は本発明の作用を
説明する図、第９図は本発明及び従来のそれぞれ
の製造方法によるキヤパシタの耐圧比較結果を示
す図である。 ５１……半導体基板、５２……第１絶縁膜、５
３……非単結晶シリコン膜（リン濃度５×1020cm
-3未満）、５４……多結晶シリコン膜（リン濃度
５×1020cm-3以上）、５５……多結晶シリコン膜
（リン濃度５×1020cm-3未満）、５６……第２絶縁
膜、５７……多結晶シリコン膜。
Claims (1)
- １ 半導体基板主面上の第１絶縁膜上にリンを含
まないかリン濃度５×1020cm-3未満の非単結晶シ
リコン膜を反応温度400℃ないし600℃で形成し、
この非単結晶シリコン膜形成に連続してリン濃度
５×1020cm-3以上の多結晶シリコン膜を形成し、
このリン濃度５×1020cm-3以上の多結晶シリコン
膜形成に連続してリンを含まないかリン濃度５×
1020cm-3未満の多結晶シリコン膜を形成する第１
の積層工程と、前記リンを含まないかリン濃度５
×1020cm-3未満の多結晶シリコン膜上に第２絶縁
膜を形成する第２の積層工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62089773A JPS63255972A (ja) | 1987-04-14 | 1987-04-14 | 半導体装置の製造方法 |
| EP88105805A EP0287031B1 (en) | 1987-04-14 | 1988-04-12 | High breakdown voltage insulating film provided between polysilicon layers |
| DE3852903T DE3852903T2 (de) | 1987-04-14 | 1988-04-12 | Hohe Durchbruchspannung aufweisende isolierende Schicht, die zwischen Polysilizium-Schichten liegt. |
| KR1019880004263A KR910006592B1 (ko) | 1987-04-14 | 1988-04-14 | 반도체장치 및 그 제조방법 |
| US07/524,666 US5237196A (en) | 1987-04-14 | 1990-04-30 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62089773A JPS63255972A (ja) | 1987-04-14 | 1987-04-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63255972A JPS63255972A (ja) | 1988-10-24 |
| JPH0581193B2 true JPH0581193B2 (ja) | 1993-11-11 |
Family
ID=13979997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62089773A Granted JPS63255972A (ja) | 1987-04-14 | 1987-04-14 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0287031B1 (ja) |
| JP (1) | JPS63255972A (ja) |
| KR (1) | KR910006592B1 (ja) |
| DE (1) | DE3852903T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6414968A (en) * | 1987-07-08 | 1989-01-19 | Nec Corp | Formation of gate electrode |
| EP0434383B1 (en) * | 1989-12-20 | 1994-03-16 | Nec Corporation | Semiconductor device gate structure with oxide layer therein |
| KR970009976B1 (ko) * | 1991-08-26 | 1997-06-19 | 아메리칸 텔리폰 앤드 텔레그라프 캄파니 | 증착된 반도체상에 형성된 개선된 유전체 |
| JP2951082B2 (ja) * | 1991-10-24 | 1999-09-20 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| JP3548984B2 (ja) * | 1991-11-14 | 2004-08-04 | 富士通株式会社 | 半導体装置の製造方法 |
| JP3383140B2 (ja) | 1995-10-02 | 2003-03-04 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| JP3233217B2 (ja) * | 1999-03-16 | 2001-11-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| US8124515B2 (en) * | 2009-05-20 | 2012-02-28 | Globalfoundries Inc. | Gate etch optimization through silicon dopant profile change |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4441249A (en) * | 1982-05-26 | 1984-04-10 | Bell Telephone Laboratories, Incorporated | Semiconductor integrated circuit capacitor |
| JPH0638496B2 (ja) * | 1983-06-27 | 1994-05-18 | 日本電気株式会社 | 半導体装置 |
-
1987
- 1987-04-14 JP JP62089773A patent/JPS63255972A/ja active Granted
-
1988
- 1988-04-12 DE DE3852903T patent/DE3852903T2/de not_active Expired - Fee Related
- 1988-04-12 EP EP88105805A patent/EP0287031B1/en not_active Expired - Lifetime
- 1988-04-14 KR KR1019880004263A patent/KR910006592B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE3852903T2 (de) | 1995-06-29 |
| KR880013232A (ko) | 1988-11-30 |
| EP0287031B1 (en) | 1995-02-01 |
| EP0287031A3 (en) | 1989-09-20 |
| DE3852903D1 (de) | 1995-03-16 |
| JPS63255972A (ja) | 1988-10-24 |
| KR910006592B1 (ko) | 1991-08-28 |
| EP0287031A2 (en) | 1988-10-19 |
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