JPH0437064A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0437064A JPH0437064A JP2144047A JP14404790A JPH0437064A JP H0437064 A JPH0437064 A JP H0437064A JP 2144047 A JP2144047 A JP 2144047A JP 14404790 A JP14404790 A JP 14404790A JP H0437064 A JPH0437064 A JP H0437064A
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Landscapes
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特にスタティ
ックＲＡＭ等における負荷抵抗の製造方法に関するもの
である。
ックＲＡＭ等における負荷抵抗の製造方法に関するもの
である。
高抵抗の負荷抵抗はスタティックＲＡＭ等において頻繁
に使用されている。この負荷抵抗は、他の配線またはシ
リコン基板内の拡散領域とのオ・−ミックコンタクトが
要求されるので、低抵抗部と高抵抗部とを直列につなげ
た抵抗パターンをなす必要がある。このような抵抗パタ
ーンを形成する方法として、従来から次のような方法が
知られている。高抵抗の多結晶シリコン層を形成した後
、高抵抗部として残存させる領域をマスクし、残りの領
域に不純物を導入して活性化させることにより、低抵抗
部と高抵抗部とをパターン形成する。そして、抵抗パタ
ーンを形成した後、眉間絶縁膜、金属配線等を形成して
集積回路素子を製造する。
に使用されている。この負荷抵抗は、他の配線またはシ
リコン基板内の拡散領域とのオ・−ミックコンタクトが
要求されるので、低抵抗部と高抵抗部とを直列につなげ
た抵抗パターンをなす必要がある。このような抵抗パタ
ーンを形成する方法として、従来から次のような方法が
知られている。高抵抗の多結晶シリコン層を形成した後
、高抵抗部として残存させる領域をマスクし、残りの領
域に不純物を導入して活性化させることにより、低抵抗
部と高抵抗部とをパターン形成する。そして、抵抗パタ
ーンを形成した後、眉間絶縁膜、金属配線等を形成して
集積回路素子を製造する。
以下、スタティックＲＡＭを例として、従来の抵抗パタ
ーンの形成方法について、その工程を模式的に示す第２
図に基づき説明する。
ーンの形成方法について、その工程を模式的に示す第２
図に基づき説明する。
まず、表面に拡散領域３２を有するＰ型シリコン基板３
１上に表面絶縁膜（ＳｉＯ□）３３を介してリンド−ブ
の多結晶シリコンからなるゲート電極３４を設けて、Ｍ
ＯＳＦＥＴを作製する（第２図（ａ））、次に、ノンド
ープの５３０ｇ膜からなる第１の層間膜３５を全域に堆
積する（第３図（ｂ））。拡散領域３２上部の第１の眉
間膜３５を部分的にエッチング除去してコンタクト孔３
６を形成する（第２図１ｃ））、次いで、ノンドープの
多結晶シリコン層３７を全域に形成する（第２図（ｄ）
）。マスク３８を用いて多結晶シリコン層３７の所望の
部分に不純物を拡散させ、多結晶シリコン層３７を所定
パターンに部分エッチングして、中央の高抵抗部３９ａ
と両端部の低抵抗部３９ｂ、 ３９ｂとからなる負荷抵
抗パターン３９を形成する（第２図（ｅ））。ノンドー
プのＳｉＯ□膜からなる第２の層間膜４０を全域に堆積
する（第２図（ｆ））。最後に、２個所のコンタクト孔
４１．４１を形成し、アルミニウムからなる金属配線４
２．４２を形成する（第２図（ｇｌ）。
１上に表面絶縁膜（ＳｉＯ□）３３を介してリンド−ブ
の多結晶シリコンからなるゲート電極３４を設けて、Ｍ
ＯＳＦＥＴを作製する（第２図（ａ））、次に、ノンド
ープの５３０ｇ膜からなる第１の層間膜３５を全域に堆
積する（第３図（ｂ））。拡散領域３２上部の第１の眉
間膜３５を部分的にエッチング除去してコンタクト孔３
６を形成する（第２図１ｃ））、次いで、ノンドープの
多結晶シリコン層３７を全域に形成する（第２図（ｄ）
）。マスク３８を用いて多結晶シリコン層３７の所望の
部分に不純物を拡散させ、多結晶シリコン層３７を所定
パターンに部分エッチングして、中央の高抵抗部３９ａ
と両端部の低抵抗部３９ｂ、 ３９ｂとからなる負荷抵
抗パターン３９を形成する（第２図（ｅ））。ノンドー
プのＳｉＯ□膜からなる第２の層間膜４０を全域に堆積
する（第２図（ｆ））。最後に、２個所のコンタクト孔
４１．４１を形成し、アルミニウムからなる金属配線４
２．４２を形成する（第２図（ｇｌ）。
第２の眉間膜としては、ノンドープのＳｉＯ□膜に比べ
て、ＰＳＧ膜（リン入りのＳｉＯ２膜）またはＢＰＳＧ
膜（ボロン・リン入りのＳｉＯ□膜）等の膜を用いる方
が好ましい。というのは、これらの膜は適当な熱処理を
施すことにより平坦化されるので、金属配線の断線防止
に有効であるからである。ところが、上述したような従
来の製造工程にあっては、負荷抵抗パターンにおける高
抵抗部と低抵抗部とを形成した後に、第２の眉間膜を堆
積するので、これらの膜を第２の眉間膜として用いると
、下方の高抵抗部の多結晶シリコン層が低抵抗に変化し
て問題となる。以上のように従来の製造方法では、第２
の層間膜としてこのような不純物を含むＳｉＯ□膜を使
用できないという難点がある。また、このような問題は
、下層の第１の眉間膜についても同様である。
て、ＰＳＧ膜（リン入りのＳｉＯ２膜）またはＢＰＳＧ
膜（ボロン・リン入りのＳｉＯ□膜）等の膜を用いる方
が好ましい。というのは、これらの膜は適当な熱処理を
施すことにより平坦化されるので、金属配線の断線防止
に有効であるからである。ところが、上述したような従
来の製造工程にあっては、負荷抵抗パターンにおける高
抵抗部と低抵抗部とを形成した後に、第２の眉間膜を堆
積するので、これらの膜を第２の眉間膜として用いると
、下方の高抵抗部の多結晶シリコン層が低抵抗に変化し
て問題となる。以上のように従来の製造方法では、第２
の層間膜としてこのような不純物を含むＳｉＯ□膜を使
用できないという難点がある。また、このような問題は
、下層の第１の眉間膜についても同様である。
第３図は、多結晶シリコン層を部分エッチング除去した
後の形状を示す断面図であり、第３図（ａ）はエッチン
グ対象が高抵抗の多結晶シリコン層Ａである場合を、第
３図（′ｂ）はエッチング対象が低抵抗の多結晶シリコ
ン層Ｂである場合を、夫々表している。第３図かられか
るように抵抗の違いにより、そのエッチングの側断面形
状が異なる。上述したような従来の製造方法では、多結
晶シリコン層の抵抗が異なる高抵抗部及び低抵抗部を同
時にエンチングする必要があるので、各部において同一
の側断面形状を得ることは困難であるという問題点があ
る。
後の形状を示す断面図であり、第３図（ａ）はエッチン
グ対象が高抵抗の多結晶シリコン層Ａである場合を、第
３図（′ｂ）はエッチング対象が低抵抗の多結晶シリコ
ン層Ｂである場合を、夫々表している。第３図かられか
るように抵抗の違いにより、そのエッチングの側断面形
状が異なる。上述したような従来の製造方法では、多結
晶シリコン層の抵抗が異なる高抵抗部及び低抵抗部を同
時にエンチングする必要があるので、各部において同一
の側断面形状を得ることは困難であるという問題点があ
る。
本発明は、かかる事情に鑑みてなされたものであり、層
間膜としてｐｓｃ膜、 ＢＰＳＧ膜等を用いることがで
き、しかも高抵抗部及び低抵抗部に拘わらずに安定した
一定の側断面形状を有する負荷抵抗パターンを形成でき
る半導体装置の製造方法を提供することを目的とする。
間膜としてｐｓｃ膜、 ＢＰＳＧ膜等を用いることがで
き、しかも高抵抗部及び低抵抗部に拘わらずに安定した
一定の側断面形状を有する負荷抵抗パターンを形成でき
る半導体装置の製造方法を提供することを目的とする。
本発明に係る半導体装置の製造方法は、高抵抗部と低抵
抗部とを有する負荷抵抗を備えた半導体装置を製造する
方法において、第１の絶縁膜を介して基板に多結晶シリ
コン層を形成する工程と、前記多結晶シリコン層に不純
物を注入して低抵抗化する工程と、前記多結晶シリコン
層を所定パターンにエンチングする工程と、第２の絶縁
膜を堆積する工程と、前記多結晶シリコン層の一部に元
素イオンを注入して非晶質とし高抵抗化する工程とを有
することを特徴とする。
抗部とを有する負荷抵抗を備えた半導体装置を製造する
方法において、第１の絶縁膜を介して基板に多結晶シリ
コン層を形成する工程と、前記多結晶シリコン層に不純
物を注入して低抵抗化する工程と、前記多結晶シリコン
層を所定パターンにエンチングする工程と、第２の絶縁
膜を堆積する工程と、前記多結晶シリコン層の一部に元
素イオンを注入して非晶質とし高抵抗化する工程とを有
することを特徴とする。
本発明の半導体装置の製造方法にあっては、負荷抵抗と
なる多結晶シリコン層の全域に不純物を注入して活性化
した後、この多結晶シリコン層を所定長さにパターンエ
ッチングする。そうすると、多結晶シリコン層は全域が
同質であるので、エッチング後の側断面形状は一定とな
る。その後、絶縁膜を全域に堆積する。そうすると、こ
の時点では多結晶シリコン層に高抵抗部が形成されてい
ないので、堆積される絶縁膜から多結晶シリコン層への
不純物の拡散の問題はなく、この絶縁膜として不純物を
含むＳｉＯ２膜を用いることが可能となる。
なる多結晶シリコン層の全域に不純物を注入して活性化
した後、この多結晶シリコン層を所定長さにパターンエ
ッチングする。そうすると、多結晶シリコン層は全域が
同質であるので、エッチング後の側断面形状は一定とな
る。その後、絶縁膜を全域に堆積する。そうすると、こ
の時点では多結晶シリコン層に高抵抗部が形成されてい
ないので、堆積される絶縁膜から多結晶シリコン層への
不純物の拡散の問題はなく、この絶縁膜として不純物を
含むＳｉＯ２膜を用いることが可能となる。
以下、スタティックＲＡＭを実施例として、本発明を具
体的に説明する。第１図は本発明に係る半導体装置（ス
タティックＲＡＭ）の製造方法の工程を示す模式的断面
図である。
体的に説明する。第１図は本発明に係る半導体装置（ス
タティックＲＡＭ）の製造方法の工程を示す模式的断面
図である。
まず、表面に２個所のＮ゛拡散領域２，２を有するＰ型
シリコン基板１上に表面絶縁膜（Ｓｔ（ｈ）３を介して
、リンをドープさせた多結晶シリコンからなるゲート電
極４を設け、従来の方法と同様にＮ−ＭＯＳＦＥＴを作
製する（第１図（ａ））、次に、５ｉＬＰＨｓ、Ｏｘを
用いた常圧ＣＶＤ法により、ＰＳＧ膜からなる第１の眉
間膜５を厚さ３０００人程度全域に堆積した後、９５０
℃のＨ２０雰囲気にて熱処理を施す（第１図（ｂ））。
シリコン基板１上に表面絶縁膜（Ｓｔ（ｈ）３を介して
、リンをドープさせた多結晶シリコンからなるゲート電
極４を設け、従来の方法と同様にＮ−ＭＯＳＦＥＴを作
製する（第１図（ａ））、次に、５ｉＬＰＨｓ、Ｏｘを
用いた常圧ＣＶＤ法により、ＰＳＧ膜からなる第１の眉
間膜５を厚さ３０００人程度全域に堆積した後、９５０
℃のＨ２０雰囲気にて熱処理を施す（第１図（ｂ））。
レジスト６をバターニングし、一方の拡散領域２上部の
第１の眉間膜５及び表面絶縁膜３を１％ＨＦ溶液にてエ
ッチング除去してコンタクト孔７を形成する（第１図（
Ｃ））。
第１の眉間膜５及び表面絶縁膜３を１％ＨＦ溶液にてエ
ッチング除去してコンタクト孔７を形成する（第１図（
Ｃ））。
レジスト６を除去した後、５ｉＨａを用いた減圧ＣＶＤ
法により、全域に多結晶シリコン層８を形成し、ＰＯＣ
ｌ３１０□、Ｎ２を用いた９５０℃のドライブインによ
り多結晶シリコン層８を低抵抗化した後、レジスト（図
示せず）をパターニングし、低抵抗化された多結晶シリ
コン層８をＣＦ、を用いた反応性イオンエッチングによ
り部分エッチングし、エッチング後レジストを除去する
（第１図（ｄ））。この際、多結晶シリコン層８は抵抗
が全域に亘って均一であるので、エッチングの側断面形
状は一定となる。
法により、全域に多結晶シリコン層８を形成し、ＰＯＣ
ｌ３１０□、Ｎ２を用いた９５０℃のドライブインによ
り多結晶シリコン層８を低抵抗化した後、レジスト（図
示せず）をパターニングし、低抵抗化された多結晶シリ
コン層８をＣＦ、を用いた反応性イオンエッチングによ
り部分エッチングし、エッチング後レジストを除去する
（第１図（ｄ））。この際、多結晶シリコン層８は抵抗
が全域に亘って均一であるので、エッチングの側断面形
状は一定となる。
次イテ、５ｉＨｔ、Ｐ）Ｉｓ、Ｏｘを用いた常圧ＣＶＤ
法により、ＰＳＧ膜からなる第２の層間膜９を厚さ６０
００人程度全域に堆積した後、９５０℃のＨｚＯ雰囲気
にて熱処理を施す（第１図（ｅ））。この段階では、多
結晶シリコン層８にまだ高抵抗部が形成されていないの
で、絶縁膜（ＰＳＧ膜）からの不純物の拡散を防止する
必要はなく、眉間膜としてＰＳＧ膜等の断差緩和効果が
ある絶縁膜を使用することができる。
法により、ＰＳＧ膜からなる第２の層間膜９を厚さ６０
００人程度全域に堆積した後、９５０℃のＨｚＯ雰囲気
にて熱処理を施す（第１図（ｅ））。この段階では、多
結晶シリコン層８にまだ高抵抗部が形成されていないの
で、絶縁膜（ＰＳＧ膜）からの不純物の拡散を防止する
必要はなく、眉間膜としてＰＳＧ膜等の断差緩和効果が
ある絶縁膜を使用することができる。
次に、レジスト１０をバターニングし、イオン注入法に
より８０ｋｅＶ、 Ｉ ＸＩＯ目〜Ｉ ＸＩＯ”（ｘ−
” （好ましくは５ ＸＩＯ”ｃｍ−”）の条件にて、
高抵抗部としたい領域の多結晶シリコン層８にシリコン
イオンを注入して高抵抗化する（第１図（ｆ））。不純
物が導入されて活性化された多結晶シリコン層８は低抵
抗であるが、シリコンイオンが注入されることによって
非晶質となり、格子に入っていた不純物も不活性となる
ので、シリコンイオンが注入された領域のみが非晶質シ
リコンからなる高抵抗部１１となる。そして、中央が高
抵抗部１１であり、両端部が低抵抗部１２．１２である
負荷抵抗１３を形成できる。なお、本実施例ではシリコ
ンイオンを注入することとしたが、ポロンイオン、ヒ素
イオン等を注入しても同様な負荷抵抗１３を形成できる
。
より８０ｋｅＶ、 Ｉ ＸＩＯ目〜Ｉ ＸＩＯ”（ｘ−
” （好ましくは５ ＸＩＯ”ｃｍ−”）の条件にて、
高抵抗部としたい領域の多結晶シリコン層８にシリコン
イオンを注入して高抵抗化する（第１図（ｆ））。不純
物が導入されて活性化された多結晶シリコン層８は低抵
抗であるが、シリコンイオンが注入されることによって
非晶質となり、格子に入っていた不純物も不活性となる
ので、シリコンイオンが注入された領域のみが非晶質シ
リコンからなる高抵抗部１１となる。そして、中央が高
抵抗部１１であり、両端部が低抵抗部１２．１２である
負荷抵抗１３を形成できる。なお、本実施例ではシリコ
ンイオンを注入することとしたが、ポロンイオン、ヒ素
イオン等を注入しても同様な負荷抵抗１３を形成できる
。
レジスト１０を除去した後、レジスト１４をパターニン
グし、ＣＨＦ、を用いた反応性イオンエッチングにより
第１の層間膜５及び第２の眉間膜９を部分エッチングし
て、低抵抗部１２．他方の拡散層２に至るコンタクト孔
１５．１５を形成する（第１図（ｇ））。
グし、ＣＨＦ、を用いた反応性イオンエッチングにより
第１の層間膜５及び第２の眉間膜９を部分エッチングし
て、低抵抗部１２．他方の拡散層２に至るコンタクト孔
１５．１５を形成する（第１図（ｇ））。
レジスト１４を除去した後、工％のシリコンを含むアル
ミニウムをスバンタ法により全域に堆積し、レジストパ
ターン形成後、ＢＢｒ３を用いた反応性イオンエッチン
グによりレジストを除去して金属配線１６．１６を形成
し、最後に４００℃のＨ２雰囲気にて熱処理を行ってス
タティックＲＡＭを製造する（第１図（ｈ））。
ミニウムをスバンタ法により全域に堆積し、レジストパ
ターン形成後、ＢＢｒ３を用いた反応性イオンエッチン
グによりレジストを除去して金属配線１６．１６を形成
し、最後に４００℃のＨ２雰囲気にて熱処理を行ってス
タティックＲＡＭを製造する（第１図（ｈ））。
以上のようにして製造される半導体装置は、中央が高抵
抗部１１ （非晶質シリコン）からなり、両端部が低抵
抗部１２．１２ （多結晶シリコン）からなる負荷抵抗
１３を備えている。そして、この負荷抵抗１３では、シ
リコン基板１中の拡散領域２及び金属配線１６との接触
領域が何れも低抵抗部１２．１２となっているので、拡
散領域２及び金属配置１６と負荷抵抗１３との間にはオ
ーミックコンタクトが実現されている。
抗部１１ （非晶質シリコン）からなり、両端部が低抵
抗部１２．１２ （多結晶シリコン）からなる負荷抵抗
１３を備えている。そして、この負荷抵抗１３では、シ
リコン基板１中の拡散領域２及び金属配線１６との接触
領域が何れも低抵抗部１２．１２となっているので、拡
散領域２及び金属配置１６と負荷抵抗１３との間にはオ
ーミックコンタクトが実現されている。
なお、上述の実施例では眉間膜として、ＰＳＧ膜を用い
ることとしたが、ＢＰＳＧ膜を使用する場合にも同様の
効果を達成できることは言うまでもない。
ることとしたが、ＢＰＳＧ膜を使用する場合にも同様の
効果を達成できることは言うまでもない。
以上詳述したように本発明の半導体装置の製造方法では
、高抵抗部と低抵抗部とを形成する前に、負荷抵抗のパ
ターン化のためのエッチング及び層間膜の堆積を行うの
で、エッチングの側断面形状を一定とすることができ、
また層間膜として平坦性に優れたｐｓｃ膜、 ＢＰＳＧ
膜等の絶縁膜を使用することができる等、本発明は優れ
た効果を奏する。
、高抵抗部と低抵抗部とを形成する前に、負荷抵抗のパ
ターン化のためのエッチング及び層間膜の堆積を行うの
で、エッチングの側断面形状を一定とすることができ、
また層間膜として平坦性に優れたｐｓｃ膜、 ＢＰＳＧ
膜等の絶縁膜を使用することができる等、本発明は優れ
た効果を奏する。
第１図は本発明に係る半導体装置の製造方法の工程を示
す模式的断面図、第２図は従来の半導体装置の製造方法
の工程を示す模式的断面図、第３図は抵抗が異なる多結
晶シリコン層をエッチングした際の形状の違いを示す断
面図である。 ■・・・シリコン基板 ２・・・拡散領域 ５・・・第
１の層間膜 ８・・・多結晶シリコン層 ９・・・第２
の層間膜 工１・・・高抵抗部 １２・・・低抵抗部
１３・・・負荷抵抗時 許 出願人 住友金属工業株
式会社代理人 弁理士 河 野 登 夫第 図 第
す模式的断面図、第２図は従来の半導体装置の製造方法
の工程を示す模式的断面図、第３図は抵抗が異なる多結
晶シリコン層をエッチングした際の形状の違いを示す断
面図である。 ■・・・シリコン基板 ２・・・拡散領域 ５・・・第
１の層間膜 ８・・・多結晶シリコン層 ９・・・第２
の層間膜 工１・・・高抵抗部 １２・・・低抵抗部
１３・・・負荷抵抗時 許 出願人 住友金属工業株
式会社代理人 弁理士 河 野 登 夫第 図 第
Claims (1)
- 【特許請求の範囲】 １、高抵抗部と低抵抗部とを有する負荷抵抗を備えた半
導体装置を製造する方法において、第１の絶縁膜を介し
て基板に多結晶シリコ ン層を形成する工程と、 前記多結晶シリコン層に不純物を注入して 低抵抗化する工程と、 前記多結晶シリコン層を所定パターンにエ ッチングする工程と、 第２の絶縁膜を堆積する工程と、 前記多結晶シリコン層の一部に元素イオン を注入して非晶質とし高抵抗化する工程と を有することを特徴とする半導体装置の製 造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2144047A JPH0437064A (ja) | 1990-05-31 | 1990-05-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2144047A JPH0437064A (ja) | 1990-05-31 | 1990-05-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0437064A true JPH0437064A (ja) | 1992-02-07 |
Family
ID=15353088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2144047A Pending JPH0437064A (ja) | 1990-05-31 | 1990-05-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0437064A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012182488A (ja) * | 2012-05-25 | 2012-09-20 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
-
1990
- 1990-05-31 JP JP2144047A patent/JPH0437064A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012182488A (ja) * | 2012-05-25 | 2012-09-20 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
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