JPS589587B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS589587B2 JPS589587B2 JP54035921A JP3592179A JPS589587B2 JP S589587 B2 JPS589587 B2 JP S589587B2 JP 54035921 A JP54035921 A JP 54035921A JP 3592179 A JP3592179 A JP 3592179A JP S589587 B2 JPS589587 B2 JP S589587B2
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- polycrystalline silicon
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- 238000004519 manufacturing process Methods 0.000 title claims description 10
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は半導体装置の製造方法に関し、特にシリコン
半導体基板上に形成される一層の多結層シリコン層を、
配線および能動素子の負荷抵抗とするため乏こ、異なる
抵抗値を与えるようにした半導体装置の製造方法に係わ
るものである。
半導体基板上に形成される一層の多結層シリコン層を、
配線および能動素子の負荷抵抗とするため乏こ、異なる
抵抗値を与えるようにした半導体装置の製造方法に係わ
るものである。
半導体集積回路の高集積化のために、配線として蒸着ア
ルミニウムなどの金属、シリコン半導体基板の拡散層、
多結晶シリコンに不純物を拡散して低抵抗化したものな
どが用いられており、また素子の負荷抵抗として高抵抗
が要求され、能動素子をこのために用いているが、高集
積化を妨げるという点があるために、その代わりとして
高抵抗な多結晶シリコンを用いることが考えられている
。
ルミニウムなどの金属、シリコン半導体基板の拡散層、
多結晶シリコンに不純物を拡散して低抵抗化したものな
どが用いられており、また素子の負荷抵抗として高抵抗
が要求され、能動素子をこのために用いているが、高集
積化を妨げるという点があるために、その代わりとして
高抵抗な多結晶シリコンを用いることが考えられている
。
このように異なる抵抗値を有する多結晶シリコンを一層
で形成させるために、従来から次のような方法が提案さ
れている。
で形成させるために、従来から次のような方法が提案さ
れている。
この従来方法をＭＯＳ・ＦＥＴ半導体装置における配線
と負荷抵抗とを例にとって説明する。
と負荷抵抗とを例にとって説明する。
すなわち、まず第１図に示すように、シリコン半導体基
板１上にゲート酸化膜２および素子間分離のためのフィ
ールド酸化膜３を形成させた上で、第２図に示すように
、写真製版技術により多結晶シリコンとドレイン領域と
のコンタクトがとれるように前記ゲート酸化膜２の一部
を除去したのち、第３図に示すように、両酸化膜２，３
上に多結晶シリコン層４を形成する。
板１上にゲート酸化膜２および素子間分離のためのフィ
ールド酸化膜３を形成させた上で、第２図に示すように
、写真製版技術により多結晶シリコンとドレイン領域と
のコンタクトがとれるように前記ゲート酸化膜２の一部
を除去したのち、第３図に示すように、両酸化膜２，３
上に多結晶シリコン層４を形成する。
ついでこの多結晶シリコン層４に対して、所望の高抵抗
値を与えるために、例えば砒素、燐などの不純物をイオ
ン注入し、さらに第４図に示すように、素子の負荷抵抗
などの高抵抗が必要なところを除き、フォトレジスト５
ａをマスクとして高濃度不純物のイオン注入を行なうか
、あるいは酸化膜５ｂをマスクとして不純物を熱拡散さ
せ、高抵抗多結晶シリコン領域４ａおよび低抵抗多結晶
シリコン領域４ｂを形成させる。
値を与えるために、例えば砒素、燐などの不純物をイオ
ン注入し、さらに第４図に示すように、素子の負荷抵抗
などの高抵抗が必要なところを除き、フォトレジスト５
ａをマスクとして高濃度不純物のイオン注入を行なうか
、あるいは酸化膜５ｂをマスクとして不純物を熱拡散さ
せ、高抵抗多結晶シリコン領域４ａおよび低抵抗多結晶
シリコン領域４ｂを形成させる。
そして以後は周知のように、多結晶シリコン層４、すな
わち前記両領域４ａ ，４ｂを、第５図にみられるよう
にパターンニングし、かつソース・ドレイン領域６を形
成するなどして、ＭＯＳ ・ ＦＥＴ素子の負荷抵抗に
高抵抗多結晶シリコンを用いた半導体装置を得ることが
できるのである。
わち前記両領域４ａ ，４ｂを、第５図にみられるよう
にパターンニングし、かつソース・ドレイン領域６を形
成するなどして、ＭＯＳ ・ ＦＥＴ素子の負荷抵抗に
高抵抗多結晶シリコンを用いた半導体装置を得ることが
できるのである。
しかく乍らこのような方法では、高抵抗多結晶シリコン
領域４ａと低抵抗多結晶シリコン領域４ｂとを同時にエ
ッチングしなくてはならす、多結晶シリコンはその抵抗
値によってエッチングレイトが異なるために、エッチン
グ精度が悪くなるものであった。
領域４ａと低抵抗多結晶シリコン領域４ｂとを同時にエ
ッチングしなくてはならす、多結晶シリコンはその抵抗
値によってエッチングレイトが異なるために、エッチン
グ精度が悪くなるものであった。
そこでこの弊害を取り除くために従来は、第６図に示す
ように、多結晶シリコンをデポしたのちこれに不純物を
イオン注入して高抵抗多結晶シリコンとし、かつこれを
一旦写真製版技術などによりパターンニングして各高抵
抗多結晶シリコン佃域４ａを得、ついでソース・ドレイ
ン領域６を形成した上で、第７図に示すように、前記し
たとおりフォトレジスト５ａあるいは酸化膜５ｂをマス
クとして、高濃度の不純物注入あるいは不純物の熱拡散
を行ない、低抵抗多結晶ンリコン領域４ｂを得るように
している。
ように、多結晶シリコンをデポしたのちこれに不純物を
イオン注入して高抵抗多結晶シリコンとし、かつこれを
一旦写真製版技術などによりパターンニングして各高抵
抗多結晶シリコン佃域４ａを得、ついでソース・ドレイ
ン領域６を形成した上で、第７図に示すように、前記し
たとおりフォトレジスト５ａあるいは酸化膜５ｂをマス
クとして、高濃度の不純物注入あるいは不純物の熱拡散
を行ない、低抵抗多結晶ンリコン領域４ｂを得るように
している。
しかしここでもまた、高抵抗多結晶シリコン佃域４ａに
は、数百ＭΩ／口の抵抗値が要求されるのに対し、低抵
抗多結晶シリコン領域４ａは数Ω／口と、多結晶シリコ
ン中の不純物密度の差が非常に大きく、微小寸法の高抵
抗多結晶シリコン領域４ａを形成するのには、横方向か
らの拡散などのために制御が非常に難しいという不都合
がある。
は、数百ＭΩ／口の抵抗値が要求されるのに対し、低抵
抗多結晶シリコン領域４ａは数Ω／口と、多結晶シリコ
ン中の不純物密度の差が非常に大きく、微小寸法の高抵
抗多結晶シリコン領域４ａを形成するのには、横方向か
らの拡散などのために制御が非常に難しいという不都合
がある。
この発明は従来のこのような実情を改善するためになさ
れたものであって、以下この発明方法の一実施例につき
、第８図ないし第１０図を参照して詳細に説明する。
れたものであって、以下この発明方法の一実施例につき
、第８図ないし第１０図を参照して詳細に説明する。
これらの第８図ないし第１０図において、前記第１図な
いし第７図と同一符号は同一または相当部分を示してお
り、この実施例では、まず第８図に示されているように
、多結晶シリコンをデポしたのち、その全面に不純物注
入をなして高抵抗多結晶シリコン層４ａとし、さらに第
９図に示したように、あらかじめ低抵抗の必要な部分、
例えば多結晶シリコン配線などの部分のみに、前記した
ようにフォトレジスト５ａあるいは酸化膜５ｂをマスク
として、高濃度の不純物注入あるいは不純物の熱拡散を
行ない、低抵抗多結晶シリコン領域４ｂを形成させ、続
いて写真製版技術などによるパターンニングにより、第
１０図に示すように、高抵抗を必要とする部分を高抵抗
多結晶シリコン領域４ａとして残し、同様なマスキング
のもと（こ、高抵抗多結晶シリコン領域４ａの周囲に、
高濃度の不純物注入あるいは不純物の熱拡散で中抵抗多
結晶シリコン領域４ｃを形成させ、同時にソース・ドレ
イン領域６をも形成させるのである。
いし第７図と同一符号は同一または相当部分を示してお
り、この実施例では、まず第８図に示されているように
、多結晶シリコンをデポしたのち、その全面に不純物注
入をなして高抵抗多結晶シリコン層４ａとし、さらに第
９図に示したように、あらかじめ低抵抗の必要な部分、
例えば多結晶シリコン配線などの部分のみに、前記した
ようにフォトレジスト５ａあるいは酸化膜５ｂをマスク
として、高濃度の不純物注入あるいは不純物の熱拡散を
行ない、低抵抗多結晶シリコン領域４ｂを形成させ、続
いて写真製版技術などによるパターンニングにより、第
１０図に示すように、高抵抗を必要とする部分を高抵抗
多結晶シリコン領域４ａとして残し、同様なマスキング
のもと（こ、高抵抗多結晶シリコン領域４ａの周囲に、
高濃度の不純物注入あるいは不純物の熱拡散で中抵抗多
結晶シリコン領域４ｃを形成させ、同時にソース・ドレ
イン領域６をも形成させるのである。
すなわち、このようにして微小寸法の高抵抗多結晶シリ
コン領域４ａの抵抗値の制御性を良好とし、最適な負荷
抵抗としての高抵抗多結晶シリコン領域４ａを形成でき
るのであり、また中抵抗多結晶シリコン領域４ｃはソー
ス・ドレイン領域６と同時に形成できるために、特に製
造工程が増加することもなく、従来と変わることのない
工程数で一層の多結晶シリコン層に３種類の異なった抵
抗値をもつ素子を極めて容易に形成し得られ、装置の高
集積化、高速化、低消費電力化に大きく寄与することが
可能である。
コン領域４ａの抵抗値の制御性を良好とし、最適な負荷
抵抗としての高抵抗多結晶シリコン領域４ａを形成でき
るのであり、また中抵抗多結晶シリコン領域４ｃはソー
ス・ドレイン領域６と同時に形成できるために、特に製
造工程が増加することもなく、従来と変わることのない
工程数で一層の多結晶シリコン層に３種類の異なった抵
抗値をもつ素子を極めて容易に形成し得られ、装置の高
集積化、高速化、低消費電力化に大きく寄与することが
可能である。
なお前記実施例はＭＯＳ−ＦＥＴ半導体装置について述
べたが、バイポーラ半導体装置においても全く同様であ
る。
べたが、バイポーラ半導体装置においても全く同様であ
る。
以上詳述したようにこの発明によるときは、一層の多結
晶シリコン層に異なる種類の抵抗値をもつ素子を形成で
き、特に微小寸法の高抵抗多結晶シリコン領域を制御性
よく得られるという特長がある。
晶シリコン層に異なる種類の抵抗値をもつ素子を形成で
き、特に微小寸法の高抵抗多結晶シリコン領域を制御性
よく得られるという特長がある。
第１図ないし第７図は従来手段による半導体装置の製造
方法の一般例とその改善例とを工程順に示す各々断面図
、第８図ないし第１０図はこの発明に係わる半導体装置
の製造方法の一実施例による要万を工程順に示す各々断
面図である。 １・・・・・・シリコン半導体基板、２・・・・・・ゲ
ート酸化膜、３・・・・・・フィールド酸化膜、４・・
・・・・多結晶シリコン層、４ａ・・・・・・高抵抗多
結晶シリコン領域、４ｂ・・・・・・低抵抗多結晶シリ
コン領域、４ｃ・・・・・・中抵抗多結晶シリコン領域
、５ａ，５ｂ・・・・・・フォトレジスト、酸化膜、６
・・・・・・ソース・ドレイン領域。
方法の一般例とその改善例とを工程順に示す各々断面図
、第８図ないし第１０図はこの発明に係わる半導体装置
の製造方法の一実施例による要万を工程順に示す各々断
面図である。 １・・・・・・シリコン半導体基板、２・・・・・・ゲ
ート酸化膜、３・・・・・・フィールド酸化膜、４・・
・・・・多結晶シリコン層、４ａ・・・・・・高抵抗多
結晶シリコン領域、４ｂ・・・・・・低抵抗多結晶シリ
コン領域、４ｃ・・・・・・中抵抗多結晶シリコン領域
、５ａ，５ｂ・・・・・・フォトレジスト、酸化膜、６
・・・・・・ソース・ドレイン領域。
Claims (1)
- 【特許請求の範囲】 １ シリコン半導体基板上に形成した一層の多結晶シリ
コン層に部分的ζこ異なる抵抗値を与えて配線および能
動素子の負荷抵抗を形成する半導体装置の製造方法にお
いて、多結晶シリコン層を形成する工程と、この多結晶
シリコン層の全面に不糾物を導入して所望の高抵抗値と
する工程と、低担抗値を必要とする部文のみに不純物を
導入して倶抵抗領域を形成する工程と、高抵抗値部分の
多紀晶ポリシリコン層をパターニングして不要部を除去
する工程と、残った高抵抗値の多結晶シリコン層の高抵
抗を必要とする部分のみを残して他の音１分に不純物を
導入することにより高抵抗領域と同時に当該高抵抗領域
周囲に中抵抗領域を形成する工程とを含むことを特徴と
する半導体装置の製悴方法。 ２ 中抵抗領域を形成するための不純物の導入はシリコ
ン半導体基板にソース・ドレインを形成するための不純
物の導入と同一工程で行なうことを特徴とする特許請求
の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54035921A JPS589587B2 (ja) | 1979-03-24 | 1979-03-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54035921A JPS589587B2 (ja) | 1979-03-24 | 1979-03-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55127051A JPS55127051A (en) | 1980-10-01 |
| JPS589587B2 true JPS589587B2 (ja) | 1983-02-22 |
Family
ID=12455488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54035921A Expired JPS589587B2 (ja) | 1979-03-24 | 1979-03-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589587B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63182391U (ja) * | 1987-05-15 | 1988-11-24 | ||
| US5304502A (en) * | 1988-11-08 | 1994-04-19 | Yamaha Corporation | Process of fabricating semiconductor integrated circuit having conductive strips used as resistor and gate electrode of component transistor |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61160961A (ja) * | 1985-01-08 | 1986-07-21 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5372483A (en) * | 1976-12-09 | 1978-06-27 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacture |
-
1979
- 1979-03-24 JP JP54035921A patent/JPS589587B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5372483A (en) * | 1976-12-09 | 1978-06-27 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacture |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63182391U (ja) * | 1987-05-15 | 1988-11-24 | ||
| US5304502A (en) * | 1988-11-08 | 1994-04-19 | Yamaha Corporation | Process of fabricating semiconductor integrated circuit having conductive strips used as resistor and gate electrode of component transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55127051A (en) | 1980-10-01 |
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