JPS60132373A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60132373A JPS60132373A JP24051283A JP24051283A JPS60132373A JP S60132373 A JPS60132373 A JP S60132373A JP 24051283 A JP24051283 A JP 24051283A JP 24051283 A JP24051283 A JP 24051283A JP S60132373 A JPS60132373 A JP S60132373A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野」
この発明は、例えばシリコングー１− ＭＯＳ 型トラ
ンジスタにおいて、半導体基板に形成される不純物拡散
層に対してダイレクトコンタクト全形成する際に使用さ
れる半導体装置の製造方法に関する。
ンジスタにおいて、半導体基板に形成される不純物拡散
層に対してダイレクトコンタクト全形成する際に使用さ
れる半導体装置の製造方法に関する。
一般に、シリコンゲートＭＯ８型トランジスタのドレイ
ン領域またはソース領域となる、半導体基板面に形成さ
れた不純物拡散層に対して、ダイレクトコンタクト全形
成するには、例えば第１図に示すような工程金紗て形成
される。すなわち、まず第１図（５））に示すように、
Ｐ型半導体基板１１の表面には、約７００Ｘのシリコン
酸化膜（Ｓ１０２）Ｉ２を選択的に形成し、このシリコ
ン酸化膜Ｚ２以外の領域には、シリコン屋化膜（Ｓ１５
Ｎ４）Ｚ２ａｔｌ−マスクにして約１μｍの絶縁酸化膜
１３ｆ形成する。ここで、ＭＯＳ）ラル ンジスタのチャネＸとなる領域には、予め、不純物イオ
ン等全注入し、しきい値電圧を制御する。次に、第１図
（Ｂ）に示すように、シリコン酸化膜１２ｋ、ＭＯＳト
ランジスタのド１／イン形成領域またはソース形成領域
のダイレクトコンタクト領域に対応してエツチング除去
し、約４０００Ｘのポリシリコン配＠層（多結晶シリコ
ン）１４を形成する。
ン領域またはソース領域となる、半導体基板面に形成さ
れた不純物拡散層に対して、ダイレクトコンタクト全形
成するには、例えば第１図に示すような工程金紗て形成
される。すなわち、まず第１図（５））に示すように、
Ｐ型半導体基板１１の表面には、約７００Ｘのシリコン
酸化膜（Ｓ１０２）Ｉ２を選択的に形成し、このシリコ
ン酸化膜Ｚ２以外の領域には、シリコン屋化膜（Ｓ１５
Ｎ４）Ｚ２ａｔｌ−マスクにして約１μｍの絶縁酸化膜
１３ｆ形成する。ここで、ＭＯＳ）ラル ンジスタのチャネＸとなる領域には、予め、不純物イオ
ン等全注入し、しきい値電圧を制御する。次に、第１図
（Ｂ）に示すように、シリコン酸化膜１２ｋ、ＭＯＳト
ランジスタのド１／イン形成領域またはソース形成領域
のダイレクトコンタクト領域に対応してエツチング除去
し、約４０００Ｘのポリシリコン配＠層（多結晶シリコ
ン）１４を形成する。
この場合、このポリシリコン配線層１４には、オキシ塩
化リン（ｐｏｃｔ、 ）雰囲気中成てリン全注入し、配
線としての低抵抗金得るもので、この際、リンはポリシ
リコン配線層１４ｆ介して半導体−）ｋ根１１面に躍」
達すると共に、長時間（例えば数１０分〜白数十分）の
高温（ｉｏｏ。
化リン（ｐｏｃｔ、 ）雰囲気中成てリン全注入し、配
線としての低抵抗金得るもので、この際、リンはポリシ
リコン配線層１４ｆ介して半導体−）ｋ根１１面に躍」
達すると共に、長時間（例えば数１０分〜白数十分）の
高温（ｉｏｏ。
Ｃ）熱処理によって深く浸透し、ダイレクトコンタクト
用のＮ型拡散層１５を形成する。。
用のＮ型拡散層１５を形成する。。
そして、第１図（Ｃ）に示すように、ポリシリコン配線
層ｚ４＠７択的にパターニングし、ポリシリコングー）
Ｚ（ｌｉ”ｉｉ影形成る。この後、第１図■）に下すよ
うに、シリコン酸化膜１２をドレイン形成領域とソース
形成領域とに対応してエツチング除去し、ダート酸化膜
１７を形成すると共に、ドレイン領域とソース領域とし
てのＮ型拡政層ＩＢ、１９を、不純物拡散等により形成
する。これによシ、ダイレクトコンタクト用のＮ型拡散
層１５には、例えば、ドレイン領域としてのＮ型拡散層
Ｉ８が直接接続するような形で形成される。この後、第
１図＠）に示すように、半導体基板Ｌユの表面全体に、
ＣＶＤ法等による絶縁保護膜２０全形成し、そして、こ
の絶縁保獲膜２０には、例えばソース領域としてのＮ型
拡散層１９に対応してコンタクトホールを形成し、アル
ミニウム配線層２Ｚｆ形成する。
層ｚ４＠７択的にパターニングし、ポリシリコングー）
Ｚ（ｌｉ”ｉｉ影形成る。この後、第１図■）に下すよ
うに、シリコン酸化膜１２をドレイン形成領域とソース
形成領域とに対応してエツチング除去し、ダート酸化膜
１７を形成すると共に、ドレイン領域とソース領域とし
てのＮ型拡政層ＩＢ、１９を、不純物拡散等により形成
する。これによシ、ダイレクトコンタクト用のＮ型拡散
層１５には、例えば、ドレイン領域としてのＮ型拡散層
Ｉ８が直接接続するような形で形成される。この後、第
１図＠）に示すように、半導体基板Ｌユの表面全体に、
ＣＶＤ法等による絶縁保護膜２０全形成し、そして、こ
の絶縁保獲膜２０には、例えばソース領域としてのＮ型
拡散層１９に対応してコンタクトホールを形成し、アル
ミニウム配線層２Ｚｆ形成する。
〔背景技術の問題点」
しかしこのような製造工程によｐ１ダイレクトコンタク
ト構造のＭｏ８ ）ランジスタ全形成したのでは、ポリ
シリコン配線層Ｉ４の低抵抗化に伴なう、リンの長時間
に渡る熱拡散により、ダイレクトコンタクト用のＮ型拡
散層１５ｆ形成しているので、このコンタクト用の拡散
層Ｉ５は、縦方向および横方向共に非常に深く拡散され
るようになる。この場合、最適なパターン設計がなされ
ていないと、上記コンタクト用の拡散層１５は、ポリシ
リコンダート１６の直下まで到達する状態となり、Ｍｏ
Ｓトランジスタの電気的特性を劣化させてしまう。
ト構造のＭｏ８ ）ランジスタ全形成したのでは、ポリ
シリコン配線層Ｉ４の低抵抗化に伴なう、リンの長時間
に渡る熱拡散により、ダイレクトコンタクト用のＮ型拡
散層１５ｆ形成しているので、このコンタクト用の拡散
層Ｉ５は、縦方向および横方向共に非常に深く拡散され
るようになる。この場合、最適なパターン設計がなされ
ていないと、上記コンタクト用の拡散層１５は、ポリシ
リコンダート１６の直下まで到達する状態となり、Ｍｏ
Ｓトランジスタの電気的特性を劣化させてしまう。
すなわち、例えばダイレクトコンタクト用の拡散Ｊ脅１
５がポリシリコンゲート１６厘丁まで到達しないように
設計すると、ダイレクトコンタクトに要する領域が、半
導体示板ＩＩ面に大きく広がるようになり、微細化が困
難になると共に、より以上の高集積度化が不ロＪ能にな
る。
５がポリシリコンゲート１６厘丁まで到達しないように
設計すると、ダイレクトコンタクトに要する領域が、半
導体示板ＩＩ面に大きく広がるようになり、微細化が困
難になると共に、より以上の高集積度化が不ロＪ能にな
る。
〔発明の目的」
この発明は上記のような問題点に鑑みなされたもので、
例えはポリシリコン配線層の低抵抗化と共にダイレクト
コンタクト用の拡散層全形成するような場合でも、ゲー
ト石−卜まで拡散層が伸びること々く、素子の微細化が
可能になる半導体装置の製造方法を提供することを目的
とする。
例えはポリシリコン配線層の低抵抗化と共にダイレクト
コンタクト用の拡散層全形成するような場合でも、ゲー
ト石−卜まで拡散層が伸びること々く、素子の微細化が
可能になる半導体装置の製造方法を提供することを目的
とする。
し発明の概要」
すなわちこの／＋へ明に係る半導体装置の製造方法は、
半岑体基板面のダイレクトコンタクト領域に対応して拡
散係数の少ないヒ素を含んだポリシリコン配線層全形成
し、このポリシリコン配線層の表面にさらにヒ累を含ん
だポリシリコン層全積層形成し、この後熱酸化を施すこ
とによシ上記ポリシリコン配線層を低抵抗化すると同時
にダイレクトコンタクト領域にヒ素による拡散層全形成
するようにしたものである。
半岑体基板面のダイレクトコンタクト領域に対応して拡
散係数の少ないヒ素を含んだポリシリコン配線層全形成
し、このポリシリコン配線層の表面にさらにヒ累を含ん
だポリシリコン層全積層形成し、この後熱酸化を施すこ
とによシ上記ポリシリコン配線層を低抵抗化すると同時
にダイレクトコンタクト領域にヒ素による拡散層全形成
するようにしたものである。
〔発明の実施例」
以下図面によシこの発明の一実施例を説明する。
第２図は例えばＮＭｏ８ ）ランジスタを形成する場合
の製造工程を示すもので、甘ず、同図（５）に示すよう
に、Ｐ型のシリコン半導体基板ヨの表面には、シリコン
酸化膜Ｃ３ｌＯ２）２２’ｃ形成する。このシリコン酸
化膜２２の表面にはシリコン窒化膜（５ｔ３Ｎ４） ２
２ ａを積層形成し、このシリコン窒化膜２２ａｆマス
クとして約１μｍのフィールド酸化膜２３を形成する。
の製造工程を示すもので、甘ず、同図（５）に示すよう
に、Ｐ型のシリコン半導体基板ヨの表面には、シリコン
酸化膜Ｃ３ｌＯ２）２２’ｃ形成する。このシリコン酸
化膜２２の表面にはシリコン窒化膜（５ｔ３Ｎ４） ２
２ ａを積層形成し、このシリコン窒化膜２２ａｆマス
クとして約１μｍのフィールド酸化膜２３を形成する。
次に、第２図（Ｂ）に示すように、上記シリコン窒化膜
２２ ａ ｆ ＣＤＥ （Ｃｈｅｍｉｃａｌ Ｄｒｙ
Ｋｔｃｈｉｎｇ ）により除去した後、高温酸化雰囲気
によシ約５００Ｘの新たなシリコン酸化膜２４を形成す
る。そして、この新たなシリコン酸化膜２４を、フォト
エツチング工程によシ範囲Ａで示すような、ダイレクト
コンタクト領域に対応してエツチング除去する。ここで
、ＭＯＳトランジスタのチャネルとなる領域には、予め
不純物イオンを注入し、ＭＯＳのしきい値電圧全制御す
る。
２２ ａ ｆ ＣＤＥ （Ｃｈｅｍｉｃａｌ Ｄｒｙ
Ｋｔｃｈｉｎｇ ）により除去した後、高温酸化雰囲気
によシ約５００Ｘの新たなシリコン酸化膜２４を形成す
る。そして、この新たなシリコン酸化膜２４を、フォト
エツチング工程によシ範囲Ａで示すような、ダイレクト
コンタクト領域に対応してエツチング除去する。ここで
、ＭＯＳトランジスタのチャネルとなる領域には、予め
不純物イオンを注入し、ＭＯＳのしきい値電圧全制御す
る。
この後、第２図（Ｃ）に示すように、上記ダイレクトコ
ンタクト領域Ａｉ含む半導体基板１」上のシリコン酸化
膜２４およびフィールド鹸化膜２３の表面には、ポリシ
リコン配線層２５とヒ累を含む第１ポリシリコン膜（Ａ
ＤＳ ： Ａｓ Ｄｏｐｅｄｐｏｌｙ Ｓ＋ ） ２６
とを積層して形成し、高温酸化雰囲気中にてＡＤＳドラ
イブイン（２段拡散）を施す。これにより、ポリシリコ
ン配線層２５中にヒ累（Ａｓ）全拡散する。そして、上
記酸化雰囲気により生じたｉｉｌポリシリコン膜２膜圧
６わるシリコン１ツ化膜を、第２図υ）に示すようにエ
ツチング除去し、次に、フォトエツチング工程により、
ヒ素を拡散したポリシリコン配線層２５を選択的にエツ
チングしてポリシリコンゲート卜２７を形成する。
ンタクト領域Ａｉ含む半導体基板１」上のシリコン酸化
膜２４およびフィールド鹸化膜２３の表面には、ポリシ
リコン配線層２５とヒ累を含む第１ポリシリコン膜（Ａ
ＤＳ ： Ａｓ Ｄｏｐｅｄｐｏｌｙ Ｓ＋ ） ２６
とを積層して形成し、高温酸化雰囲気中にてＡＤＳドラ
イブイン（２段拡散）を施す。これにより、ポリシリコ
ン配線層２５中にヒ累（Ａｓ）全拡散する。そして、上
記酸化雰囲気により生じたｉｉｌポリシリコン膜２膜圧
６わるシリコン１ツ化膜を、第２図υ）に示すようにエ
ツチング除去し、次に、フォトエツチング工程により、
ヒ素を拡散したポリシリコン配線層２５を選択的にエツ
チングしてポリシリコンゲート卜２７を形成する。
そして次に、第２図（Ｅ）に示すように、上記ポリシリ
コンゲート２７をマスクとして、シリコン酸化膜２４全
エツチング除去し、ダート酸化ＦＡ２８１ｃ形成する。
コンゲート２７をマスクとして、シリコン酸化膜２４全
エツチング除去し、ダート酸化ＦＡ２８１ｃ形成する。
ここで、ＭＯＳトランジスタのドレイン領域およびソー
ス領域となる半導体基板２１面は、露出状態となる。セ
して、この露出領域を営むポリシリコン配線層２５およ
びポリシリコンゲート２７の表面には、ヒ累全含む第２
ポリシリコン膜（ＡＤＳ ： Ａｓ Ｄｏｐｅｄ ｐｏ
ｌｙＳｌ） ２９全形成し、高温酸化雰囲気中にてＡＤ
Ｓドライブイン１ｒ：施す。これによｐ１ポリシリコン
配線層２５中に２度目のヒ素拡散を施し、低抵抗死金図
ると共に、半導体基板２１面のドレイン、ソース領域お
よびダイレクトコンタクト領域Ａに対してＮ型拡散層３
０．３１および３２を形成する。
ス領域となる半導体基板２１面は、露出状態となる。セ
して、この露出領域を営むポリシリコン配線層２５およ
びポリシリコンゲート２７の表面には、ヒ累全含む第２
ポリシリコン膜（ＡＤＳ ： Ａｓ Ｄｏｐｅｄ ｐｏ
ｌｙＳｌ） ２９全形成し、高温酸化雰囲気中にてＡＤ
Ｓドライブイン１ｒ：施す。これによｐ１ポリシリコン
配線層２５中に２度目のヒ素拡散を施し、低抵抗死金図
ると共に、半導体基板２１面のドレイン、ソース領域お
よびダイレクトコンタクト領域Ａに対してＮ型拡散層３
０．３１および３２を形成する。
そして、この後、２回目のＡＤＳドライブインによシ生
じた、第２ポリシリコン膜２９に代わるシリコン酸化Ｍ
ｋ除去し、第２図（Ｆ’）に示すように、絶縁保護膜３
３を形成する。この絶縁保護膜３３には、フォトエツチ
ング工程によシ選択的にコンタクトホールを形成し、ア
ルミニウム配線層３４を形成する。ここで、１０００Ｃ
におけるヒ素（Ａｓ ）とリン（Ｐ）との拡散係数は下
記のとおりである。
じた、第２ポリシリコン膜２９に代わるシリコン酸化Ｍ
ｋ除去し、第２図（Ｆ’）に示すように、絶縁保護膜３
３を形成する。この絶縁保護膜３３には、フォトエツチ
ング工程によシ選択的にコンタクトホールを形成し、ア
ルミニウム配線層３４を形成する。ここで、１０００Ｃ
におけるヒ素（Ａｓ ）とリン（Ｐ）との拡散係数は下
記のとおりである。
ヒ素（Ａｓ） １．０２Ｘ１０ μ／ｍｉｎリ ン （
Ｐ ） ７． ５ ０ Ｘ ｌ ０ μ ／ｍｉｎすな
わちこのような製造工程においては、拡散係数の低いヒ
素を含む第１ポリシリコン膜２６によるＡＤＳドライブ
インによシ、ポリシリコン配線層２５中にヒ累全拡敵し
、さらに、同様にしてヒ累全含む第２ポリシリコン膜２
９によるＡＤＳドライブインにより、ポリシリコン配線
層２５中に２度目のヒ素拡散を施すようにしたので、予
めヒ素を葛′んだポリシリコン配線層２５にさらにヒ累
が拡散されるようにな９、非常に低抵抗化した配線層が
得られるようになる。また、これと同時に、ポリシリコ
ン配線層２５に予め含まれていたヒ素ｒ１半導体基板２
１面のダイレクトコンタクト領域に対し５ して拡散さ
−するようにしたので、従来例で述べたようなリン（Ｐ
、）による拡散層１５ｖＣ比収して、拡赦深さの極めて
少ないダイレクトコンタクト用の拡散層３２が形成され
るようになる。これは、まず、従来例の場合によるリン
と、この央〃也例による場合のヒ累との拡散係数の違い
によるもので、このヒ素による拡散層３２はリンによる
拡散層Ｉ５に比較して約７分の工程度の拡散深避で形成
されるようになる。これにより、後工程での熱処理によ
っても、拡散ｊ％ ３２の伸ひは最少限に抑えられるよ
うになｐｌ例えばドレイン領域となるＮ型拡散層３０金
包囲してポリシリコンゲート２７＠下まで到達するよう
なことはない。
Ｐ ） ７． ５ ０ Ｘ ｌ ０ μ ／ｍｉｎすな
わちこのような製造工程においては、拡散係数の低いヒ
素を含む第１ポリシリコン膜２６によるＡＤＳドライブ
インによシ、ポリシリコン配線層２５中にヒ累全拡敵し
、さらに、同様にしてヒ累全含む第２ポリシリコン膜２
９によるＡＤＳドライブインにより、ポリシリコン配線
層２５中に２度目のヒ素拡散を施すようにしたので、予
めヒ素を葛′んだポリシリコン配線層２５にさらにヒ累
が拡散されるようにな９、非常に低抵抗化した配線層が
得られるようになる。また、これと同時に、ポリシリコ
ン配線層２５に予め含まれていたヒ素ｒ１半導体基板２
１面のダイレクトコンタクト領域に対し５ して拡散さ
−するようにしたので、従来例で述べたようなリン（Ｐ
、）による拡散層１５ｖＣ比収して、拡赦深さの極めて
少ないダイレクトコンタクト用の拡散層３２が形成され
るようになる。これは、まず、従来例の場合によるリン
と、この央〃也例による場合のヒ累との拡散係数の違い
によるもので、このヒ素による拡散層３２はリンによる
拡散層Ｉ５に比較して約７分の工程度の拡散深避で形成
されるようになる。これにより、後工程での熱処理によ
っても、拡散ｊ％ ３２の伸ひは最少限に抑えられるよ
うになｐｌ例えばドレイン領域となるＮ型拡散層３０金
包囲してポリシリコンゲート２７＠下まで到達するよう
なことはない。
したがって、ポリシリコン配線Ｊ曽の充分な低抵抗化を
図った場合でも、ダイレクトコンタクト用の拡散層２５
がダート直下前で伸びることなく、電気的特性の劣化を
防止することができ、しかも、微細化した最適なパター
ン設計を施すことが百丁能となる。
図った場合でも、ダイレクトコンタクト用の拡散層２５
がダート直下前で伸びることなく、電気的特性の劣化を
防止することができ、しかも、微細化した最適なパター
ン設計を施すことが百丁能となる。
尚、上記実施例では、ヒ素を含む第２ポリシリコン膜２
９によるヒ素拡散により、ドレイン領域およびソース領
域に対応するＮ型拡散層３０．３１ｆ形成すると共に、
ダイレクトコンタクト領域に対応する拡散層３２全形成
しているが、」二目己第２ポリシリコン膜２９をポリシ
リコン配線層２５とポリシリコンゲート２７の表面にの
み形成し、ソース、ドレイン領域に対しする拡散層３０
．３１は、Ｎ＋イオンの注入により形成してもよい。こ
の場合、上記第２ポリシリコン膜２９によるヒ素拡散に
比較して、熱処理を施す時間が短縮されるので、ダイレ
クトコンタクト用の拡散層３２の呻びは、さらに抑えら
れるようＶこなる。
９によるヒ素拡散により、ドレイン領域およびソース領
域に対応するＮ型拡散層３０．３１ｆ形成すると共に、
ダイレクトコンタクト領域に対応する拡散層３２全形成
しているが、」二目己第２ポリシリコン膜２９をポリシ
リコン配線層２５とポリシリコンゲート２７の表面にの
み形成し、ソース、ドレイン領域に対しする拡散層３０
．３１は、Ｎ＋イオンの注入により形成してもよい。こ
の場合、上記第２ポリシリコン膜２９によるヒ素拡散に
比較して、熱処理を施す時間が短縮されるので、ダイレ
クトコンタクト用の拡散層３２の呻びは、さらに抑えら
れるようＶこなる。
し発明の効果」
以上のようにこの発明によれば、例えば、ポリシリコン
配線層の低抵抗化と共にダイレクトコンタクト用の拡散
贋金形成する場合でも、上韻拡欣層がケ゛−ト直下まで
伸びることなく、素子、の微細化が可能とな９、より商
集＠度化した半導体装置を製造することができる。
配線層の低抵抗化と共にダイレクトコンタクト用の拡散
贋金形成する場合でも、上韻拡欣層がケ゛−ト直下まで
伸びることなく、素子、の微細化が可能とな９、より商
集＠度化した半導体装置を製造することができる。
第１図（Ｎ乃至（Ｆ２）はそれぞれ従来の半導体装置の
製造工程を示す断面構成図、第２図（Ａ）乃至（１’）
はそれぞれこの発明の一実施例に係る半導体装置置の製
造工程金示す断面構成図である。 ２Ｉ・・・Ｐ成牛得体基板、２２・・・シリコン酸化Ｉ
ｎｉＬ，’２ａ・・・シリコン室化膜、、？ ｓ・・フ
ィールド酸化膜、２４・・ダート酸化膜用シリコン酸化
膜、２５・・・ポリシリコン配線層、２６・・・第１ポ
リシリコン膜（ＡＤＳ）、２７ ・ポリシリコンゲート
、２８・・・ダート酸化膜、２９・・・第２ポリシリコ
ン膜（ ＡＤＳ ）、３θ，３１ ・・ソース，ドレイ
ンＮ型拡散層、３２・・・ダイレクトコンタクト用Ｎ型
拡散層、３３・・・絶縁保護膜、３４・・アルミニウム
配線層。 出願人代理人 弁理士 鈴 江 武 彦第１ 図 （Ａ） （Ｂ） （Ｃ） Ｌ 第１図 第２図 （Ａ） （Ｂ）
製造工程を示す断面構成図、第２図（Ａ）乃至（１’）
はそれぞれこの発明の一実施例に係る半導体装置置の製
造工程金示す断面構成図である。 ２Ｉ・・・Ｐ成牛得体基板、２２・・・シリコン酸化Ｉ
ｎｉＬ，’２ａ・・・シリコン室化膜、、？ ｓ・・フ
ィールド酸化膜、２４・・ダート酸化膜用シリコン酸化
膜、２５・・・ポリシリコン配線層、２６・・・第１ポ
リシリコン膜（ＡＤＳ）、２７ ・ポリシリコンゲート
、２８・・・ダート酸化膜、２９・・・第２ポリシリコ
ン膜（ ＡＤＳ ）、３θ，３１ ・・ソース，ドレイ
ンＮ型拡散層、３２・・・ダイレクトコンタクト用Ｎ型
拡散層、３３・・・絶縁保護膜、３４・・アルミニウム
配線層。 出願人代理人 弁理士 鈴 江 武 彦第１ 図 （Ａ） （Ｂ） （Ｃ） Ｌ 第１図 第２図 （Ａ） （Ｂ）
Claims (1)
- ソース拡散層およびドレイン拡散層が形成される半導体
基板の表面にダイレクトコンタクト構造を形成する半導
体装置の製造方法において、上記ソース拡散層もしくは
ドレイン拡散層が形成される領域に隣接する半導体基板
の表面にヒ累を含むポリシリコン配線層を形成する手段
と、このヒ素ヲ宮むポリシリコン配線層の表面にヒ素を
含むポリシリコン膜を積層形成する手段と、リコン配線
層直下の半導体基板の表面にヒ累による拡散層を形成す
る手段と全具備したことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24051283A JPS60132373A (ja) | 1983-12-20 | 1983-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24051283A JPS60132373A (ja) | 1983-12-20 | 1983-12-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60132373A true JPS60132373A (ja) | 1985-07-15 |
Family
ID=17060616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24051283A Pending JPS60132373A (ja) | 1983-12-20 | 1983-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60132373A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0328819A2 (en) * | 1987-12-04 | 1989-08-23 | Kabushiki Kaisha Toshiba | Making of doped regions using phosphorus and arsenic |
-
1983
- 1983-12-20 JP JP24051283A patent/JPS60132373A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0328819A2 (en) * | 1987-12-04 | 1989-08-23 | Kabushiki Kaisha Toshiba | Making of doped regions using phosphorus and arsenic |
| EP1011129A2 (en) * | 1987-12-04 | 2000-06-21 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
| EP1011129A3 (en) * | 1987-12-04 | 2000-12-06 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
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