JP2000324797A

JP2000324797A - スナバ装置

Info

Publication number: JP2000324797A
Application number: JP11133983A
Authority: JP
Inventors: Kimihiro Hoshi; 公弘星; Tsuneo Ogura; 常雄小倉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-05-14
Filing date: 1999-05-14
Publication date: 2000-11-24

Abstract

(57)【要約】【課題】過電圧から半導体スイッチング素子を保護
する。【解決手段】コレクタ、エミッタ及びゲートを有し
当該コレクタが半導体スイッチング素子ＩＧＢＴ１の高
圧側主電極Ａに接続され、上記エミッタが上記半導体ス
イッチング素子ＩＧＢＴ１の低圧側主電極Ｋに接続され
たＭＯＳゲート半導体スイッチング素子ＩＧＢＴ１０
と、上記半導体スイッチング素子ＩＧＢＴ１の高圧側主
電極Ａと上記ＭＯＳゲート半導体スイッチング素子ＩＧ
ＢＴ１０のゲートとの間に設けられ、前記半導体スイッ
チング素子ＩＧＢＴ１の印加電圧を所定値以下に抑制す
る電圧抑制回路１１ｙとを有している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電流遮断時にサー
ジ電圧を発生する半導体スイッチング素子用のスナバ装
置に関する。

【０００２】

【従来の技術】一般に、モータ駆動用の電力変換装置と
いったパワーエレクトロニクス装置としては、インバー
タ装置がある。このインバータ装置内のスイッチング素
子には、近年、ＩＧＢＴ（Insulated Gate Bipolar Tra
nsistor)が広く用いられている。

【０００３】このインバータ装置では、ターンオフ時に
ＩＧＢＴに印加される過電圧からＩＧＢＴを保護するた
めの保護回路が用いられている。この種の保護回路とし
ては、一般に、図３５に示すクランプ型スナバ回路（充
電型ＲＣＤスナバ回路）が用いられている。このクラン
プ型スナバ回路は、回路電圧を供給するフィルタコンデ
ンサＣｆと、配線インダクダンスＬｍと、スイッチング
素子としての２つのＩＧＢＴ１，２とからなる直列回路
に対して設けられる。具体的には、各ＩＧＢＴ１，２に
対し、夫々スナバ用のコンデンサＣ１，Ｃ２とスナバ用
のダイオードＤ１，Ｄ２との直列回路が並列に接続さ
れ、スナバ用の抵抗Ｒ１，Ｒ２の一端がコンデンサＣ
１，Ｃ２とダイオードＤ１，Ｄ２との間に接続され、抵
抗Ｒ１，Ｒ２の他端が他方のＩＧＢＴ２，１のエミッタ
側又はコレクタ側に接続されている。

【０００４】すなわち、クランプ型スナバ回路は、コン
デンサＣ１，Ｃ２がたすき掛けに配線され、予め回路電
圧までコンデンサＣ１，Ｃ２が充電される構成を有して
おり、ターンオフ時、配線インダクタンスＬｍに貯えら
れたエネルギーが排出され、回路電圧以上の瞬間的な過
電圧（以下、サージ電圧ともいう）がＩＧＢＴ１，２に
印加されるとき、コンデンサＣ１，Ｃ２に電荷が蓄積
（過充電）されることにより、サージ電圧をクランプす
る機能をもっている。この動作は、ターンオフ毎に発生
する。

【０００５】このクランプ型スナバ回路は、損失エネル
ギーが電荷の過充電分に対応するので、非充電型スナバ
回路に比べて損失エネルギーが小さいという利点をも
つ。しかし、クランプ型スナバ回路のサージ電圧抑制機
能には遮断電流の大きさに応じて発生するサージ電圧の
大きさが変化する特徴（欠点）がある。

【０００６】この特徴を模式的に述べると、図３６に示
すように、例えば遮断電流が１００Ａの場合に４００Ｖ
のサージ電圧を発生するが、図３７に示すように、遮断
電流が２００Ａの時は８００Ｖのサージ電圧を生ずるよ
うに遮断電流の大きさによってサージ電圧が変化する。

【０００７】ここで、１００Ａというのは、このスイッ
チング素子の通常使用される電流領域の１００％に相当
し、２００Ａというのは事故電流などの過電流設定値で
通常電流の２００％に相当する。このような使用方法の
場合、この素子の耐圧は回路電圧（１０００Ｖ）＋サー
ジ電圧（８００Ｖ）＋余裕分（２００Ｖ）＝２０００Ｖ
の素子が使用される。つまり素子耐圧は回路電圧の２０
０％程度になっている。

【０００８】この関係を素子の特性上必要な逆バイアス
安全動作領域（ＲＢＳＯＡ）で表すと図３８のようにな
る。すなわち、回路電圧（１０００Ｖ）の時に最大過電
流、最大電圧（１８００Ｖ）の時に定常電流の遮断が安
全にできることが必要になる。この図から明らかなよう
に、回路電圧（１０００Ｖ）以上の領域での安全動作が
要求されるのである。しかしながら、高耐圧領域におい
ては、アバランシェ降伏により電子・正孔対が発生し易
くなるため安全動作は急激に困難となる。このため、特
に、回路電圧１０００Ｖ以上で使用可能なＩＧＢＴを開
発するには、使用電流を低減するなどの制限がある。

【０００９】また、クランプ型スナバ回路は、たすき掛
けの配線のため、１アームが２個以上のＩＧＢＴを直列
接続した回路には適用不可能となっている。従って、多
数のＩＧＢＴが直列接続されている高圧変換器では、使
用可能な低損失のスナバ回路が存在せず、その結果、損
失の大きい非充電型スナバを用いているという問題があ
る。

【００１０】一方、図３９に示すようなスナバ回路と過
電圧保護回路とを組合せた回路方式がある。この回路の
動作を図４０，４１を用いて説明する。まず、ＩＧＢＴ
１，２が通常の電流１１（＝最大１００Ａ）を遮断する
と、サージ電圧が発生するが、クランプスナバによりＶ
１（＝最大１４００Ｖ）に抑えられる。このＶ１は通常
の電流１１を遮断している限りでは最大でも回路電圧の
１５０％（＝１５００Ｖ）以下に抑えられる。

【００１１】しかし、負荷短絡事故などの過電流ｉｏｃ
（＝最大２００Ａ）を遮断すると、クランプスナバ回路
では大きなサージ電圧（１８００Ｖ）が発生するので、
過電圧保護レベルＶｚｄ（例えば回路電圧の１７０％＝
１７００Ｖ）に達して図４１に示すようにＶｚｄでクラ
ンプされる。

【００１２】よって、図３９の一時的過電圧保護回路を
つけた場合の素子耐圧は１７００Ｖ＋余裕分２００Ｖ＝
１９００Ｖとなり、図３５のクランプスナバ回路だけの
素子耐圧２０００Ｖよりは耐圧の小さい素子を使用する
ことができるが、向上分はわずかである。また、電圧の
抑制期間中は斜線で示す電気エネルギーをオン状態に戻
って放出するため、図４１中に示すように電流が通常の
ターンオフ時よりも多く流れる。

【００１３】この場合のＲＢＳＯＡも図３８で述べた場
合と同様に、最大電圧１７００Ｖの時に定常電流の遮断
が安全に出来ることが必要になり、大きな改善が見込め
ない。

【００１４】また、図３９に示した周知な過電圧保護回
路の以外に、例えば特開平１−２８０３５５号公報や特
開平７−２８８４５６号公報のように主スイッチング素
子に並列にＦＥＴやＩＧＢＴのような補助スイッチング
素子を接続し、その補助スイッチング素子に過電圧セン
サを設ける過電圧保護回路構成が提案されている。

【００１５】これらの構成では、過電圧が印加された場
合に、補助スイッチング素子が動作し、過電圧から主素
子を保護することが示されているが、これらはいずれ
も、保護方法については、図４０、図４１に示した従来
構成と同様であり、素子耐圧の利用率という観点から改
善は見込めない。すなわち、回路電圧に対して十分高い
（先の例で示したように例えば１７０％）過電圧保護レ
ベルを設定し、これを越えないようにしたものである。
更にＲＢＳＯＡの観点からも同様に大きな改善を見込め
ない。

【００１６】次に、ＩＧＢＴ単体ではなく、ＩＧＢＴ
１，２を並列に接続した場合、各ＩＧＢＴ１，２の特性
が異なるので、電流にアンバランスが発生する。このと
き、大きな電流を遮断するＩＧＢＴにより、そのスナバ
回路に大きなサージ電圧が印加される問題がある。

【００１７】また、各ＩＧＢＴ１，２を直列に接続する
と、ターンオフ時に各ＩＧＢＴ１，２に発生するサージ
電圧がアンバランスになり、一部のＩＧＢＴに過大なサ
ージ電圧が印加される問題がある。

【００１８】

【発明が解決しようとする課題】以上、説明したように
従来のスナバ装置は、遮断電流の大きさに比例してサー
ジ電圧が大きくなるので、過電圧破壊に対する余裕分に
応じて主ＩＧＢＴの電圧の利用率を低下させてしまう問
題がある。すなわち、図３６のように低い遮断電流のと
きは良いが、図３７のように高い遮断電流の場合、回路
電圧１０００Ｖに対し、素子耐圧２０００Ｖであり、利
用率が５０％程度に低下してしまう。同様に図４１に示
す場合には、回路電圧が１０００Ｖであるのに対し、素
子耐圧が１９００Ｖであり、利用率が５２．６％と２．
６％しか向上しない。

【００１９】また、ＲＢＳＯＡの観点からは、回路電圧
１０００Ｖに対して８００Ｖあるいは７００Ｖもの高圧
において安全にターンオフすることが要求されるのであ
る。また、スナバ装置は、コンデンサ及び抵抗の外形が
大きいので、高耐圧になると、コンデンサの外形が非常
に大きくなる問題があり、また、抵抗の冷却が困難とな
る問題がある。

【００２０】さらに、直列接続用の低損失なクランプ型
スナバ回路が存在しない問題がある。また、直列接続し
たＩＧＢＴの電流を遮断した時に発生するサージ電圧が
個々のＩＧＢＴに均一に発生せず、一部のＩＧＢＴに過
電圧が印加されて破壊が生じる問題がある。

【００２１】主ＩＧＢＴを直列や並列に接続する場合、
主ＩＧＢＴの特性により、スイッチング時の電圧や電流
がアンバランスになる。よって、このアンバランスを解
消する観点から、主ＩＧＢＴの特性を揃える必要が生じ
るので、ＩＧＢＴの歩留りを低下させて価格を高騰させ
る問題がある。

【００２２】また、主ＩＧＢＴのスイッチング時に電圧
にアンバランスが生ずると、主ＩＧＢＴ及びその周辺回
路の標準化が困難になり、電力変換装置を製作する毎に
主ＩＧＢＴやスナバ装置などを選別する必要が生じるの
で、同様に価格を高騰させてしまう問題がある。

【００２３】本発明は上記実情を考慮してなされたもの
で、遮断電流の大きさによらずサージ電圧を一定にし、
主スイッチング素子を保護し得ることを目的とする。ま
た、本発明の他の目的は、従来に比べて外形が小さいこ
とにある。

【００２４】さらに、本発明の他の目的は、主スイッチ
ング素子を直列や並列に接続した場合であっても、主ス
イッチング素子の特性に無関係に、スイッチング時の電
圧のアンバランスを解消し得ることにある。

【００２５】また、本発明の他の目的は、サージ電圧を
一定にし、回路電圧に比べて余裕分の少ない主スイッチ
ング素子を使用でき、主スイッチング素子の電圧の利用
率を向上し得る、あるいは回路電圧に対して十分に高い
電圧までＲＢＳＯＡの領域が不要なことにある。

【００２６】

【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る発明は、高圧側主電極、低圧側主電
極及び制御電極を有する半導体スイッチング素子に並列
に接続され、上記半導体スイッチング素子のターンオフ
スイッチング毎に生じるサージ電圧を所定の値以下に抑
制し、かつこの抑制されたサージ電圧のサージエネルギ
ーによる電流をバイパスさせるスナバ装置において、コ
レクタ、エミッタ及びゲートを有し上記コレクタが上記
高圧側主電極に接続され、上記エミッタが上記半導体ス
イッチング素子の低圧側主電極に接続されたＭＯＳゲー
ト半導体スイッチング素子と、上記半導体スイッチング
素子の高圧側主電極と上記ＭＯＳゲート半導体スイッチ
ング素子のゲートとの間に設けられ、上記半導体スイッ
チング素子の印加電圧を所定値以下に抑制する電圧抑制
回路とを備えたことを特徴とする。

【００２７】また、請求項２に係る発明は、電圧抑制回
路が、半導体スイッチング素子の高圧側主電極とＭＯＳ
ゲート半導体スイッチング素子のゲートとの間に逆方向
に接続され、所定値に対応する降伏電圧を有するツェナ
ーダイオードであることを特徴とする。

【００２８】更に、請求項３に係る発明は、電圧抑制回
路が、少なくとも電界検出素子と抵抗とで構成されたこ
とを特徴とする。請求項４に係る発明は、半導体スイッ
チング素子に並列に接続された少なくともコンデンサを
有する回路とを備えたことを特徴とする。

【００２９】また、請求項５に係る発明は、ＭＯＳゲー
ト半導体スイッチング素子と電圧抑制回路が、半導体ス
イッチング素子と分離したパッケージに収納されたこと
を特徴とする。

【００３０】更に、請求項６に係る発明は、半導体スイ
ッチング素子とＭＯＳゲート半導体スイッチング素子と
電圧抑制回路とを並列接続されたものを複数並列に接続
したことを特徴とする。

【００３１】また、請求項７に係る発明は、半導体スイ
ッチング素子とＭＯＳゲート半導体スイッチング素子と
電圧抑制回路とを並列接続されたものを複数直列に接続
したことを特徴とする。

【００３２】更に、請求項８に係る発明は、半導体スイ
ッチング素子を複数直列に接続したものにＭＯＳゲート
半導体スイッチング素子と電圧抑制回路とを接続したこ
とを特徴とする。

【００３３】また更に、請求項９に係る発明は、ＭＯＳ
ゲート半導体スイッチング素子を冷却する冷却手段とを
備えたことを特徴とする。請求項１０に係る発明は、冷
却手段が、半導体スイッチング素子も冷却するように取
り付けられたことを特徴とする。

【００３４】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて詳細に説明する。

【００３５】（第１の実施の形態）図１及び図２は、本
発明の第１の実施の形態を示す構成図であり、図３５〜
図４１と同一部分には同一符号を付してその詳しい説明
を省略し、ここでは異なる部分について述ベる。なお、
以下の各実施の形態も同様にして重複した説明を省略す
る。

【００３６】図１に示すように、半導体装置は、保護対
象のＩＧＢＴ１に対し、ＩＧＢＴ１のアノード端子Ａ及
びカソード端子Ｋ間に並列に保護回路Ｐが接続されてい
る。また、保護回路Ｐは、図２に示すように、アノード
端子Ａとカソード端子Ｋとの間に接続された過電圧クラ
ンプ部Ｐ１を備えている。

【００３７】次に、このような半導体装置の動作を説明
する。いま、オン状態においては、主電流がＩＧＢＴ１
に流れるが、過電圧クランプ部Ｐ１には電流が流れてい
ない。

【００３８】続いて、ターンオフのとき、図３に示すよ
うに、配線インダクタンスＬｍから放出されるエネルギ
ーによって印加電圧が回路電圧以上になった時点から、
主電流の一部が分岐し、保護回路電流として過電圧クラ
ンプ部Ｐ１に流れる。また、残りの主電流は、ＩＧＢＴ
１に流れ続ける。

【００３９】これにより、半導体装置全体としては、タ
ーンオフ毎に印加電圧がクランプされるので、ターンオ
フ動作の安全性を向上させることができる。上述したよ
うに本実施形態によれば、ターンオフ時に配線インダク
タンスＬｍから放出されるエネルギーとして回路電圧以
上の跳ね上がり電圧である過電圧（サージ電圧）が印加
された際に、過電圧クランプ部Ｐ１をオン状態にするこ
とにより、バイパスとして電流を流すことができるの
で、印加電圧を所定値、例えば回路電圧以下に抑制さ
せ、主スイッチング素子のＩＧＢＴ（以下、主ＩＧＢＴ
ともいう）を過電圧による破壊から保護することができ
る。

【００４０】また、印加電圧を所定値以下に抑制するの
で、主スイッチング素子のＩＧＢＴを直列や並列に接続
した場合であっても、主ＩＧＢＴの特性に無関係に、ス
イッチング時の電圧のアンバランスを解消することがで
きる。

【００４１】また、本実施形態によれば、過電圧クラン
プ部Ｐ１として、アノード端子Ａ及びカソード端子Ｋと
いう２つの端子を有する保護回路Ｐを実現したので、主
スイッチング素子のＩＧＢＴに極めて容易に集積化させ
ることができる。

【００４２】例えば、図１に示したように、保護回路Ｐ
は、主ＩＧＢＴ１に直接に並列接続できる。また、図４
に示すように、複数の主ＩＧＢＴ１〜主ＩＧＢＴｎに対
しても並列接続することにより、全ての主ＩＧＢＴ１〜
主ＩＧＢＴｎを保護することができる。なお、保護回路
Ｐと主ＩＧＢＴ１〜主ＩＧＢＴｎとを備えた半導体装置
は、例えばパッケージ化して実現させることができる。

【００４３】例えば、図５は係る圧接型半導体装置のカ
ソード電極をパッケージ内側から見た平面図である。カ
ソード電極１ｘは、ゲート端子２ｘを保持する絶縁性の
外囲器３ｘに囲まれ、内周部には、図示しないアノード
電極上の各半導体チップ（１個の保護回路Ｐチップとｎ
個の主ＩＧＢＴ１〜ｎチップ）のゲートパッドに夫々加
圧接触するように配置された複数のばねピン４ｘを有し
ている。なお、保護回路チップに対向するばねピン４ｘ
は、予め取付されない。各ばねピン４ｘとゲート端子２
ｘとの間は、ゲート抵抗５ｘを有する複数のリード線６
ｘにより並列接続された構造となっている。これによ
り、各ＩＧＢＴ１〜ｎチップと、保護回路チップＰとを
互いに同一平面に配列してパッケージ本体に収容してな
るモジュール型の半導体装憧を実現できる。

【００４４】一方、図６に示すように、外囲器内周部、
あるいは半導体チップ配列部に開口を有する樹脂あるい
はセラミックなどからなる絶縁基板７ｘがアノード電極
板８ｘ上に設けられており、この絶縁基板７ｘ上に薄く
蒸着されたゲート電極配線９ｘと各ＩＧＢＴ１〜ｎのゲ
ートパッドとがワイヤを介してボンディング接続される
と共に、絶縁基板７ｘ上に蒸着されたカソード電極配線
１０ｘと各ＩＧＢＴ１〜ｎ及び保護回路チップＰのカソ
ードとがワイヤを介してボンディング接続されたパッケ
ージ本体の構造として、モジュール型の半導体装置を実
現してもよい。なお、図４に示した構造は、図７に示す
ように、互いに直列接続することができる。

【００４５】（第２の実施形態）図８は、本発明の第２
の実施形態を示す構成図である。本実施の形態は、過電
圧クランプ部Ｐ１の構成を具体化したものであり、図８
に示すように、半導体装置ＵＡは、過電圧クランプ部Ｐ
１が、過電圧クランプ用スイッチング素子ＩＧＢＴ１０
と、保護回路Ｐのアノード端子Ａ・カソード端子Ｋ間及
びＩＧＢＴ１０のゲートに接続された電圧判定回路１１
ｙを備えている。

【００４６】電圧判定回路１１ｙは、主ＩＧＢＴ１の耐
圧以下の範囲において印加電圧の大小を判定する機能を
有し、例えば前述した過電圧クランプ部Ｐ１と同様に、
図９に示すように、主ＩＧＢＴ１のコレクタと保護用Ｉ
ＧＢＴ１０のゲートとの間に逆方向に接続されたツェナ
ーダイオードＺＤ１１としてもよい。

【００４７】このとき、電圧判定回路１１ｙは、印加電
圧の大小をツェナー電圧を基準として判定し、ツェナー
電圧よりも高い電圧が逆方向に印加されたときにブレー
クダウンする特性を有している。ここで、ツェナー電圧
は、主ＩＧＢＴ１の耐圧の７５％程度に設定され、回路
電圧としてのフィルタコンデンサＣｆの電圧は、主ＩＧ
ＢＴ１の約６０％程度で使用される。

【００４８】なお、次に、ツェナー電圧を７５％に設定
した理由を述べる。従来のコンデンサ式スナバ回路の場
合、遮断電流の大きさに比例してサージ電圧が増大す
る。例えば主ＩＧＢＴ１の耐圧を４．５ｋＶとし、最大
遮断電流を３ｋＡとすると、最大遮断電流を遮断する時
のサージ電圧ΔＶは、主回路インダクタンスＬｍが１μ
ＨでスナバコンデンサＣ１が３μＦとすると、サージ電
圧ΔＶ＝３ｋＡ・（Ｌｍ／Ｃ１）^1/2 ＝３ｋＡ・（１μ
Ｈ／３μＦ）^1/2 ＝１．７３ｋＶとなり、ＩＧＢＴ１へ
の印加電圧が（２．２５ｋＶ＋１．７３ｋＡ）＝３．９
８ｋＶ（耐圧の約８８．５％）となる。

【００４９】但し、従来のコンデンサ式スナバ回路は、
余裕分を見込んで回路電圧を主ＩＧＢＴ１の耐圧の約５
０％程度とし、通常の遮断電流を１．５ｋＡ以下として
いる。

【００５０】この１．５ｋＡの遮断電流を遮断する時の
サージ電圧ΔＶ＝１．５ｋＡ・（１μＨ／３μＦ）^1/2
＝０．８７ｋＶであり、主ＩＧＢＴ１への印加電圧＝
３．１２ｋＶ（耐圧の約６９％）となる。

【００５１】ここで、回路電圧の電圧変動１０％を見込
むと、主ＩＧＢＴ１への印加電圧＝（２．２５ｋＶ×
１．１＋０．８７ｋＶ）＝３．３４５ｋＶ（耐圧の７
４．３％）で主ＩＧＢＴ１の耐圧の約７５％となる。つ
まり、従来は、ターンオフ毎にサージ電圧を含んだ印加
電圧が耐圧の７５％以下に設定されている。

【００５２】よって、従来は、故障時などの一時過電圧
を、耐圧の７５％を越える任意の抑制値で抑制し、通常
運転のターンオフ毎のサージ電圧をコンデンサ方式のス
ナバ回路で抑制している。このように従来は、主ＩＧＢ
Ｔ１の耐圧に比べ、５０％という低い比率の回路電圧を
使用する設定となっている。

【００５３】一方、本発明は、一時過電圧の抑制値（ツ
ェナー電圧値）を耐圧の７５％以下に設定し、この設定
で同時に通常のターンオフ毎のサージ電圧をも抑制する
点で従来とは相違する。

【００５４】なお、以上の素子耐圧に基づく説明では、
耐圧に比べた抑制値の大きさを述べたが、これを回路電
圧に比べて換言すると、回路電圧を耐圧の５０％にした
とき、耐圧の７５％である抑制値は回路電圧の１５０％
（＝７５％／５０％）に相当する。同様に、例えば回路
電圧を耐圧の６０％にしたとき、抑制値は回路電圧の１
２５％（＝７５％／６０％）になる。

【００５５】あるいは回路電圧を耐圧の８０％に設定
し、抑制値を耐圧の９０％に設定する。すなわち、抑制
値を回路電圧の１１２．５％に設定してもよい。つまり
抑制値は回路電圧の１５０％以下に設定し、かつ１００
％に近づくほどスナバ装置の負担は大きくなるが、素子
の電圧利用率は向上する。

【００５６】また、回路電圧の１５０％以上に電圧が上
昇しないように抑制することができれば、ターンオフ時
の逆バイアス安全動作領域（ＲＢＳＯＡ）が、回路電圧
の１５０％以下の領域でスイッチング素子を使用できる
ことにより、素子の破壊を防ぐことができる点で大きな
メリットとなる。

【００５７】すなわち、回路電圧１０００Ｖに対して、
図１０に示すＲＢＳＯＡを有するスイッチング素子を用
いればよいことになる。これは従来技術で述べた図３８
と同じ回路電圧でありながら低い電圧の範囲でよいこと
になり、大きな効果をもたらすものである。

【００５８】次に、このような保護回路の具体的な構造
について説明する。図１１は、この保護回路を１チップ
上に形成した場合の構成を示す断面図である。この保護
回路の過電圧クランプ部Ｐ１は、ｎ型ベース層３０の一
方の表面にはｐ型エミッタ層３１及びアノード電極３２
が形成されている。

【００５９】また、ｎ型ベース層３０の他方の表面には
複数のｐ型ベース層１０ａ及びｐ型層１１ａが選択的に
形成され、ｐ型ベース層１０ａ表面にはｎ型層１０ｂが
選択的に形成されている。

【００６０】隣り合うｎ型層１０ｂに挟まれたｐ型ベー
ス層１０ａ及びｎ型ベース層３０表面に絶縁層１０ｃを
介してＩＧＢＴ１０のゲート電極１０ｄが形成されてい
る。ゲート電極１０ｄは、ツェナーダイオードＺＤ１１
のｐ型層１１ａ上に形成されたカソード電極１１ｂに電
気的に接続されている。また、絶縁層１０ｃを挟むよう
にｐ型ベース層１０ａ及びｎ型層１０ｂに接してＩＧＢ
Ｔ１０のエミッタ電極１０ｅが形成されている。このエ
ミッタ電極１０ｅは、保護回路Ｐのカソード端子Ｋに接
続されている。

【００６１】次に、このような半導体装置の動作を説明
する。主ＩＧＢＴ１がオン状態のときには、ゲート回路
が接続されていないので動作しない。

【００６２】続いて、主ＩＧＢＴ１がターンオフする
と、配線インダクタンスＬｍにより、サージ電圧が発生
する。図１２に示すように、サージ電圧がツェナー電圧
Ｖｚに達すると、ツェナーダイオードＺＤ１１がブレー
クダウンして保護用ＩＧＢＴ１０のゲート電極１０ｄに
電圧が印加されて保護用ＩＧＢＴ１０が非飽和領域に移
行する。この結果、保護用ＩＧＢＴ１０は、図１２に示
すように、ツェナー電圧Ｖｚによって規定される電圧を
維持しながら電流を流す。

【００６３】この結果、主ＩＧＢＴ１に発生するサージ
電圧は、ツェナー電圧Ｖｚに対応して一定の電圧にクラ
ンプされる。このクランプ動作は、異常時の一時的な動
作ではなく、定常運転のターンオフ時毎に過電圧に対し
て行われる。すなわち、主ＩＧＢＴ１のターンオフ時の
過電圧を、遮断電流の大きさとは無関係に所定値以下に
抑制することができる。

【００６４】なお、従来のスナバ回路では、遮断電流の
大きさに比例してサージ電圧が増大するので、遮断電流
の最大値に対応するサージ電圧を主ＩＧＢＴ１の耐圧よ
りも低くする観点から、主ＩＧＢＴ１の耐圧に比べて回
路電圧（フィルタコンデンサＣｆの電圧）を例えば５０
％未満という低い値に選定する必要があり、主ＩＧＢＴ
１の電圧の利用率を低下させている問題がある。しか
し、本実施の形態では、前述した通り、遮断電流の大き
さとは無関係にサージ電圧を所定値以下に抑制できる。

【００６５】よって、例えばツェナー電圧を主ＩＧＢＴ
１の耐圧の７５％程度に設定すると、サージ電圧と回路
電圧とからなる全印加電圧が主ＩＧＢＴ１の耐圧の７５
％程度に抑制されるので、主ＩＧＢＴ１の耐圧に比べて
７５％という高い値に回路電圧を選定することができ
る。すなわち、主ＩＧＢＴ１の電圧の利用率を向上さ
せ、低耐圧の主ＩＧＢＴ１及び保護用ＩＧＢＴ１０を使
用することができる。

【００６６】上述したように本実施の形態によれば、図
８に示すように、スイッチング素子を用いた保護回路Ｐ
の具体的な回路構成を規定したので、第１の実施の形態
の効果を容易且つ確実に奏することができる。

【００６７】また、過電圧クランプ部Ｐ１は、遮断電流
の大きさが変化してもサージ電圧を所定値以下に抑制で
きると共に、その所定値を設計段階で選択できるので、
素子設計の労力を低減させることができる。

【００６８】また、過電圧クランプ部Ｐ１は、通常の動
作状態で過電圧をクランプするので、素子の耐圧や安全
動作領域（逆バイアス安全動作領域（ＲＢＳＯＡ：Reve
rseBias Safe Operating Area））の設計が従来の過電
圧保護方式よりも楽になり、低耐圧の素子を使用するこ
とができる。一般に、素子は低耐圧の方が良い特性を持
つので、所定の回路に用いる素子の特性を大幅に改善す
ることができる。

【００６９】さらに、過電圧クランプ部Ｐ１は、ターン
オフ等の電圧クランプ時のみ電流を流すので、保護用Ｉ
ＧＢＴ１０の温度上昇が少ないという利点がある。ま
た、主ＩＧＢＴ１の如き、半導体スイッチを使用する電
力変換装置に関しても、半導体スイッチの電圧利用率を
向上させることができる。また、当然のことながら、タ
ーンオフ毎に生じるサージ電圧を所定値に抑制する効果
は、半導体スイッチに限定されず、例えば機械スイッチ
や真空管スイッチ、ガス入りスイッチなどにも適用で
き、パルスパワー分野などにも効果を期待することがで
きる。

【００７０】さらに、スイッチング素子ＩＧＢＴ１０に
より過電圧のエネルギーを逃がす構成なので、従来のコ
ンデンサを用いたスナバ回路に比べ、外形を小型化する
ことができる。

【００７１】また、本実施の形態の保護回路は、図１１
に示したように、半導体装置の１チップ上に形成するこ
とができる。このため、直並列回路の素子数を多く必要
な大電力変換器に好適である。

【００７２】（第３の実施の形態）図１３は、本発明の
第３の実施の形態を示す回路図であり、図９中の過電圧
クランプ部Ｐ１の部分の変形例を示している。

【００７３】係る保護装置Ｐの過電圧クランプ部Ｐ１
は、ツェナーダイオードＺＤ１１に代えて、保護回路Ｐ
のアノード端子ＡとＩＧＢＴ１０のゲートとの間に抵抗
Ｒ１２を介して接続され、回路電圧より高い電圧を検知
してアノード端子ＡをＩＧＢＴ１０のゲートヘ抵抗１２
を介して導通させる電界検出素子ＥＤ１３を備えてい
る。

【００７４】次に、このような保護回路の具体的な構造
について説明する。図１４は、この保護回路を１チップ
上に形成した場合の構成を示す断面図である。ここで、
過電圧クランプ部Ｐ１では、ツェナーダイオードＺＤ１
１に対応するｐ型層１１ａに代えて、電界検出素子ＥＤ
１３に対応する２つのｐ型ベース層１３ａがｎ型ベース
層３０表面に選択的に形成され、各ｐ型ベース層１３ａ
表面にはｎ型ソース層１３ｂが選択的に形成されてい
る。各ｐ型ベース層１３ａに挟まれたｎ型ベース層１３
ｂ表面にはｐ型シールド層１３ｃが形成されている。

【００７５】ｐ型シールド層１３ｃ及びその両側のｐ型
ベース層１３ｂは、絶縁層１３ｄを介してゲート電極１
３ｅに接続され、このゲート電極１３ｅは、抵抗Ｒ１２
を介してＩＧＢＴ１０のゲート電極１０ｄに接続されて
いる。また、絶縁層１３ｄの両側のｎ型ソース層１３ｂ
及びｐ型ベース層１３ａは、上部に形成されたソース電
極１３ｆを介して抵抗Ｒ１２及びＩＧＢＴ１０のゲート
電極１０ｄに接続されている。

【００７６】次に、このような半導体装置の動作を説明
する。主ＩＧＢＴ１の印加電圧が所定値に増加し、保護
回路Ｐ内（ｎ型ベース層３０内）の電界が所定の電界に
上昇すると、電界検出素子ＥＤ１３内の電界が上昇して
ｐ型シールド層１３ｃが消滅し、電界検出素子ＥＤ１３
のアノード電極３２・ゲート電極１３ｅ間に容量が発生
する。

【００７７】すなわち、電界検出素子ＥＤ１３において
は、電界の上昇により、ｐ型シールド層１３ｃに接して
ｎ型ベース層３０内に存在していた空乏層が伸びてｐ型
シールド層１３ｃを消滅させて絶縁膜１３ｄに到達し、
これら空乏層及び絶縁膜１３ｄのキャパシタンスを介し
てアノード電極３２・ゲート電極１３ｅ間が接続され
る。その結果、ゲート電極１３ｅのゲート電圧が急激に
上昇してこのゲート電圧とソース電極１３ｆの電圧との
極性が反転する。

【００７８】そして、このゲート電圧が正の電圧とな
り、ソース電極１３ｆには負の電圧が印加されるので、
ｎ型ソース層１３ｂとｎ型ベース層３０とに挟まれたｐ
型べース層１３ａの表面にｎ型チャネル層が形成され
て、電子電流がｎ型ベース層３０に流れ込み、電界検出
素子ＥＤ１３のＭＯＳＦＥＴ構造がターンオンして導通
状態となる。

【００７９】これにより、電界検出素子ＥＤ１３を通し
てアノード電極３２からＩＧＢＴ１０のゲート電極１０
ｄに電流が流れ、抵抗Ｒ１２の電圧降下によってＩＧＢ
Ｔ１０のゲート電圧が上昇する。これにより、ＩＧＢＴ
１０がターンオンして保護回路電流を流すため、主スイ
ッチング素子のＩＧＢＴが過電圧から保護される。

【００８０】上述したように本実施の形態によれば、ツ
ェナーダイオードＺＤ１１に代えて電界検出素子ＥＤ１
３を用いるので、第２の実施の形態の効果に加え、アバ
ランシェ現象による負性抵抗を伴う局部的な電流導通を
用いないため、ノイズの発生を少なくすることができ
る。

【００８１】（第４の実施の形態）図１５は、本発明の
第４の実施の形態を示す構成図であり、図１６は、本実
施の形態に適用される保護回路の構成図であって、第１
の実施の形態の変形例を示している。

【００８２】すなわち、この半導体装置は、過電流から
の保護を図る過電流保護部Ｐ２が保護回路Ｐ内に付加さ
れた構成であり、この保護回路ＰがＩＧＢＴ１のゲート
端子Ｇにも接続されている。

【００８３】ここで、保護回路Ｐは、図１６に示すよう
に、前述した過電圧クランプ部Ｐ１に加え、過電圧クラ
ンプ部Ｐ１とは並列にアノード端子Ａとカソード端子Ｋ
との間に接続され且つゲート端子Ｇにも接続された過電
流保護部Ｐ２を備えている。

【００８４】次に、このような半導体装置の動作を説明
する。但し、過電圧クランプ部については前述した通り
のため、記載を省略する。いま、オン状態においては、
主電流がＩＧＢＴ１に流れると共に、過電流検知用の小
電流が過電流保護部Ｐ２に流れる。

【００８５】過電流保護部Ｐ２は、過電流検知用の小電
流が一定値を超えたとき、過電流を検知してＩＧＢＴ１
のゲート端子Ｇの電位をカソード端子Ｋの電位に短絡
し、ＩＧＢＴ１をオフ状態にする。このため、過電流が
生じたとき、半導体装置全体を安全にターンオフさせる
ことができる。

【００８６】上述したように本実施の形態によれば、第
１の実施の形態の効果に加え、過電流保護回路が、主ス
イッチング素子の通常使用電流を越えた過電流が流れる
と、この過電流を検出し、主ＩＧＢＴのゲート端子Ｇの
電位を制御することにより、並列接続されている全ての
主ＩＧＢＴを同時にターンオフさせ、主ＩＧＢＴを過電
流による破壊から保護することができる。

【００８７】また、本実施の形態によれば、過電圧クラ
ンプ部Ｐ１及び過電流保護部Ｐ２を集積化し、アノード
端子Ａ、カソード端子Ｋ及びゲート端子Ｇという３つの
端子を有する保護回路Ｐを実現したので、主スイッチン
グ素子のＩＧＢＴに極めて容易に集積化させることがで
きる。

【００８８】例えば、図１７に示したように、保護回路
Ｐは、主ＩＧＢＴ１に直接に並列接続できる。また、図
１８に示すように、複数の主ＩＧＢＴ１〜主ＩＧＢＴｎ
に対しても並列接続することにより、全ての主ＩＧＢＴ
１〜主ＩＧＢＴｎを保護することができる。なお、保護
回路Ｐと主ＩＧＢＴ１〜主ＩＧＢＴｎとを備えた半導体
装置は、前述した図５及び図６に示す構成に保護回路Ｐ
へのゲート配線を付加することにより、パッケージ化し
て実現させることができる。

【００８９】（第５の実施の形態）図１９は、本発明の
第５の実施の形態を示す回路図である。本実施の形態
は、過電流保護部Ｐ２の構成を具体化したものであり、
図１９に示すように、半導体装置ＵＡの過電流保護部Ｐ
２は、過電流保護用スイッチング素子ＩＧＢＴ２０と、
ＩＧＢＴ２０のエミッタと保護回路Ｐ２のカソード端子
Ｋとの間に接続された抵抗Ｒ２１と、このエミッタ・抵
抗Ｒ２１間にゲートが接続され且つＩＧＢＴ２０のゲー
トにドレイン電極が接続されカソード端子Ｋにソース電
極が接続された過電流検知用スイッチング素子ＭＯＳＦ
ＥＴ２２とから構成されている。

【００９０】次に、このような保護回路の具体的な構造
について説明する。図２０はこの保護回路を１チップ上
に形成した場合の構成を示す断面図である。この保護回
路の過電流保護部Ｐ２は、過電圧クランプ部Ｐ１と同様
に、ｎ型ベース層３０の一方の表面にはｐ型エミッタ層
３１及びアノード電極３２が形成されている。

【００９１】また、ｎ型ベース層３０の他方の表面には
複数のｐ型ベース層２０ａ及びｐ型ウェル層２２ａが選
択的に形成され、ｐ型ベース層２０ａ表面及びｐ型ウェ
ル層２２ａにはｎ型層２０ｂ，２２ｂが選択的に形成さ
れている。

【００９２】また、過電流保護部Ｐ２では、ＩＧＢＴ２
０に対応する１つのｎ型層２０ｂが表面に選択的に形成
された２つのｐ型ベース層２０ａと、ＭＯＳＦＥＴ２２
に対応する２つのｎ型層２２ｂが表面に選択的に形成さ
れた１つのｐ型ウェル層２２ａとがｎ型ベース層３０表
面に形成されている。

【００９３】ＩＧＢＴ２０においては、隣り合うｎ型層
２０ｂに挟まれたｐ型ベース層２０ａ及びｎ型ベース層
３０表面に絶縁層２０ｃを介してＩＧＢＴ２０のゲート
電極２０ｄが形成されている。

【００９４】このゲート電極２０ｄは、保護回路のゲー
ト端子Ｇ及びＭＯＳＦＥＴ２２のドレインに対応するｎ
型層２２ｂに接続されている。また、絶縁層２０ｃを挟
むようにｐ型ベース層２０ａ及びｎ型層２０ｂに接して
ＩＧＢＴ２０のエミッタ電極２０ｅが形成されている。

【００９５】ＭＯＳＦＥＴ２２においては、両ｎ型層２
２ｂに挟まれたｐ型ウェル層２２ａ上に絶縁層２２ｃを
介してゲート電極２２ｄが形成されている。両ｎ型層２
２ｂのうち、ドレインに対応するｎ型層２２ｂは、上部
に形成されたドレイン電極２２ｅを介して保護回路Ｐの
ゲート端子Ｇ及びＩＧＢＴ２０のゲート電極２０ｄに接
続されている。また、ソースに対応するｎ型層２２ｂ
は、上部に形成されたソース電極２２ｆを介して保護回
路Ｐのカソード端子Ｋに接続されている。

【００９６】また、ｎ型ベース層３０上には、絶縁層２
１ａを介し、抵抗Ｒ２１に対応する抵抗体２１ｂが多結
晶シリコン等から形成されている。抵抗体２１ｂの一端
は、電極２１ｃを介してＩＧＢＴ２０のエミッタ電極２
０ｅ及びＭＯＳＦＥＴ２２のゲート電極２２ｄに電気的
に接続されている。抵抗体２１ｂの他端は、カソード電
極２１ｄを介して保護回路Ｐのカソード端子Ｋ及びＭＯ
ＳＦＥＴ２２のソース電極２２ｆに接続されている。

【００９７】次に、このような半導体装置の動作を説明
する。過電圧クランプ部Ｐ１の動作は、前述した通りで
ある。続いて、過電流保護部Ｐ２は、過電流検知用の小
電流が一定値を超えたとき、ＭＯＳＦＥＴ２２がターン
オフして、保護用のＩＧＢＴ２０及び主スイッチング素
子のＩＧＢＴ１〜ｎの全てのＩＧＢＴ２０，ＩＧＢＴ１
〜ｎのゲートをカソード端子Ｋに短絡させ、全ての主Ｉ
ＧＢＴ１〜ｎをターンオフさせて過電流から保護する。

【００９８】上述したように本実施の形態によれば、図
１９に示すように、スイッチング素子を用いた保護回路
Ｐの具体的な回路構成を規定したので、第４の実施の形
態の効果を容易且つ確実に奏することができる。

【００９９】また、本実施の形態の保護回路は、図２０
に示したように、半導体装置の１チップ上に形成するこ
とができる。このため、直並列回路の素子数を多く必要
な大電力変換器に好適である。

【０１００】（第６の実施の形態）図２１は、本発明の
第６の実施の形態を示す回路図であり、図１９の変形例
を示している。

【０１０１】係る保護装置Ｐの過電流保護部Ｐ２は、Ｉ
ＧＢＴ２０のエミッタとＭＯＳＦＥＴ２２のゲートとの
間に順方向に接続された複数のダイオードＤ２３を有
し、且つ抵抗２１に代えて、ＭＯＳＦＥＴ２２のゲート
と保護回路Ｐのカソード端子Ｋとの間に逆方向に接続さ
れたツェナーダイオードＺＤ２４を備えている。

【０１０２】次に、このような保護回路の具体的な構造
について説明する。図２２は、この保護回路を１チップ
上に形成した場合の構成を示す断面図である。ここで、
過電流保護部Ｐ２では、抵抗Ｒ２１に対応する抵抗体２
１ｂに代えて、各ダイオードＤ２３に対応するｐｎ接合
部２３ａが多結晶シリコン等で形成され、ｐｎ接合部２
３ａのｐ型部２３ｂがＩＧＢＴ２０のエミッタ電極２０
ｃに接続され、ｐｎ接合部２３ａのｎ型部２３ｃがＭＯ
ＳＦＥＴ２２のゲート電極２２ｄに接続されている。ま
た、ＭＯＳＦＥＴ２２のゲート電極２２ｄと、保護回路
Ｐのカソード端子Ｋとの間にはツェナーダイオードＺＤ
２４が逆方向に接続されている。

【０１０３】次に、このような半導体装置の動作を説明
する。過電流保護部Ｐ２は、各ダイオードＤ２３及びツ
ェナーダイオードＺＤ２４により、過電流検知用の小電
流に対応した電圧がＭＯＳＦＥＴ２２のゲートに印加さ
れる。

【０１０４】ここで、過電流検知用の小電流が一定値を
超えたとき、ツェナーダイオードＺＤ２４がブレークダ
ウンすると共に、前述同様に、ＭＯＳＦＥＴ２２がター
ンオフして、過電流検知用及び主スイッチング素子の全
てのＩＧＢＴ２０，ＩＧＢＴ１〜ｎのゲートをカソード
端子Ｋに短絡させ、主スイッチング素子のＩＧＢＴ１〜
ｎをターンオフさせる。

【０１０５】上述したように本実施の形態によれば、第
５の実施の形態と同様の効果を得ることができる。第６
の実施の形態と第５の実施の形態は、夫々過電圧クラン
プ部Ｐ１と過電流保護部Ｐ２との組合せを任意に変形し
てもよい。例えば、第６の実施の形態の過電圧クランプ
部Ｐ１と、第２の実施の形態の過電流保護部Ｐ２とを組
合せてもよい。また、第６の実施の形態の過電流保護部
Ｐ２と、第２の実施の形態の過電圧クランプ部Ｐ１とを
組合せてもよい。このように変形しても、本発明を同様
に実施して同様の効果を得ることができる。

【０１０６】また、第６の実施の形態と第５の実施の形
態とにおける過電圧クランプ部Ｐ１と過電流保護部Ｐ２
は、夫々独立して保護動作を行っているので、２つ同時
に設ける必要はなく、例えば任意の１つのみを設けた構
成としてもよい。この場合、省略した部分に対応する電
圧保護機能又は電流保護機能は失われるものの、設けた
部分の保護機能に関しては、前述同様に実施して同様の
効果を得ることができる。

【０１０７】（第７の実施の形態）図２３は、本発明の
第７の実施の形態を示す回路図であり、図９に示す構成
の変形例を示している。

【０１０８】本実施の形態は、前述したツェナーダイオ
ードが設定する過電圧保護機能に加え、夕ーンオフ時の
ｄｖ／ｄｔ破壊からの保護機能を付加したものである。
なお、主スイッチング素子は、主ＩＧＢＴ１に代え、Ｇ
ＴＯとしている。

【０１０９】ｄｖ／ｄｔ破壊からの保護機能としては、
具体的には、ＧＴＯのアノード・カソード間に順方向の
ダイオードＤ１とコンデンサＣ１とが直列接続され、か
つダイオードＤ１に抵抗Ｒ１が並列接続された保護回路
が使用される。

【０１１０】この保護回路は、オン状態の時はコンデン
サＣ１が放電されているが、ターンオフ時には回路イン
ダクタンスＬｍとコンデンサＣ１の時定数に対応してコ
ンデンサＣ１が充電されるので、電圧上昇率ｄｖ／ｄｔ
を抑制してｄｖ／ｄｔ破壊からＧＴＯを保護することが
できる。

【０１１１】上述したように本実施の形態によれば、過
電圧破壊からの保護に加え、ターンオフ時のｄｖ／ｄｔ
破壊からの保護機能を付加したので、過電圧破壊とｄｖ
／ｄｔ破壊の両方の破壊から主スイッチング素子を保護
することができる。なお、本実施の形態に係るｄｖ／ｄ
ｔ破壊からの保護回路は、図２３に示したダイオードＤ
１及び抵抗Ｒ１を省略し、コンデンサＣ１を直接にＧＴ
Ｏに並列接続した構成に変形してもよい。

【０１１２】（第８の実施の形態）図２４は、本発明の
第８の実施の形態を示す概略図である。本実施の形態
は、図９に示した構成に対し、冷却機能を付加したもの
である。具体的には、図２４に示すように、主ＩＧＢＴ
１、ツェナーダイオードＺＤ１１及び保護用ＩＧＢＴ１
０が同一の冷却装置としての冷却フイン４２上に設置さ
れ、且つ同一のパッケージ４３内に収納されている。

【０１１３】なお、主ＩＧＢＴ１と保護用ＩＧＢＴ１０
は、半導体チップでもよく、あるいはパッケージに収納
されていてもよい。以上のような構成により、第２の実
施の形態の効果に加え、主ＩＧＢＴ１のターンオフ、タ
ーンオン及び通電時に発生する損失による発熱を冷却す
ることができる。

【０１１４】また、非飽和領域で使用されるツェナーダ
イオードＺＤ１１及び保護用ＩＧＢＴ１０においては、
電圧が印加されながら電流を流すことに伴う損失による
発熱をも冷却することができる。

【０１１５】また、同一の冷却フィン４２を用いて同一
のパッケージ４３に収納したので、コンパクトに実現す
ることができる。よって、これらを用いた電力変換装置
などの装置を小型化することができる。

【０１１６】なお、本実施の形態は、シングルチップの
主ＩＧＢＴ１及び保護用ＩＧＢＴ１０に限らず、図２５
に示すように、マルチチップの主ＩＧＢＴ１，２及び保
護用ＩＧＢＴ１０をも同一冷却フィン４２、同一パッケ
ージ４３内に収納した構成に変形しても、同様の効果を
得ることができる。

【０１１７】（第９の実施の形態）図２６は、本発明の
第９の実施の形態を示す回路図である。本実施の形態
は、図２４に示した構成の変形例であり、具体的には同
一の冷却フィン４２に代えて、主ＩＧＢＴ１を冷却する
第１の冷却フィン４２₁ と、保護用ＩＧＢＴ１０を冷却
する第２の冷却フィン４２₂ とを備えている。

【０１１８】このように、別々の冷却フィン４２₁ ，４
２₂ を設けたことにより、冷却能力を増大できるので、
第８の実施の形態の効果に加え、主ＩＧＢＴ１の主電流
（あるいは遮断電流）を増大させることができる。

【０１１９】また、これらを用いて大容量の電力変換装
置などを実現させることができる。さらに、主ＩＧＢＴ
１と保護用ＩＧＢＴ１０とは互いに役割が違って発熱量
が異なることに基づき、夫々の発熱量に応じた冷却器を
用意できるので、効率的な冷却を実現させることができ
る。また、さらに冷却能力を向上させることができるの
で、高周波スイッチングを実現することができる。

【０１２０】（第１０の実施の形態）図２７は、本発明
の第１０の実施の形態を示す回路図である。本実施の形
態は、図８（図９）に示した構成の変形例であり、大電
流化を図る観点から、図２７に示すように、図８（図
９）に示した半導体装置ＵＡを互いに並列接続した半導
体装置ＵＢである。

【０１２１】ここで補足すると、従来のスナバ回路にお
いては、主ＩＧＢＴ１を並列接続した場合、電流がアン
バランスになる。よって、一部の主ＩＧＢＴ１では、電
流が集中して大電流を遮断する結果、大きなサージ電圧
が発生して過電圧破壊を引き起こしてしまう問題があ
る。

【０１２２】しかしながら、本発明に係る保護回路によ
れば、主ＩＧＢＴ１の特性や遮断電流の大きさには無関
係にサージ電圧を一定に抑制できるので、並列接続によ
る電流のアンバランスが発生しても、過電圧破壊の心配
がない。このため、本実施の形態では、図２７に示した
ように、第２の実施の形態の効果に加え、並列接続によ
り、大電流の電力変換装置などを容易に実現させること
ができる。

【０１２３】また、主スイッチング素子の特性にばらつ
きが有っても、直列接続した時や、並列接続した時のサ
ージ電圧を均一にするので、直列接続回路や並列接続回
路に使用する主スイッチング素子の歩留まりを向上で
き、価格を低下させることができる。

【０１２４】さらに、主スイッチング素子と保護回路と
を組合せた単一スイッチ回路やそれらを直並列接続した
スイッチ回路の標準化が可能になり、標準ユニットによ
って構成されるインバータなどの電力変換装置の価格を
低廉化させることができる。

【０１２５】（第１１の実施の形態）図２８は、本発明
の第１１の実施の形態を示す回路図である。本実施の形
態は、図８（図９）に示した構成の変形例であり、高電
圧化を図る観点から、図２８に示すように、図８（図
９）に示した半導体装置ＵＡを互いに直列接続した半導
体装置ＵＣである。

【０１２６】ここで補足すると、従来のスナバ回路にお
いては、主スイッチング素子の主ＩＧＢＴ１〜ｎを直列
に接続した場合、ターンオフの際に、各々の主スイッチ
ング素子の特性が異なるため、一部の主スイッチング素
子のターンオフが他の主スイッチング素子よりも早く開
始される。

【０１２７】しかし、ターンオフ開始の早い主スイッチ
ング素子では、ターンオフ時に回路電圧が全て印加され
てしまうので、過電圧破壊が引き起こされてしまう問題
がある。

【０１２８】これを考慮し、従来は、各々の主スイッチ
ング素子のターンオフのタイミングを揃える観点から、
各々の主スイッチング素子の特性を互いに一致させてい
たので、主スイッチング素子の歩留まりが悪くコストが
高くなっている。

【０１２９】一方、本発明によれば、一部の主スイッチ
ング素子が早くターンオフを開始しても、保護回路によ
って、その主スイッチング素子への印加電圧を所定値以
下に抑制できるので、過電圧破壊を阻止することができ
る。

【０１３０】すなわち、本実施の形態によれば、第２の
実施の形態の効果に加え、主スイッチング素子の特性と
は無関係に、直列接続された主スイッチング素子へのサ
ージ電圧を均一に保つことができるので、主スイッチン
グ素子の歩留まりを向上させてコストを低減でき、もっ
て、高電圧のスイッチが得られ、高電圧の電力変換装置
などを容易且つ安価に実現させることができる。

【０１３１】また、この保護回路は、従来の充放電スナ
バ回路とは異なり、過電圧の抑制機能のみを実現してお
り、ｄｖ／ｄｔ抑制用のコンデンサが無いので、コンデ
ンサによる損失の増大が無い。よって、直列接続用の低
損失の保護回路を実現することができる。

【０１３２】（第１２の実施の形態）図２９は、本発明
の第１２の実施の形態を示す回路図である。本実施の形
態は、図２８に示した構成の変形例であり、ｄｖ／ｄｔ
の抑制機能を付加したものであって、具体的には、主Ｉ
ＧＢＴ１，２のコレクタ・エミッタ間に並列にコンデン
サＣ１１，Ｃ１２が接続されている。

【０１３３】ここで補足すると、主スイッチング素子の
主ＩＧＢＴ１，２を直列に接続した場合、本発明では、
ターンオフ時の過電圧を一定に抑制できるが、一部の保
護回路の負担が大きくなり、損失の発生が大きく、一部
の保護回路の冷却負担が大きくなる。

【０１３４】本実施の形態は、これを考慮し、保護回路
の負担のアンバランスを解消するため、図２９に示すよ
うに、主ＩＧＢＴ１，２に並列にコンデンサＣ１１，Ｃ
１２を接続したものである。

【０１３５】すなわち、本実施の形態は、コンデンサＣ
１１，Ｃ１２により、ターンオフ時の主ＩＧＢＴ１，２
のｄｖ／ｄｔを抑制し、早くターンオフの開始された主
スイッチング素子に急激に回路電圧が印加されないよう
にしたので、第１１の実施の形態の効果に加え、電圧ア
ンバランスの期間を少し短縮できると共に、主スイッチ
ング素子の印加電圧を一定にクランプする期間をも短縮
できるので、保護回路の発生損失の不均等を緩和でき、
また、冷却の不均一も緩和することができる。

【０１３６】なお、本実施の形態のコンデンサＣ１１，
Ｃ１２は、図２３に述べたｄｖ／ｄｔ破壊を防止するコ
ンデンサＣ１とは役割が異なる。よって、コンデンサＣ
１１，Ｃ１２の容量は、図３５に示す従来のスナバのコ
ンデンサＣ１，Ｃ２の容量よりも少ないので、コンデン
サ損失が少なくされている。

【０１３７】また、本実施の形態は、図３０に示すよう
に、個々の主ＩＧＢＴ１，２毎のコンデンサＣ１１，Ｃ
１２に代えて、一括して１つのコンデンサＣ１０を主ス
イッチング素子列のコレクタ・エミッタ間に接続した構
成に変形してもよい。

【０１３８】（第１３の実施の形態）図３１は、本発明
の第１３の実施の形態を示す回路図である。本実施の形
態は、図９に示した構成の変形例であり、高耐圧化を図
る観点から、主ＩＧＢＴ１，２を複数個直列に配置する
と共に、ツエナーダイオードＺＤ１１１，１１２を複数
個直列に配置した構成となっている。

【０１３９】すなわち、直列接続した複数の主ＩＧＢＴ
１，２を１つの大きな主ＩＧＢＴと見なし、それに保護
回路を設置したものである。このようにしても、第２の
実施の形態と同様に、ターンオフ時のサージ電圧を所定
値以下に抑制することができる。

【０１４０】また、本実施の形態は、直列接続した主Ｉ
ＧＢＴ１，２に個々に保護回路を設げた第１２の実施の
形態に比べ、保護回路の数を低減できるので、高電圧ス
イッチ並びに高電圧電力変換装置を夫々コンパクト化す
ることができる。

【０１４１】なお、本実施の形態の保護回路によって、
ターンオフ時の大部分のサージ電圧を所定値以下に抑制
しても、個々の主ＩＧＢＴ１，２の近傍に存在する配線
インダクタンスＬｍによるサージ電圧が無視できない程
度に発生するならば、図３２に示すように、個々の主Ｉ
ＧＢＴ１，２の近傍に簡易な小容量の従来のスナバ回路
あるいは本発明に係る保護回路を付加してもよい。

【０１４２】（第１４の実施の形態）図３３は、本発明
の第１４の実施の形態を示す回路図である。本実施の形
態は、図２７に示した構成の変形例であり、具体的には
図２７に示した並列接続スイッチ（大電流スイッチ）と
しての半導体装置ＵＢが直並列に接続されて高圧・大電
流変換装置が構成されている。

【０１４３】以上のような構成により、第１０の実施の
形態の効果に加え、サージ電圧の心配の無い高圧・大電
流変換装置を実現することができる。また、本実施の形
態は、図３４に示すように、図２８に示した直列接続ス
イッチ（高電圧スイッチ）としての半導体装置ＵＣが直
並列に接続されてなる高圧・大電流変換装置に変形して
もよい。

【０１４４】（他の実施の形態）なお、上記各実施の形
態は、主スイッチング素子としてＩＧＢＴ又はＧＴＯを
用いた場合について説明したが、これに限らず、ＩＧＢ
Ｔに代えて、ＭＯＳＦＥＴ、サイリスタ、ＳＩＴ、ＭＥ
ＳＦＥＴ、ＳＩＴｈｙ、ＩＥＧＴ等の如き任意の電力用
スィッチング素子を主スイッチング素子や保護回路のス
イッチング素子に用いても、本発明と同様の効果を得る
ことができる。

【０１４５】また、本発明は、プレーナ構造、トレンチ
構造、メサ構造、逆メサ構造等の種々の主スイッチング
素子に適用できる。また、主スイッチング素子の構造は
縦型又は横型のいずれでもよい。その他、本発明はその
要旨を逸脱しない範囲で種々変形して実施できる。

【０１４６】

【発明の効果】以上説明したように本発明によれば、過
電圧から主スイッチング素子を保護し得るスナバ装置を
提供できる。また、主スイッチング素子を直列や並列に
接続した場合であっても、主スイッチング素子の特性に
無関係に、スイッチング時の電圧のアンバランスを解消
することができる。

【０１４７】更に、従来に比べて小さい外形を実現する
ことができる。同様に、従来の主スイッチング素子と共
に収容した構成に比べて小さい外形を実現することがで
きる。

【０１４８】さらに、サージ電圧を一定にし、回路電圧
に比べて余裕分の少ない主スイッチング素子を使用で
き、主スイッチング素子の電圧の利用率を向上させるこ
とができる。さらに、逆バイアス安全動作領域を狭くし
ても使用できるので高耐圧化に有利である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示す概要構成
図。

【図２】同実施の形態に適用される保護回路を示す
概要構成図。

【図３】同実施の形態における動作を説明するため
の波形図。

【図４】同実施の形態における変形例を示す概要構
成図。

【図５】同実施の形態における圧接型半導体装置の
カソード電極をパッケージ内側から見た平面図。

【図６】同実施の形態におけるパッケージ構造を示
す模式図。

【図７】同実施の形態における変形例を示す概要構
成図。

【図８】本発明の第２の実施の形態を示す概要構成
図。

【図９】同実施の形態における半導体装置の構成を
示す回路図。

【図１０】同実施の形態における安全動作領域を説明
するための図。

【図１１】同実施の形態における保護回路をチップ上
に形成した場合の構成を示す断面図。

【図１２】同実施の形態における動作を説明するため
の波形図。

【図１３】本発明の第３の実施の形態を示す回路図。

【図１４】同実施の形態における保護回路を１チップ
上に形成した場合の構成を示す断面図。

【図１５】本発明の第４の実施の形態を示す構成図。

【図１６】同実施の形態に適用される保護回路の構成
図。

【図１７】同実施の形態における保護回路の接続を示
す構成図。

【図１８】同実施の形態における保護回路の接続を示
す構成図。

【図１９】本発明の第５の実施の形態を示す回路図。

【図２０】同実施の形態における保護回路を１チップ
上に形成した場合の構成を示す断面図。

【図２１】本発明の第６の実施の形態を示す回路図。

【図２２】同実施の形態における保護回路を１チップ
上に形成した場合の構成を示す断面図。

【図２３】本発明の第７の実施の形態を示す回路図。

【図２４】本発明の第８の実施の形態を示す概略図。

【図２５】同実施形態における変形例を示す構成図。

【図２６】本発明の第９の実施の形態を示す回路図。

【図２７】本発明の第１０の実施の形態を示す回路
図。

【図２８】本発明の第１１の実施の形態を示す回路
図。

【図２９】本発明の第１２の実施の形態を示す回路
図。

【図３０】同実施の形態における変形例を示す回路
図。

【図３１】本発明の第１３の実施の形態を示す回路
図。

【図３２】同実施の形態における変形例を示す回路
図。

【図３３】本発明の第１４の実施の形態を示す回路
図。

【図３４】同実施の形態における変形例を示す回路
図。

【図３５】従来のクランブ型スナバ回路の構成例を示
す回路図。

【図３６】従来のクランブ型スナバ回路の動作を説明
するための波形図。

【図３７】従来のクランブ型スナバ回路の動作を説明
するための波形図。

【図３８】従来のクランブスナバ回路における安全動
作領域を説明するための図。

【図３９】従来のスナバ回路と過電圧保護回路とを組
合せた回路の構成例を示す回路図。

【図４０】従来の組合せた保護回路の動作を説明する
ための波形図。

【図４１】従来の組合せた保護回路の動作を説明する
ための波形図。

【符号の説明】

ＩＧＢＴ１〜ｎ…主スイッチング素子、Ｐ…保護回路、
Ｐ１…過電圧クランプ部、Ｐ２…過電流保護部、１ｘ…
カソード電極、２ｘ…ゲート端子、３ｘ…外囲器、４ｘ
…ばねピン、５ｘ…ゲート抵抗、６ｘ…リード線、７ｘ
…絶縁基板、８ｘ…アノード電極板、９ｘ…ゲート電極
配線、１０ｘ…カソード電極配線、ＩＧＢＴ１０，２０
…（保護用）スイッチング素子、ＺＤ１１，ＺＤ２４…
ツェナーダイオード、Ｒ１２，Ｒ２１…抵抗、ＥＤ１３
…電界検出素子、ＭＯＳＦＥＴ２２…過電流検知用スイ
ッチング素子、Ｄ２３…ダイオード、３２…アノード電
極、１０ｄ，１３ｅ，２０ｄ，２２ｄ…ゲート電極、１
０ｅ，２０ｅ…エミッタ電極、１１ｂ…カソード電極、
１３ｆ，２２ｆ…ソース電極、２１ｂ…抵抗体、２１ｃ
…電極、２２ｅ…ドレイン電極、ＵＡ，ＵＢ，ＵＣ…半
導体装置、４１…電圧判定回路、４２…冷却フィン、４
３…パッケージ、Ｃ１０〜Ｃ１２…コンデンサ。

Claims

【特許請求の範囲】

【請求項１】高圧側主電極、低圧側主電極及び制御
電極を有する半導体スイッチング素子に並列に接続さ
れ、前記半導体スイッチング素子のターンオフスイッチ
ング毎に生じるサージ電圧を所定の値以下に抑制し、か
つこの抑制されたサージ電圧のサージエネルギーによる
電流をバイパスさせるスナバ装置において、コレクタ、
エミッタ及びゲートを有し前記コレクタが前記高圧側主
電極に接続され、前記エミッタが前記半導体スイッチン
グ素子の低圧側主電極に接続されたＭＯＳゲート半導体
スイッチング素子と、前記半導体スイッチング素子の高
圧側主電極と前記ＭＯＳゲート半導体スイッチング素子
のゲートとの間に設けられ、前記半導体スイッチング素
子の印加電圧を所定値以下に抑制する電圧抑制回路とを
具備したことを特徴とするスナバ装置。
【請求項２】前記電圧抑制回路は、前記半導体スイ
ッチング素子の高圧側主電極と前記ＭＯＳゲート半導体
スイッチング素子のゲートとの間に逆方向に接続され、
前記所定値に対応する降伏電圧を有するツェナーダイオ
ードであることを特徴とする請求項１記載のスナバ装
置。
【請求項３】前記電圧抑制回路は、少なくとも電界
検出素子と抵抗とで構成されたことを特徴とする請求項
１記載のスナバ装置。
【請求項４】前記半導体スイッチング素子に並列に
接続された少なくともコンデンサを有する回路とを具備
したことを特徴とする請求項１記載のスナバ装置。
【請求項５】前記ＭＯＳゲート半導体スイッチング
素子と前記電圧抑制回路は、前記半導体スイッチング素
子と分離したパッケージに収納されたことを特徴とする
請求項１記載のスナバ装置。
【請求項６】前記半導体スイッチング素子と前記Ｍ
ＯＳゲート半導体スイッチング素子と前記電圧抑制回路
とを並列接続されたものを複数並列に接続したことを特
徴とする請求項１記載のスナバ装置。
【請求項７】前記半導体スイッチング素子と前記Ｍ
ＯＳゲート半導体スイッチング素子と前記電圧抑制回路
とを並列接続されたものを複数直列に接続したことを特
徴とする請求項１記載のスナバ装置。
【請求項８】前記半導体スイッチング素子を複数直
列に接続したものに前記ＭＯＳゲート半導体スイッチン
グ素子と前記電圧抑制回路とを接続したことを特徴とす
る請求項１記載のスナバ装置。
【請求項９】前記ＭＯＳゲート半導体スイッチング
素子を冷却する冷却手段とを具備したことを特徴とする
請求項１記載のスナバ装置。
【請求項１０】前記冷却手段は、前記半導体スイッ
チング素子も冷却するように取り付けられたことを特徴
とする請求項９記載のスナバ装置。