JP2020174151A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置において、複数のチップを積み重ねる積層構造を採用する際に、設計の自由度を向上させることが可能な技術を提供することを目的とする。【解決手段】半導体装置は、インバータを構成する、ＩＧＢＴ２１，２２と、入力信号に応じた電気信号を出力する１次側ＩＣチップ５と、電気信号に基づいてＩＧＢＴ２１を駆動する２次側ＩＣチップ８と、電気信号に基づいてＩＧＢＴ２２を駆動する２次側ＩＣチップ９とを備え、１次側ＩＣチップ５は、２次側ＩＣチップ８，９と電気的に絶縁する絶縁素子６，７を含み、２次側ＩＣチップ８はＩＧＢＴ２１上に積み重ねられ、２次側ＩＣチップ９はＩＧＢＴ２２上に積み重ねられる。【選択図】図３

Description

本発明は、トランスファーモールドタイプのパワーモジュールに関するものである。
インバータ装置などに使用されるトランスファーモールドタイプのパワーモジュールは、リードフレーム上に配置されたスイッチング素子と制御ＩＣチップを備えている。パワーモジュールにおいて機能と性能の向上を図るために、信号伝達手段としてＨＶＩＣ Ｌｅｖｅｌｓｈｉｆｔｅｒを用いた場合、通信速度および誤動作などの面で限界がある。そこで、信号絶縁を搭載した絶縁ドライバを用いる必要があるが、リードフレーム上に絶縁ドライバを構成するにあたっては、以下の問題がある。
従来のＨｉｇｈｓｉｄｅ ｄｒｉｖｅｒがＨＶＩＣ Ｌｅｖｅｌｓｈｉｆｔｅｒを内蔵した１チップ構成であるのに対し、絶縁ドライバは、１次側と２次側との間を絶縁するため、マルチチップ構成となる。この２次側のチップを、Ｕ，Ｖ，Ｗいずれかの電位基準に配置する必要があるが、リードフレームは電位をもっているため、Ｐ電位のリードフレーム上に直接配置することができない。一方、２次側のチップを、Ｕ，Ｖ，Ｗ電位のリードフレーム上に配置すると、チップ配置が非常に煩雑になりアセンブリ性も悪化するため、マルチチップ構成を採用することは難しい。
また、従来のリードフレームはゲートドライバの基準電位であるにも関わらず、Ｕ，Ｖ，Ｗ電位の配線およびリードフレームの引き回しが非常に大きくなり、誤動作の要因となっていた。
絶縁ドライバをリードフレーム上に実装するうえで電位的な問題を克服する方法は、例えば特許文献１，２に開示されている。特許文献１には、絶縁ドライバを構成するマルチチップに含まれる機能に関し、異なる電位のリードフレーム上に１次側チップおよび２次側チップをそれぞれ配置する技術が開示されている。しかし、引用文献１にはパワーモジュールのチップ構成に関する技術については開示されていない。
特許文献２には、積層チップの実装形態に関する技術が開示されている。特許文献２に記載の技術では、スイッチング素子をトーテムポール接続する際に、ハイサイドチップとローサイドチップを積層実装し、さらに制御ＩＣチップを積層する形態となっている。ハイサイドチップの表面電位であるエミッタ電位にローサイドチップの裏面電位であるコレクタ電位が積層された状態で接続され、ローサイドチップの表面電位であるエミッタ電位がＧＮＤ電位となることでトーテムポール接続される。さらに、ローサイドチップの表面電位であるエミッタ電位に制御ＩＣの裏面電位が接続されることで、積層実装によりスイッチング素子と制御ＩＣチップが接続される技術である。
特開２０１５−１４９７３１号公報 特開２０１０−２２５９５２号公報
しかしながら、特許文献２に記載の技術では、積層実装されたローサイドチップとハイサイドチップが高温になることから放熱性を考慮する必要があり、さらにローサイドチップとハイサイドチップを積層実装した後にワイヤボンドするために、それぞれのチップサイズの差を大きくする必要があった。これにより、半導体装置の設計の自由度が低下する要因となっていた。
そこで、本発明は、半導体装置において、複数のチップを積み重ねる積層構造を採用する際に、設計の自由度を向上させることが可能な技術を提供することを目的とする。
本発明に係る半導体装置は、インバータを構成する、ハイサイドスイッチング素子およびローサイドスイッチング素子と、入力信号に応じた電気信号を出力する１次側ＩＣチップと、前記電気信号に基づいて前記ハイサイドスイッチング素子を駆動する第１の２次側ＩＣチップと、前記電気信号に基づいて前記ローサイドスイッチング素子を駆動する第２の２次側ＩＣチップとを備え、前記１次側ＩＣチップは、前記第１の２次側ＩＣチップおよび前記第２の２次側ＩＣチップと電気的に絶縁する絶縁素子を含み、前記第１の２次側ＩＣチップは前記ハイサイドスイッチング素子上に積み重ねられ、前記第２の２次側ＩＣチップは前記ローサイドスイッチング素子上に積み重ねられるものである。
本発明によれば、ハイサイドスイッチング素子およびローサイドスイッチング素子同士は積み重ねられないため、ハイサイドスイッチング素子およびローサイドスイッチング素子の放熱性に影響を与えず、さらにこれらのチップサイズの差を大きくする必要がなくなる。これにより、半導体装置における設計の自由度を向上させることができる。
実施の形態１に係る半導体装置の１相分を示す回路ブロック図である。 半導体装置の実装方法を示す概略図である。 リードフレームに各チップが実装された状態を示す平面図である。 ２次側ＩＣチップの断面図である。 実施の形態２に係る半導体装置の１相分を示す回路ブロック図である。 実施の形態３に係る半導体装置の実装方法を示す概略図である。
＜実施の形態１＞
本発明の実施の形態１について、図面を用いて以下に説明する。図１は、実施の形態１に係る半導体装置の１相分を示す回路ブロック図である。図２は、半導体装置の実装方法を示す概略図である。図３は、リードフレームに各チップが実装された状態を示す平面図である。
図１に示すように、半導体装置は、トランスファーモールドタイプのパワーモジュールであり、ハイサイドスイッチング素子としてのＩＧＢＴ（Insulated Gate Bipolar Transistor）２１、ローサイドスイッチング素子としてのＩＧＢＴ２２、ＦＷＤ（Free Wheeling Diode）２３，２４、１次側ＩＣチップ５、第１の２次側ＩＣチップとしての２次側ＩＣチップ８、および第２の２次側ＩＣチップとしての２次側ＩＣチップ９を備えている。半導体装置はさらに、ＶＤＤ１端子、ＶＤＤ２端子、ＶＤＤ３端子、ＨＩＮ端子、ＬＩＮ端子、ＣＯＭ端子、Ｐ端子、ＯＵＴ端子、およびＮ端子を備えている。
図１と図２に示すように、１次側ＩＣチップ５はＣＯＭ電位に接続されたリードフレーム１０の表面に搭載されている。１次側ＩＣチップ５の電源電極はＶＤＤ１端子に接続され、１次側ＩＣチップ５はＶＤＤ１端子から電流が供給される。１次側ＩＣチップ５は、２次側ＩＣチップ８，９と電気的に絶縁する絶縁素子６，７を備え、ＨＩＮ端子およびＬＩＮ端子から入力された入力信号に応じた電気信号を２次側ＩＣチップ８，９に出力する。
図２と図３に示すように、ＩＧＢＴ２１と２次側ＩＣチップ８、およびＩＧＢＴ２２と２次側ＩＣチップ９はそれぞれ積み重ねられた積層構造を形成している。ＩＧＢＴ２１と２次側ＩＣチップ８との間、およびＩＧＢＴ２２と２次側ＩＣチップ９との間は、はんだにより接合されている。
図１〜図３に示すように、２次側ＩＣチップ８の電源電極はＶＤＤ３端子（図３ではＶＤＤ３Ｕ，ＶＤＤ３Ｖ，ＶＤＤ３Ｗ）に接続され、２次側ＩＣチップ８はＶＤＤ３端子から電流が供給される。２次側ＩＣチップ８は、ドライバ（図示省略）を備え、１次側ＩＣチップ５から出力された電気信号に基づいてＩＧＢＴ２１を駆動する。
ＩＧＢＴ２１は、ＩＧＢＴ２２とでインバータを構成している。ＩＧＢＴ２１はＳｉＣ素子であり、Ｐ端子に接続されたリードフレーム１１の表面に搭載されている。ＩＧＢＴ２１の裏面にはコレクタ電極が設けられており、ＩＧＢＴ２１のコレクタ電極はＰ端子に接続されている。ＩＧＢＴ２１の表面にはゲート電極とエミッタ電極が設けられており、２次側ＩＣチップ８はＩＧＢＴ２１のエミッタ電極（図１の接続点Ａ）に搭載されている。２次側ＩＣチップ８の裏面には２次側ＩＣチップ８における最低電位を与えるための基準電位電極が設けられているため、２次側ＩＣチップ８が備える基準電位電極はＩＧＢＴ２１のエミッタ電極（図１の接続点Ａ）に接続されている。
図１と図３に示すように、２次側ＩＣチップ９の電源電極がＶＤＤ２端子（図３ではＶＤＤ２Ｕ，ＶＤＤ２Ｖ，ＶＤＤ２Ｗ）に接続され、２次側ＩＣチップ９はＶＤＤ２端子から電流が供給される。２次側ＩＣチップ９は、ドライバ（図示省略）を備え、１次側ＩＣチップ５から出力された電気信号に基づいてＩＧＢＴ２２を駆動する。
ＩＧＢＴ２２はＳｉＣ素子であり、ＵＯＵＴ端子、ＶＯＵＴ端子、およびＷＯＵＴ端子にそれぞれ接続されたリードフレーム１２，１３，１４の表面にそれぞれ搭載されている。ＩＧＢＴ２２の裏面にはコレクタ電極が設けられており、ＩＧＢＴ２２のコレクタ電極はＵＯＵＴ端子、ＶＯＵＴ端子、およびＷＯＵＴ端子にそれぞれ接続されている。ＩＧＢＴ２２の表面にはゲート電極とエミッタ電極が設けられており、２次側ＩＣチップ９はＩＧＢＴ２２のエミッタ電極（図１の接続点Ｂ）に搭載されている。２次側ＩＣチップ９の裏面には２次側ＩＣチップ９における最低電位を与えるための基準電位電極が設けられており、２次側ＩＣチップ９が備える基準電位電極はＩＧＢＴ２２のエミッタ電極（図１の接続点Ｂ）に接続されている。なお、ＩＧＢＴ２１，２２はＳｉＣ素子に代えてＧａＮ素子であってもよい。
図１〜図３に示すように、ＦＷＤ２３は、Ｐ端子に接続されたリードフレーム１１の表面に搭載されている。ＦＷＤ２３の裏面にはカソード電極が設けられており、ＦＷＤ２３のカソード電極はＰ端子に接続されている。ＦＷＤ２３の表面にはアノード電極が設けられており、ＦＷＤ２３のアノード電極はＩＧＢＴ２１のエミッタ電極にワイヤで接続されるとともに、ＵＯＵＴ端子、ＶＯＵＴ端子、およびＷＯＵＴ端子にワイヤでそれぞれ接続されている。
図１と図３に示すように、ＦＷＤ２４は、ＵＯＵＴ端子、ＶＯＵＴ端子、およびＷＯＵＴ端子にそれぞれ接続されたリードフレーム１２，１３，１４の表面にそれぞれ搭載されている。ＦＷＤ２４の裏面にはカソード電極が設けられており、ＦＷＤ２４のカソード電極はＵＯＵＴ端子、ＶＯＵＴ端子、およびＷＯＵＴ端子にそれぞれ接続されている。ＦＷＤ２４の表面にはアノード電極が設けられており、ＦＷＤ２４のアノード電極はＩＧＢＴ２２のエミッタ電極にワイヤで接続されるとともに、ＵＮ端子、ＶＮ端子、およびＷＮ端子にワイヤでそれぞれ接続されている。
次に、２次側ＩＣチップ８がＩＧＢＴ２１の表面に積み重ねられた場合のＩＧＢＴ２１との接続について説明する。図４は、２次側ＩＣチップ８の断面図である。なお、２次側ＩＣチップ９も同様の構造であるため、ここでは２次側ＩＣチップ８について説明する。
図４に示すように、２次側ＩＣチップ８は、ＢＣＤＭＯＳ構造により構成され、ＮｃｈＭＯＳＦＥＴと、ＰｃｈＭＯＳＦＥＴとを備えている。２次側ＩＣチップ８の裏面には基準電位電極２０が設けられ、ＩＧＢＴ２１（図２参照）の表面に設けられたエミッタ電極に２次側ＩＣチップ８の基準電位電極２０がはんだを介して積み重ねられることで、基準電位電極２０がＩＧＢＴ２１のエミッタ電極に電気的に接続される。よって、２次側ＩＣチップ８の基準電位（最低電位）はＩＧＢＴ２１のエミッタ電位と（ほぼ）等しくなる。
以上のように、実施の形態１に係る半導体装置は、インバータを構成する、ＩＧＢＴ２１，２２と、入力信号に応じた電気信号を出力する１次側ＩＣチップ５と、電気信号に基づいてＩＧＢＴ２１を駆動する２次側ＩＣチップ８と、電気信号に基づいてＩＧＢＴ２２を駆動する２次側ＩＣチップ９とを備え、１次側ＩＣチップ５は、２次側ＩＣチップ８，９と電気的に絶縁する絶縁素子６，７を含み、２次側ＩＣチップ８はＩＧＢＴ２１上に積み重ねられ、２次側ＩＣチップ９はＩＧＢＴ２２上に積み重ねられる。
したがって、ＩＧＢＴ２１，２２同士は積み重ねられないため、ＩＧＢＴ２１，２２の放熱性に影響を与えず、さらにこれらのチップサイズの差を大きくする必要がなくなる。これにより、半導体装置における設計の自由度を向上させることができる。
２次側ＩＣチップ８はＩＧＢＴ２１のエミッタ電極上に積み重ねられ、２次側ＩＣチップ９はＩＧＢＴ２２のエミッタ電極上に積み重ねられるため、２次側ＩＣチップ８，９の基準電位電極２０とＩＧＢＴ２１，２２のエミッタ電極がワイヤを用いることなくそれぞれ接続することができる。これにより、２次側ＩＣチップ８，９とＩＧＢＴ２１，２２との接続に関する寄生インダクタンスおよび配線抵抗の低減が可能となる。
＜実施の形態２＞
次に、実施の形態２に係る半導体装置について説明する。図５は、実施の形態２に係る半導体装置の１相分を示す回路ブロック図である。なお、実施の形態２において、実施の形態１で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図５に示すように、実施の形態２では、半導体装置はブートストラップダイオード３０，３１をさらに備えている。
ブートストラップダイオード３０は２次側ＩＣチップ８に接続され、ブートストラップダイオード３１は２次側ＩＣチップ９に接続されている。具体的には、ブートストラップダイオード３０のアノードが１次側ＩＣチップ５の電源電極に接続される電源に接続され、かつ、カソードが２次側ＩＣチップ８の電源電極に接続されている。
また、ブートストラップダイオード３１のアノードが１次側ＩＣチップ５の電源電極に接続される電源に接続され、かつ、カソードが２次側ＩＣチップ９の電源電極に接続されている。ブートストラップダイオード３０，３０を設けたことで、２次側ＩＣチップ８，９の電源電極に電源からの電流を供給することが可能となる。
以上のように、実施の形態２に係る半導体装置は、アノードが１次側ＩＣチップ５の電源電極に接続される電源に接続され、かつ、カソードが２次側ＩＣチップ８，９の電源電極に接続されるブートストラップダイオード３０，３１をさらに備え、ブートストラップダイオード３０，３１は、２次側ＩＣチップ８，９の電源電極に電源からの電流を供給する。したがって、２次側ＩＣチップ８，９は１次側ＩＣチップ５の電源を共用することができるため、単電源化が可能となる。
＜実施の形態３＞
次に、実施の形態３に係る半導体装置について説明する。図６は、実施の形態３に係る半導体装置の実装方法を示す概略図である。但し、ＦＷＤ２３，２４およびその接続については図示を省略している。なお、実施の形態３において、実施の形態１，２で説明したものと同一の構成要素については同一符号を付して説明は省略する。
図６に示すように、実施の形態３では、２次側ＩＣチップ８に、ＩＧＢＴ２１の接合温度を検出可能なように温度センスダイオード４０が内蔵されている。なお、図６では２次側ＩＣチップ９を図示していないが、２次側ＩＣチップ９にも温度センスダイオード４０が内蔵され、ＩＧＢＴ２２の接合温度を検出可能である。ここで、接合温度とは、ＩＧＢＴ２１，２２内のＰＮ接合部の温度である。
以上のように、実施の形態３に係る半導体装置では、２次側ＩＣチップ８，９に、温度センスダイオード４０が内蔵されるため、ＩＧＢＴ２１，２２に温度センスを搭載する必要がなくなる。そのため、ＩＧＢＴ２１，２２のエミッタ電極にはそれぞれ２次側ＩＣチップ８，９のみが配置され、温度センスを搭載するための領域が不要となることから、ＩＧＢＴ２１，２２のチップシュリンクを図ることができる。
実施の形態１で説明したように、ＩＧＢＴ２１，２２はＳｉＣ素子であるため、温度センスを搭載するための領域が不要となることから、ＩＧＢＴ２１，２２における不使用領域の縮小と低コスト化を実現することができる。
または、ＩＧＢＴ２１，２２がＧａＮ素子である場合、温度センスを搭載するための領域が不要となることから、ＩＧＢＴ２１，２２における不使用領域の縮小と低コスト化を実現することができる。さらに、ＧａＮ素子の特徴である高キャリア駆動においても、２次側ＩＣチップ８，９内のドライバの高速性を活かすことができる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
５ １次側ＩＣチップ、６，７ 絶縁素子、８，９ ２次側ＩＣチップ、２１，２２ ＩＧＢＴ、３０，３１ ブートストラップダイオード、４０ 温度センスダイオード。

Claims (6)

  1. インバータを構成する、ハイサイドスイッチング素子およびローサイドスイッチング素子と、
    入力信号に応じた電気信号を出力する１次側ＩＣチップと、
    前記電気信号に基づいて前記ハイサイドスイッチング素子を駆動する第１の２次側ＩＣチップと、
    前記電気信号に基づいて前記ローサイドスイッチング素子を駆動する第２の２次側ＩＣチップと、を備え、
    前記１次側ＩＣチップは、前記第１の２次側ＩＣチップおよび前記第２の２次側ＩＣチップと電気的に絶縁する絶縁素子を含み、
    前記第１の２次側ＩＣチップは前記ハイサイドスイッチング素子上に積み重ねられ、
    前記第２の２次側ＩＣチップは前記ローサイドスイッチング素子上に積み重ねられる、半導体装置。
  2. 前記第１の２次側ＩＣチップは前記ハイサイドスイッチング素子のエミッタ電極上に積み重ねられ、
    前記第２の２次側ＩＣチップは前記ローサイドスイッチング素子のエミッタ電極上に積み重ねられる、請求項１に記載の半導体装置。
  3. アノードが前記１次側ＩＣチップの電源電極に接続される電源に接続され、かつ、カソードが前記第１の２次側ＩＣチップおよび前記第２の２次側ＩＣチップの電源電極に接続されるブートストラップダイオードをさらに備え、
    前記ブートストラップダイオードは、前記第１の２次側ＩＣチップおよび前記第２の２次側ＩＣチップの前記電源電極に前記電源からの電流を供給する、請求項１に記載の半導体装置。
  4. 前記第１の２次側ＩＣチップおよび前記第２の２次側ＩＣチップに、温度センスダイオードが内蔵される、請求項１に記載の半導体装置。
  5. 前記ハイサイドスイッチング素子および前記ローサイドスイッチング素子はＳｉＣ素子である、請求項４に記載の半導体装置。
  6. 前記ハイサイドスイッチング素子および前記ローサイドスイッチング素子はＧａＮ素子である、請求項４に記載の半導体装置。
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