JP2021132129A

JP2021132129A - 半導体集積回路

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Publication number: JP2021132129A
Application number: JP2020026918A
Authority: JP
Inventors: 賢一石丸; Kenichi Ishimaru
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2020-02-20
Filing date: 2020-02-20
Publication date: 2021-09-09
Anticipated expiration: 2040-02-20
Also published as: JP7392237B2

Abstract

【課題】小型で、十分なＥＳＤ耐量を備えた半導体集積回路を提供する。【解決手段】半導体集積回路は、ソース領域を相互に接続した少なくとも１対のＰ型ＭＯＳＦＥＴを備える。Ｐ型ＭＯＳＦＥＴのソース領域とゲート電極とを相互に接続し、ドレイン領域の一方を出力回路の出力端子とし、ドレイン領域の他方をグランドに接続する。また相互に接続されたソース領域とゲート電極をＮ型ＭＯＳＦＥＴのドレイン領域に接続し、Ｎ型ＭＯＳＦＥＴのソース領域をグランドに接続し、Ｎ型ＭＯＳＦＥＴのゲート電極を出力回路の入力端子とする【選択図】図２

Description

本発明は半導体集積回路に関し、特に静電気破壊（ＥＳＤ）耐量を向上させた出力回路を備える半導体集積回路に関する。

有線ネットワークにより電子機器等を相互に接続することを可能とする半導体集積回路では、ネットワークケーブルと接続する出力回路の出力端子に高いＥＳＤ耐量が求められている。例えば、特許文献１には出力端子に接続するＮ型ＤＭＯＳＦＥＴ（Double Diffused MOSFET）と逆流防止ダイオードとして機能するＮ型ＤＭＯＳＦＥＴを同一アイランド内に形成して双方向サイリスタとして動作させることでＥＳＤ耐量を向上させた半導体集積回路が開示されている。

ところで一般的に、Ｎ型ＤＭＯＳＦＥＴのＥＳＤ耐量はＰ型ＤＭＯＳＦＥＴのＥＳＤ耐量より小さいことが知られている。そこで、所望のＥＳＤ耐量のＮ型ＤＭＯＳＦＥＴ得るためには使用する素子数を増やさなければならなかった。

特許第６２５５４２１号公報

従来提案されているＥＳＤ耐量を向上させた半導体集積回路は、Ｎ型ＤＭＯＳＦＥＴの構造を利用した双方向サイリスタとして動作させる構成となっているため、保持電圧が電源電圧より低くなってしまい通常動作中にサージ電圧が印加した場合にラッチアップして回路が破壊してしまうという問題があった。また、Ｎ型ＤＭＯＳＦＥＴにより十分なＥＳＤ耐量を得るためには素子数を増やす必要があり占有面積の増大を招いてしまうという問題があった。本発明はこのような実状に鑑み、小型で、十分なＥＳＤ耐量を備えた半導体集積回路を提供することを目的とする。

上記目的を達成するため、本願請求項１に係る発明は、Ｐ型半導体基板上のＮ型半導体層の表面に形成されたＰ型ＭＯＳＦＥＴと、Ｎ型ＭＯＳＦＥＴとで構成された出力回路を備えた半導体集積回路において、ソース領域を相互に接続した少なくとも１対のＰ型ＭＯＳＦＥＴを備え、該Ｐ型ＭＯＳＦＥＴの前記ソース領域とゲート電極とを相互に接続し、ドレイン領域の一方を前記出力回路の出力端子とし、前記ドレイン領域の他方をグランドに接続し、相互に接続された前記ソース領域と前記ゲート電極を前記Ｎ型ＭＯＳＦＥＴのドレイン領域に接続し、前記Ｎ型ＭＯＳＦＥＴのソース領域を前記グランドに接続し、前記Ｎ型ＭＯＳＦＥＴのゲート電極を前記出力回路の入力端子とすることを特徴とする。

本願請求項２に係る発明は、請求項１記載の半導体集積回路において、前記Ｐ型半導体基板と前記Ｎ型半導体層とで第１の寄生ダイオードと第２の寄生ダイオードを形成し、前記第１の寄生ダイオードのカソードを前記Ｐ型ＭＯＳＦＥＴのドレイン領域に接続し、前記第１の寄生ダイオードのアノードを前記グランドに接続し、前記第２の寄生ダイオードのカソードを前記Ｎ型ＭＯＳＦＥＴのソース領域に接続し、前記第２の寄生ダイオードのアノードを前記グランドに接続することを特徴とする。

本発明の半導体集積回路は、ＥＳＤ耐量の大きいＰ型ＭＯＳＦＥＴによりＥＳＤ保護素子を構成するため、Ｎ型ＭＯＳＦＥＴによりＥＳＤ保護素子を形成する場合と比較して、使用する素子数を少なくすることができ、占有面積を小さくすることができる。

また本発明の半導体集積回路では、Ｎ型ＭＯＳＦＥＴに出力電流の最大値が流れることがないので、Ｎ型ＭＯＳＦＥＴの面積を低減することができ、占有面積を小さくすることができる。

また、出力端子に正、負いずれのＥＳＤサージ電圧が印加した場合においても、高いＥＳＤ耐量を備えた出力トランジスタを備えた半導体集積回路とすることが可能となる。

さらに本発明の半導体集積回路は、出力端子にグランド電位より低い電位が印加した場合であっても半導体集積回路を破損から保護することができ、有線ネットワークの出力回路として好適である。

本発明の実施例の半導体集積回路の説明図である。本発明の実施例の半導体集積回路の等価回路図である。本発明の実施例の半導体集積回路の動作を説明する図である。

本発明の半導体集積回路は、ＥＳＤ耐量を向上させた出力回路を備えた構成となっている。以下、本発明の実施例について説明する。

図１は本発明の半導体集積回路の出力回路の断面構造を示し、図２は内部回路に接続する本発明の半導体集積回路の出力回路の等価回路を示している。図１および図２に示す出力回路は、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴにより構成している。Ｐ型ＭＯＳＦＥＴ形成領域には、ソース領域を挟んで両側にゲート電極とドレイン領域がそれぞれ配置された複数のＰ型ＭＯＳＦＥＴの組が複数組配置されている。

図１に示す例では、シリコンからなるＰ型基板１上に、Ｎ型埋込層２およびＮ型エピタキシャル層３が形成されている。Ｐ型ＭＯＳＦＥＴ形成領域のＮ型エピタキシャル層３の表面には、Ｐ型領域からなるＰウエル１〜Ｐウエル４と、Ｎ型領域からなるＮウエル１〜Ｎウエル３が形成されている。例えば、Ｎウエル１がソース領域となり、隣接するＰウエル１がドレイン領域となる。ソース領域（Ｎウエル１）とドレイン領域（Ｐウエル１）の間にはゲート酸化膜を介してゲート電極Ｇ１が配置され、Ｐ型ＤＭＯＳＦＥＴからなるトランジスタＭＰ１が形成される。一方ソース領域（Ｎウエル１）とドレイン領域（Ｐウエル２）の間にもゲート酸化膜を介してゲート電極Ｇ２が配置され、Ｐ型ＤＭＯＳＦＥＴからなるトランジスタＭＰ２が形成される。この２個のＰ型ＤＭＯＳＦＥＴが１対のＰ型ＭＯＳＦＥＴに相当する。

同様に、ソース領域（Ｎウエル２）とドレイン領域（Ｐウエル２）の間にはゲート酸化膜を介してゲート電極Ｇ４が配置され、Ｐ型ＤＭＯＳＦＥＴからなるトランジスタＭＰ４となる。一方ソース領域（Ｎウエル２）とドレイン領域（Ｐウエル３）の間にもゲート酸化膜を介してゲート電極Ｇ３が配置され、Ｐ型ＤＮＯＳＦＥＴからなるトランジスタＭＰ３が形成されている。この２個のＰ型ＤＭＯＳＦＥＴも別の１対のＰ型ＭＯＳＦＥＴに相当する。

さらに同様の構造を繰り返し構成することで、ソース領域（Ｎウエル３）とドレイン領域（Ｐウエル３）の間にはゲート酸化膜を介してゲート電極Ｇ５が配置され、Ｐ型ＤＭＯＳＦＥＴからなるトランジスタが形成される。一方ソース領域（Ｎウエル３）とドレイン領域（Ｐウエル４）の間にもゲート酸化膜を介してゲート電極Ｇ６が配置され、Ｐ型ＤＭＯＳＦＥＴからなるトランジスタが形成される。この２個のＰ型ＤＭＯＳＦＥＴも１対のＰ型ＭＯＳＦＥＴを構成し、トランジスタＭＰ１とトランジスタＭＰ２と同様の構造となる。図示は省略するが、さらにトランジスタＭＰ４とトランジスタＭＰ３と同様の構成を形成することができる。このように１対のＰ型ＭＯＳＦＥＴの数を増やすことによって必要なＥＳＤ耐量のＥＳＤ保護素子を配置ことができる。図１では、ソース領域およびドレイン領域にはそれぞれに接続する電極構造も図示している。

図１に示す本発明の半導体集積回路では、ソース領域とゲート電極は相互に接続している。また図１に示す例では、１対のＰ型ＭＯＳＦＥＴのうち、一方のドレイン領域（Ｐウエル１およびＰウエル３）が出力端子ＯＵＴに接続し、他方のドレイン領域（Ｐウエル２およびＰウエル４）がグランドＧＮＤに接続している。このような構造とすることで、図２に示すようにＰ型ＭＯＳＦＥＴ対を複数組形成することが可能となる。

一方、Ｎ型ＭＯＳＦＥＴ形成領域は、先に説明したＰ型ＭＯＳＦＥＴ形成領域とは別のアイランドのＮ型エピタキシャル層上に、ソース領域（Ｐウエル５）とドレイン領域（Ｎウエル４）の間にゲート酸化膜を介してゲート電極Ｇ７が配置されたＮ型のトランジスタＭＮ１が形成されている。このトランジスタＭＮ１のゲート電極に図示しない内部回路からの信号が入力し、ソース領域をグランドに、ドレイン領域をトランジスタＭＰ１等のソース領域およびゲート電極に接続することで、図２に示す出力回路を形成することができる。なお、このＮ型ＭＯＳＦＥＴは、後述するようにＰ型ＭＯＳＦＥＴより高い耐圧とする必要があり、ＤＭＯＳＦＥＴとするのが好ましい。

図１に示すような配置とすることで、各ＭＯＳＦＥＴのソース領域とドレイン領域の間には、ボディダイオードが形成され、Ｐ型基板１とＮ型埋込層２との間には、寄生トランジスタＰＤ１〜ＰＤＸが形成される。

このような構造の出力回路は、通常状態では次のように動作する。出力端子ＯＵＴと図示しない電源との間には、図示しないプルアップ抵抗が接続されており、出力端子ＯＵＴはプルアップ抵抗によって所定の電源電圧にプルアップされているものとする。

まず、内部回路から出力回路の入力端子ＩＮにＬｏｗレベルの信号が入力する場合について説明する。図２に示すトランジスタＭＰ１とトランジスタＭＰ２のトランジスタ対は、図３に示すようにＰＮＰトランジスタＱ１と等価となる。トランジスタＭＰ３とトランジスタＭＰ４のトランジスタ対、トランジスタＭＰｎとトランジスタＭＰｍのトランジスタ対も同様である。以下の説明はトランジスタＭＰ１とトランジスタＭＰ２のトランジスタ対からなるＰＮＰトランジスタＱ１を例にとり説明する。図３に示すように、ＰＮＰトランジスタＱ１はエミッタが出力端子ＯＵＴに接続し、コレクタがグランドＧＮＤに接続し、ベースがトランジスタＭＮ１のドレインに接続する構成となる。

Ｌｏｗレベルの信号がゲート電極に入力したトランジスタＭＮ１はＯＦＦ状態となり、ドレイン、ソース間の電流経路は遮断される。これによりＰＮＰトランジスタＱ１はベース端子を開放した状態となり、エミッタ、コレクタ間の電流経路は遮断され、ＰＮＰトランジスタＱ１のエミッタ電位、すなわち出力端子ＯＵＴの電位は、プルアップ抵抗が接続された電源電圧にほぼ等しい電圧となる。

一方Ｈｉｇｈレベルの信号がゲート電極に入力したトランジスタＭＮ１はＯＮ状態となり、ドレイン、ソース間は低抵抗となりトランジスタＭＮ１のドレイン端子の電位は、ＧＮＤ電位付近の電位となる。トランジスタＭＮ１のドレイン端子はＰＮＰトランジスタＱ１のベース端子に接続されているので、ＰＮＰトランジスタＱ１のエミッタ、ベース間は順方向にバイアスされ、ＰＮＰトランジスタＱ１はＯＮ状態となり、図示しない電源と出力端子ＯＵＴ間に接続されたプルアップ抵抗に電流が流れて電圧降下し、出力端子ＯＵＴの電位が低下する。

この出力端子ＯＵＴの電位は、ＰＮＰトランジスタＱ１のエミッタ、ベース間電圧にＰＮＰトランジスタＱ１のベース電流とトランジスタＭＮ１のオン抵抗の積を加えた値になる。つまり、ＰＮＰトランジスタＱ１のエミッタ、コレクタ間電圧は、エミッタ、ベース間電圧より低くなることはないので、ＰＮＰトランジスタＱ１は活性領域で動作し、ＰＮＰトランジスタＱ１のエミッタ電流の大部分はコレクタを経由してグランドに流れる。

このように動作する出力回路では、トランジスタＭＮ１のサイズは、出力回路に流れる出力電流の最大値により決まるサイズより小さくすることができる。すなわち、ＰＮＰトランジスタＱ１のコレクタ、エミッタ間に出力回路の出力電流の最大値が流れた場合のベース電流に相当する電流がトランジスタＭＮ１のソース、ドレイン間に流れることとなり、トランジスタＭＮ１のサイズを縮小することができる。例えば、出力電流の最大値が０．１Ａとすると、トランジスタＭＮ１に流れる電流は０．０２Ａ程度となる。０．１Ａの電流を流すことができるトランジスタＭＮ１のゲート幅を２０００μｍとすると、本実施例の半導体集積回路ではゲート幅を４００μｍに抑えることが可能となる。

次に出力端子ＯＵＴのＥＳＤ保護について説明する。まず、グランドを基準として正のＥＳＤが印加した場合について説明する。図２に示すように、トランジスタＭＰ１のボディダイオードは順方向にバイアスされ、ＥＳＤサージ電流は出力端子ＯＵＴからトランジスタＭＰ１のボディダイオードを経由してトランジスタＭＮ１のドレイン端子とトランジスタＭＰ１のソース端子およびゲート端子との節点（Ｎ１２）に達する。

ＥＳＤサージ電流は、トランジスタＭＮ１またはトランジスタＭＰ２のいずれかを経由してグランド端子ＧＮＤに達することになる。ここで、トランジスタＭＮ１の耐圧をトランジスタＭＰ２の耐圧より高くなるようにするとトランジスタＭＰ２が電流経路となり、ＥＳＤサージ電流はトランジスタＭＰ２を経由してグランドに達し、正のＥＳＤ保護が可能となる。

特に本発明は、Ｐ型ＤＭＯＳＦＥＴでトランジスタＭＰ２を構成するため、耐圧とスナップバック後の保持電圧が同程度となることから、電源電圧より高い耐圧のＰ型ＤＭＯＳＦＥＴを選択することで、十分なＥＳＤ保護が可能となる。

次に、グランドを基準として負のＥＳＤが印加した場合について説明する。この場合、グランドより出力端子ＯＵＴの電位が低いため、グランドから節点Ｎ１２までは、トランジスタＭＮ１のボディダイオードとトランジスタＭＰ２のボディダイオード、さらに寄生ダイオードＰＤ１および寄生ダイオードＰＤ２により経路ができ、節点Ｎ１２と出力端子ＯＵＴとの間は、トランジスタＭＰ１が保護素子として機能してＥＳＤサージ電流が流れることになる。

なお本発明の出力回路では、出力端子ＯＵＴの電位がグランド電位より低い異常状態となった場合には以下のように動作する。図２に示す回路構成において節点Ｎ１２の電位は、トランジスタＭＮ１のボディダイオード、トランジスタＭＰ２のボディダイオード、さらに寄生ダイオードＰＤ１および寄生ダイオードＰＤ２により経路ができ、グランド電位より寄生ダイオードの順方向電圧分低い電位にクランプされる。トランジスタＭＰ１はソース端子とゲート端子が短絡されているのでＯＦＦ状態となっており、そのボディダイオードも逆バイアスとなるので、トランジスタＭＰ１によりグランド端子から出力端子ＯＵＴへの電流経路は遮断され、トランジスタＭＰ１の耐圧を超えない限り、グランド端子から出力端子ＯＵＴに電流は流れない。

例えば有線ネットワークの出力回路のように正側負側の両方に高い耐圧が求められるような場合に、本発明の出力回路は効果が大きい。

以上説明したように本発明の半導体集積回路は、出力回路として動作することに加えて、正側負側の双方に高いＥＳＤ耐量を備えた構成となっている。また、出力端子の負電圧保護機能も備えた構成となっている。

１：Ｐ型基板、２：Ｎ型埋込層、３：Ｎ型エピタキシャル層

Claims

Ｐ型半導体基板上のＮ型半導体層の表面に形成されたＰ型ＭＯＳＦＥＴと、Ｎ型ＭＯＳＦＥＴとで構成された出力回路を備えた半導体集積回路において、
ソース領域を相互に接続した少なくとも１対のＰ型ＭＯＳＦＥＴを備え、
該Ｐ型ＭＯＳＦＥＴの前記ソース領域とゲート電極とを相互に接続し、ドレイン領域の一方を前記出力回路の出力端子とし、前記ドレイン領域の他方をグランドに接続し、
相互に接続された前記ソース領域と前記ゲート電極を前記Ｎ型ＭＯＳＦＥＴのドレイン領域に接続し、前記Ｎ型ＭＯＳＦＥＴのソース領域を前記グランドに接続し、
前記Ｎ型ＭＯＳＦＥＴのゲート電極を前記出力回路の入力端子とすることを特徴とする半導体集積回路。
請求項１記載の半導体集積回路において、
前記Ｐ型半導体基板と前記Ｎ型半導体層とで第１の寄生ダイオードと第２の寄生ダイオードを形成し、
前記第１の寄生ダイオードのカソードを前記Ｐ型ＭＯＳＦＥＴのドレイン領域に接続し、前記第１の寄生ダイオードのアノードを前記グランドに接続し、
前記第２の寄生ダイオードのカソードを前記Ｎ型ＭＯＳＦＥＴのソース領域に接続し、前記第２の寄生ダイオードのアノードを前記グランドに接続することを特徴とする半導体集積回路。