JP6156073B2 - 半導体スイッチング素子の保護回路および電力変換装置 - Google Patents
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Description
本発明は、電圧駆動型スイッチング素子を用いた電力変換装置に係り、半導体スイッチング素子の保護回路および電力変換装置に関する。
電力変換装置の高圧化手段として、複数の半導体スイッチング素子(例えばIGBT)を直列に接続した回路構成を適用する場合がある。スイッチング素子は、そのゲート端子へ入力するゲート指令のON/OFFによって、ON/OFF状態となる。
直列に接続したスイッチング素子に同時にゲート指令をOFFすると、ゲート指令タイミングの差異やテール電流期間でのスイッチング素子の破損に至る場合も考えられる。
特許文献1では、スイッチング素子のコレクタ端子とゲート端子間に抵抗とコンデンサで構成された保護回路を適用することで、直列接続したスイッチング素子のコレクタ−エミッタ間電圧を均等化する技術が提案されている。図3に特許文献1で提案されている回路構成を示す。
図3において、IGBTモジュール15は、IGBT17とダイオード18が逆並列に接続されており、コレクタ端子C、エミッタ端子E、ゲート端子G、制御用エミッタ端子E1を備え、ゲート抵抗21を介して端子G−E1間に与えられるゲート電圧Vgに基づいてIGBT17がオン・オフし、IGBTモジュール15のC−E端子間がオン状態或いはオフ状態となるスイッチング動作が行われる。なお、19はIGBTモジュール15のゲート容量、20、20aはIGBTモジュール内部の配線に生じる浮遊インダクタンスを示している。
IGBT17のコレクタ端子Cとゲート端子Gの間には、保護回路として抵抗23およびコンデンサ22が直列に接続されている。
また特許文献3、4では、アバランシェ特性を持つ素子とコンデンサを組み合わせた保護回路を適用する技術が提案されている。また特許文献5、6では、アバランシェ素子と抵抗、コンデンサを組み合わせた保護回路が提案されている。
図4に特許文献5で提案されている回路構成を示す。図4において、一端が直流電圧源+Vに接続された誘導性負荷Lの他端には、電解効果トランジスタTのドレインDrが接続されている。電界効果トランジスタTのドレインDr−ゲートG間には、図示極性のダイオードD、ダイオードDと逆極性のアバランシェ素子ZD3〜ZD10および抵抗Rsが順次直列に接続されている。アバランシェ素子ZD3にはコンデンサC1が並列に接続され、アバランシェ素子ZD5の両端間には抵抗R3およびコンデンサC3が直列に接続され、アバランシェ素子ZD7には抵抗R5およびコンデンサC5が並列に接続され、アバランシェ素子ZD10には抵抗R8が並列に接続されている。
一方、非特許文献1には、スイッチング素子のゲート−エミッタ間にツェナーダイオードを接続することで、スイッチング素子のゲート−エミッタ間の過電圧破壊から保護する技術が開示されている。図5に非特許文献1に開示されている回路構成を示す。
図5において、IGBT50のコレクタ−ゲート間にはツェナーダイオード31および図示極性のダイオードDsが直列に接続され、ゲート−エミッタ間には、ツェナーダイオード32および33が互いに逆極性に直列に接続されている。IGBT50のゲート−エミッタ間には、さらに、ゲート抵抗RGoffおよび駆動電圧源34が直列に接続されている。Lkはインダクタンスを示している。
図4および図5の回路を組み合わせることにより、図6に示すように、スイッチング素子のコレクタ−エミッタ間電圧の過電圧保護と、ゲート−エミッタ間電圧の過電圧保護の両方の機能を備えた回路を構成することができる。
図6において、50はスイッチング素子としてのIGBTであり、電力変換装置内に複数個直列に接続されたもののうち1個のIGBTを示している。60は、ゲート抵抗Rgを介してIGBT50のゲートにゲート指令(ON/OFF指令の電圧)を出力する駆動ICである。
IGBT50のコレクタ−ゲート間には、図示極性のアバランシェ素子(アバランシェ特性を有したアバランシェダイオード)D1〜D5と抵抗R4が順次直列に接続されている。アバランシェ素子D4にはコンデンサC1および抵抗R1が並列に接続され、アバランシェ素子D5にはコンデンサC2および抵抗R2が並列に接続されている。これらアバランシェ素子D1〜D5、コンデンサC1,C2、抵抗R1,R2,R4によってVce過電圧保護回路41を構成している。
IGBT50のゲートおよび抵抗R4の共通接続点にはツェナーダイオードZD11のカソードが接続され、ツェナーダイオードZD11のアノードはツェナーダイオードZD12のアノード、カソードを介してIGBT50のエミッタに接続されている。これらツェナーダイオードZD11およびZD12によってVge過電圧保護回路42を構成している。
セミクロン社HP、技術情報、「IGBTとMOSFETパワーモジュール」3.6.3.2項「過電圧制限」Fig−3.61(a)、インターネットURL(http://www.semikron.com/skcompub/ja/application_manual_2000-193.htm)、2013年10月24日検索
図6の回路におけるIGBT50のターンオフ時の各部の電圧、電流波形の一例を図7に示す。図6、図7において、I1はVce過電圧保護回路41を通して流れる電流、I2はI1から分岐してIGBTのゲートに流れる電流、I3はI1から分岐してVge過電圧保護回路42を通して流れる電流を各々示している。
まず時刻t1にて駆動IC60からOFF指令の電圧が出力されると、IGBT50のゲート−エミッタ間電圧Vge(Vge過電圧保護回路42の電圧Vd2)が低下し、コレクタ−エミッタ間電圧Vceが上昇する。そして時刻t2にてアバランシェ素子D1〜D3の直列回路の印加電圧Vd1が、アバランシェ素子D1〜D3の耐電圧特性によって決まる閾値Vava1に到達すると、アバランシェ降伏によってアバランシェ素子D1〜D3、コンデンサC1,C2および抵抗R4を介して電流I1,I2が流れ、IGBT50のゲート−エミッタ間電圧Vgeは再上昇する。これによってIGBT50のコレクタ−エミッタ間のインピーダンスが下がり、直列接続されている複数のIGBTのコレクタ−エミッタ間の電圧バランスが調整される。
Vce過電圧保護回路41を流れる電流I1は、コンデンサC1又はC2の印加電圧(Vc1)が時刻t2−t3間の時刻で閾値以上となったときに、並列接続されているアバランシェ素子D4,D5を通して流れ、これによってIGBT50のコレクタ−エミッタ間電圧Vceの上昇が抑制され過電圧保護される。
次にIGBT50のコレクタ−エミッタ間電圧Vceおよびアバランシェ素子D1〜D3の印加電圧Vd1が低下して電流I1、I2が零となった時刻t3から再び前記電圧VceおよびVd1が上昇する。
時刻t4にて、アバランシェ素子D1〜D3の直列回路の印加電圧Vd1が、アバランシェ素子D1〜D3の耐電圧特性によって決まる閾値Vava1に再び到達すると、前記電流I1,I2が再び流れる。
ここで、図6の回路のツェナーダイオードZD11,ZD12に流れる電流I3は、ZD11,ZD12の特性上、ZD11とZD12の印加電圧Vd2が閾値VZD11以上になると流れてしまう電流である。また、I2=I1−I3であるので、I3が流れるとI2はI1から減少する。さらにこのI3の値は、ツェナーダイオードZD11とZD12の特性ばらつきの影響も受ける。
直列接続されたIGBTのターンオフ時のコレクタ−エミッタ間電圧Vceのバランス(均等化)を考えると、I2=I1が理想である。しかし、上記のZD11とZD12の特性よりI3が流れることが、直列接続されたIGBTの各々の電流I2にばらつきをもたらす。それにより、電流I1とI3が流れている期間(主に期間T4)の各々のIGBT50のコレクタ−エミッタ間電圧Vceに、ばらつきをもたらす。また、期間T4のコレクタ−エミッタ間電圧ピーク値Vcepeakにもばらつきをもたらす。
上記Vceのばらつきにより、以下の問題が生じる。
(1)直列接続されたIGBTのうちの一方のIGBTのVcepeakが許容電圧を超過して、IGBTをVce過電圧破壊させる危険が生じる。
(2)直列接続されたIGBTのスイッチング損失が高くなる期間なので、一方のIGBTのスイッチング損失増加による熱破壊を防止するために、期間T4におけるVceのばらつきの抑制が望ましい。
本発明は上記課題を解決するものであり、その目的は、半導体スイッチング素子のオフ時に、直列接続された各半導体スイッチング素子のコレクタ−エミッタ間電圧のばらつきを抑制し、半導体スイッチング素子を過電圧破壊させる危険と熱破壊させる危険を低減することができる半導体スイッチング素子の保護回路および電力変換装置を提供することにある。
上記課題を解決するための請求項1に記載の半導体スイッチング素子の保護回路は、直列接続された複数の半導体スイッチング素子各々に設けられた保護回路であって、前記半導体スイッチング素子のコレクタに第1のアバランシェ素子のカソードを接続し、前記第1のアバランシェ素子のアノードに第2のアバランシェ素子のカソードを接続し、前記第2のアバランシェ素子に第1のコンデンサおよび第1の抵抗を並列に接続し、前記第2のアバランシェ素子のアノードに第2の抵抗の一端を接続して構成した第1の保護回路と、第3のアバランシェ素子のカソードを前記第2の抵抗の他端に接続し、第3のアバランシェ素子のアノードを前記半導体スイッチング素子のエミッタに接続し、第3および第4の抵抗の直列体の一端を前記第2の抵抗および第3のアバランシェ素子の共通接続点に接続し、前記第3および第4の抵抗の直列体の他端と前記半導体スイッチング素子のゲートの間に、第1および第2のツェナーダイオードを互いに逆極性に直列接続して構成した第2の保護回路と、を備えたことを特徴としている。
また、請求項5に記載の電力変換装置は、請求項1〜4のいずれか1項に記載の半導体スイッチング素子の保護回路を備えたことを特徴としている。
上記構成によれば、半導体スイッチング素子のオフ時、コレクタ−エミッタ間電圧が上昇した場合、第1および第2のアバランシェ素子がアバランシェ降伏することによりコレクタ電流を第1の保護回路側に流すことができ、これによって半導体スイッチング素子の過電圧は保護される。第2の保護回路は、半導体スイッチング素子のゲート−エミッタ間電圧の過電圧を抑制しつつ、各半導体スイッチング素子のコレクタ−エミッタ間電圧のばらつきを抑制する。
また、請求項2に記載の半導体スイッチング素子の保護回路は、前記第2の保護回路の第3又は第4の抵抗には、第2のコンデンサが並列に接続されていることを特徴としている。
上記構成によれば、第3又は第4の抵抗と第2のコンデンサの並列接続により微分回路が構成されるため、半導体スイッチング素子のゲート−エミッタ間電圧の傾きが急峻となり、過渡的な応答性が改善され、これによって半導体スイッチング素子のスイッチング損失低減効果をもたらす。
また、請求項3に記載の半導体スイッチング素子の保護回路は、前記第1のアバランシェ素子は複数個直列に接続されていることを特徴としている。
また、請求項4に記載の半導体スイッチング素子の保護回路は、前記第2のアバランシェ素子、第1のコンデンサおよび第1の抵抗から成る並列回路は、複数個直列に接続されていることを特徴としている。
上記構成によれば、各アバランシェ素子の耐電圧特性と回路電圧に応じて最適な回路設計を行うことができる。
(1)請求項1〜5に記載の発明によれば、半導体スイッチング素子のオフ時に、直列接続された各半導体スイッチング素子のコレクタ−エミッタ間電圧のばらつきを抑制し、半導体スイッチング素子を過電圧破壊させる危険と熱破壊させる危険を低減することができる。
(2)請求項2に記載の発明によれば、半導体スイッチング素子のゲート−エミッタ間電圧の傾きが急峻となり、過渡的な応答性が改善され、これによって半導体スイッチング素子のスイッチング損失を低減させる効果が得られる。
(3)請求項3、4に記載の発明によれば、各アバランシェ素子の耐電圧特性と回路電圧に応じて最適な回路設計を行うことができる。
(2)請求項2に記載の発明によれば、半導体スイッチング素子のゲート−エミッタ間電圧の傾きが急峻となり、過渡的な応答性が改善され、これによって半導体スイッチング素子のスイッチング損失を低減させる効果が得られる。
(3)請求項3、4に記載の発明によれば、各アバランシェ素子の耐電圧特性と回路電圧に応じて最適な回路設計を行うことができる。
以下、図面を参照しながら本発明の実施の形態を説明するが、本発明は下記の実施形態例に限定されるものではない。図1は本発明を、電力変換装置の直列接続された半導体スイッチング素子に適用した実施例を示し、図6と同一部分は同一符号をもって示している。
図1において、50はスイッチング素子としてのIGBTであり、電力変換装置内に複数個直列に接続されたもののうち1個のIGBTを示している。尚、本実施形態例では、半導体スイッチング素子としてIGBTを用いているが、これに限らず他のスイッチング素子を用いてもよい。
60は、ゲート抵抗Rgを介してIGBT50のゲートにゲート指令(ON/OFF指令の電圧Vge0)を出力する駆動ICである。本実施形態例では、ON指令時にVge0=+15V、OFF指令時にVge0=−10Vを出力するものとする。
IGBT50のコレクタ−エミッタ間には、カソードをコレクタ側としたアバランシェ素子(アバランシェ特性を有したアバランシェダイオード)D1〜D5と抵抗R4とカソードをコレクタ側としたアバランシェ素子D6とが順次直列に接続されている。アバランシェ素子D4にはコンデンサC1および抵抗R1が並列に接続され、アバランシェ素子D5にはコンデンサC2および抵抗R2が並列に接続されている。
前記アバランシェ素子D1〜D3(本発明の第1のアバランシェ素子)の直列数は各アバランシェ素子の耐電圧特性と回路電圧によって決まり、本実施形態例では3直列としているが、これに限らず1直列以上であればよい。
IGBT50のターンオフ時には、アバランシェ素子D1〜D3の印加電圧Vd1が、D1,D2,D3の特性によって決まるアバランシェ電圧Vava1を超過したときに、コンデンサC1とC2に電流I1が流れて充電される。電流I1は通常、コンデンサC1とC2を通流するが、C1もしくはC2の印加電圧が閾値以上となったときに、I1は並列接続のアバランシェ素子D4もしくはD5に通流するため、IGBT50のコレクタ−エミッタ電圧Vceの上昇が抑制されてVceの過電圧が保護される。
また、抵抗R1と抵抗R2はコンデンサC1とC2に蓄積した電荷の放電用である。また、このコンデンサ(C1もしくはC2(本発明の第1のコンデンサ))とアバランシェ素子(D4もしくはD5(本発明の第2のアバランシェ素子))と抵抗(R1もしくはR2(本発明の第1の抵抗))の並列回路の直列数は、各部品の耐電圧特性と回路電圧によって定まる。本実施例では2直列としているが、これに限らず1直列以上あればよい。
これらアバランシェ素子D1〜D5、コンデンサC1,C2、抵抗R1,R2,R4によって本発明の第1の保護回路を構成している。
前記抵抗R4(本発明の第2の抵抗)およびアバランシェ素子D6(本発明の第3のアバランシェ素子)の共通接続点には抵抗R5(本発明の第3の抵抗)の一端が接続されている。
抵抗R5の他端は抵抗R6(本発明の第4の抵抗)の一端に接続され、抵抗R6にはコンデンサC3(本発明の第2のコンデンサ)が並列に接続されている。
抵抗R6の他端はツェナーダイオードZD1(本発明の第1のツェナーダイオード)のアノード、カソードを介してツェナーダイオードZD2(本発明の第2のツェナーダイオード)のカソードに接続され、ツェナーダイオードZD2のアノードはIGBT50のゲートに接続されている。
これら抵抗R5,R6、コンデンサC3、ツェナーダイオードZD1,ZD2およびアバランシェ素子D6によって本発明の第2の保護回路を構成している。
ツェナーダイオードZD1,ZD2は、IGBT50のターンオン時の駆動IC60出力への逆流電流抑制用、および、抵抗R5,R6、コンデンサC3への印加電圧低減用に用いられている。この印加電圧の低減は、抵抗R5,R6、コンデンサC3の小型化の効果をもたらす。さらにツェナーダイオードZD1,ZD2は、アバランシェ素子D6とともにIGBT50のゲート−エミッタ間電圧Vgeの過電圧抑制機能も有している。
前記抵抗R4は、電流I1を抑制する機能を有し、抵抗R5,R6、コンデンサC3は、電流I2を抑制する機能を有している。
尚、抵抗R6とコンデンサC3を並列接続した微分回路を用いることにより、IGBT50ゲート−エミッタ電圧Vgeの傾きを急峻にして過渡的な応答性を改善する。このことは、スイッチング損失低減の効果をもたらす。
図1の回路におけるIGBT50のターンオフ時の各部の電圧、電流波形の一例を図2に示す。図1、図2において、I1はアバランシェ素子D1〜D5、コンデンサC1,C2および抵抗R4を通して流れる電流、I2はI1から分岐して抵抗R5,R6、コンデンサC3およびツェナーダイオードZD1,ZD2を通してIGBT50のゲートに流れる電流、I3はI1から分岐してアバランシェ素子D6を通して流れる電流を各々示している。
次に、図2の各期間T1〜T4の動作を以下に説明する。
<期間T1>
まず時刻t1において駆動IC60の出力信号がOFF指令となりVge0=−10Vを出力することによって、IGBT50のゲート−エミッタ間電圧Vgeが下がりIGBT50がOFFし、コレクタ−エミッタ間電圧Vceがある傾きを持って上昇する。Vceの上昇にともない、アバランシェ素子D1,D2,D3の直列回路の印加電圧Vd1も上昇する。
まず時刻t1において駆動IC60の出力信号がOFF指令となりVge0=−10Vを出力することによって、IGBT50のゲート−エミッタ間電圧Vgeが下がりIGBT50がOFFし、コレクタ−エミッタ間電圧Vceがある傾きを持って上昇する。Vceの上昇にともない、アバランシェ素子D1,D2,D3の直列回路の印加電圧Vd1も上昇する。
<期間T2>
時刻t2において、Vd1がアバランシェ素子D1,D2,D3の特性によって決まるアバランシェ電圧Vava1に到達すると、アバランシェ降伏によってアバランシェ素子D1〜D3、コンデンサC1,C2および抵抗R4を介して電流I1が流れ、該電流I1はコンデンサC1又はC2の印加電圧(Vc1)が時刻t2−t3間の時刻で閾値以上となったときに、並列接続されているアバランシェ素子D4,D5を通して流れ、これによってIGBT50のコレクタ−エミッタ間電圧Vceの上昇が抑制され過電圧保護される。
時刻t2において、Vd1がアバランシェ素子D1,D2,D3の特性によって決まるアバランシェ電圧Vava1に到達すると、アバランシェ降伏によってアバランシェ素子D1〜D3、コンデンサC1,C2および抵抗R4を介して電流I1が流れ、該電流I1はコンデンサC1又はC2の印加電圧(Vc1)が時刻t2−t3間の時刻で閾値以上となったときに、並列接続されているアバランシェ素子D4,D5を通して流れ、これによってIGBT50のコレクタ−エミッタ間電圧Vceの上昇が抑制され過電圧保護される。
IGBT50のゲートに流れる電流I2は、(抵抗R5の印加電圧+抵抗R6の印加電圧+ツェナーダイオードZD1の印加電圧+ツェナーダイオードZD2の印加電圧)がアバランシェ素子D6の印加電圧Vd2にバランスするように流れる。これにより、IGBT50のゲート電圧Vgeは再度上昇する。
印加電圧Vd2が、アバランシェ素子D6の特性によって定まるアバランシェ電圧Vava2に到達すると、アバランシェ素子D6に電流I3が流れ、電流I2の上昇は抑制されて、やがてI2は減少していく。IGBT50のゲート−エミッタ間電圧Vgeが所定の電圧まで上昇すると、Vd2とVgeとの電位差の関係で、I2=0、およびI1=0となる。I1=0となることにより、I3=0となる(時刻t3)。
<期間T3>
前記期間T2の動作により上昇したIGBT50のゲート−エミッタ間電圧Vgeは、Vge0=−10Vを出力している駆動IC60の放電動作により時刻t3から徐々に下がる。一方、ターンオフ中のIGBT50のコレクタ−エミッタ間電圧Vceは、Vgeが低下していくことによって上昇していく。それにともない、アバランシェ素子D1〜D3の印加電圧Vd1も上昇する。
前記期間T2の動作により上昇したIGBT50のゲート−エミッタ間電圧Vgeは、Vge0=−10Vを出力している駆動IC60の放電動作により時刻t3から徐々に下がる。一方、ターンオフ中のIGBT50のコレクタ−エミッタ間電圧Vceは、Vgeが低下していくことによって上昇していく。それにともない、アバランシェ素子D1〜D3の印加電圧Vd1も上昇する。
<期間T4>
時刻t4において、印加電圧Vd1が再びアバランシェ電圧Vava1に到達すると、再び電流I1が流れる。この時の電流I1の大きさは、期間T2の時よりも小さいため、アバランシェ素子D6の印加電圧Vd2はD6のアバランシェ電圧Vava2に到達せず、アバランシェ素子D6に電流は流れず、I3=0である。
時刻t4において、印加電圧Vd1が再びアバランシェ電圧Vava1に到達すると、再び電流I1が流れる。この時の電流I1の大きさは、期間T2の時よりも小さいため、アバランシェ素子D6の印加電圧Vd2はD6のアバランシェ電圧Vava2に到達せず、アバランシェ素子D6に電流は流れず、I3=0である。
したがって、I2=I1の電流が流れて、IGBT50のゲート−エミッタ間電圧Vgeが上昇する。IGBT50のゲート−エミッタ間電圧Vgの上昇により、IGBT50のコレクタ−エミッタ間のインピーダンスが下がり、直列接続されたIGBTのコレクタ−エミッタ間の電圧バランスが調整される。さらにこの調整により、期間T4における直列IGBT間において、コレクタ−エミッタ間電圧ピーク値Vcepeakのばらつきが抑制される。
このように本発明方式では、期間T4には電流I3が流れない。したがって、直列接続されたIGBTの各々の電流I2は、電流I3の影響を受けない。よって期間T4で電流I3が流れる図6の従来回路と比べて、電流I2のばらつきは抑制されて、図1の期間T4における直列接続された各々のIGBTのコレクタ−エミッタ電圧Vceのばらつきを、より抑制できる効果をもつ。
このように、本実施形態例によれば、直列接続されたIGBTなどのスイッチング素子のターンオフ時において、ゲート−エミッタ間電圧Vgeの過電圧を抑制しつつ、各々のスイッチング素子のコレクタ−エミッタ間電圧Vceのばらつきを抑制できる。これによって、
(1)スイッチング素子をVce過電圧破壊させる危険を低減できる。
(1)スイッチング素子をVce過電圧破壊させる危険を低減できる。
(2)直列スイッチング素子のスイッチング損失の不均等を抑制し、スイッチング素子の熱破壊の危険を低減できる。
50…IGBT
60…駆動IC
C1〜C3…コンデンサ
D1〜D6…アバランシェ素子
R1,R2,R4〜R6…抵抗
Rg…ゲート抵抗
ZD1,ZD2…ツェナーダイオード
60…駆動IC
C1〜C3…コンデンサ
D1〜D6…アバランシェ素子
R1,R2,R4〜R6…抵抗
Rg…ゲート抵抗
ZD1,ZD2…ツェナーダイオード
Claims (5)
- 直列接続された複数の半導体スイッチング素子各々に設けられた保護回路であって、
前記半導体スイッチング素子のコレクタに第1のアバランシェ素子のカソードを接続し、前記第1のアバランシェ素子のアノードに第2のアバランシェ素子のカソードを接続し、前記第2のアバランシェ素子に第1のコンデンサおよび第1の抵抗を並列に接続し、前記第2のアバランシェ素子のアノードに第2の抵抗の一端を接続して構成した第1の保護回路と、
第3のアバランシェ素子のカソードを前記第2の抵抗の他端に接続し、第3のアバランシェ素子のアノードを前記半導体スイッチング素子のエミッタに接続し、第3および第4の抵抗の直列体の一端を前記第2の抵抗および第3のアバランシェ素子の共通接続点に接続し、前記第3および第4の抵抗の直列体の他端と前記半導体スイッチング素子のゲートの間に、第1および第2のツェナーダイオードを互いに逆極性に直列接続して構成した第2の保護回路と、
を備えたことを特徴とする半導体スイッチング素子の保護回路。 - 前記第2の保護回路の第3又は第4の抵抗には、第2のコンデンサが並列に接続されていることを特徴とする請求項1に記載の半導体スイッチング素子の保護回路。
- 前記第1のアバランシェ素子は複数個直列に接続されていることを特徴とする請求項1又は2に記載の半導体スイッチング素子の保護回路。
- 前記第2のアバランシェ素子、第1のコンデンサおよび第1の抵抗から成る並列回路は、複数個直列に接続されていることを特徴とする請求項1又は2又は3に記載の半導体スイッチング素子の保護回路。
- 請求項1〜4のいずれか1項に記載の半導体スイッチング素子の保護回路を備えたことを特徴とする電力変換装置。
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