JP6985600B2 - 波形成形回路、半導体装置及びスイッチング電源装置 - Google Patents

Description

本発明は、波形成形回路、半導体装置及びスイッチング電源装置に関する。

スイッチング電源装置は、ＡＣ（Alternating Current）／ＤＣ（Direct Current）コンバータまたは、ＤＣ／ＤＣコンバータとして用いられている。
従来、１次側回路部（ＡＣ／ＤＣコンバータではＡＣ電源から電力を受ける側の回路部）と、２次側回路部（ＡＣ／ＤＣコンバータではＤＣ電圧を出力する側の回路部）とを、トランスを用いて電気的に絶縁し磁気的に接続する絶縁型のスイッチング電源装置がある。

絶縁型のスイッチング電源装置では、１次側または２次側の一方で電気的な短絡が生じた場合、その影響が他方へ伝わることを防止できる。たとえば、１次側回路部に落雷などにより過電圧が生じた場合でも、２次側回路部に接続されている機器を保護できる。

また、絶縁型のスイッチング電源装置では、トランスの１次巻き線に接続されたスイッチング素子をオンまたはオフさせて、トランスに蓄えられる磁気エネルギーを変化させることでスイッチング動作が行われる。

スイッチング素子には通常、トランジスタが使用され、制御回路により駆動される。制御回路は、所定のスイッチング周波数でトランジスタをオンまたはオフするための制御電圧（ゲート電圧）をトランジスタのゲート端子に出力する。近年では、制御回路として専用の制御ＩＣ（Integrated Circuit）が用いられることが多い。

スイッチング素子に使用されるトランジスタとしては、ＦＥＴ（Field Effect Transistor）があり、ＦＥＴには、たとえば、Ｓｉ（シリコン）−ＭＯＳ（Metal-Oxide-Semiconductor）ＦＥＴが広く使用されている。

絶縁型のスイッチング電源装置の制御ＩＣは、スイッチング素子としてＳｉ−ＭＯＳＦＥＴの利用を前提としているものが多い。Ｓｉ−ＭＯＳＦＥＴのゲートドライブ電圧は７Ｖから２０Ｖであるため、制御ＩＣもその範囲でのゲート電圧を出力する。

一方、近年では、ＨＥＭＴ（High Electron Mobility Transistor）と呼ばれる高電子移動度トランジスタが開発されている。ＨＥＭＴの代表的なものに、オン抵抗素子の小さい窒化ガリウム（ＧａＮ）の化合物半導体を用いたＧａＮ−ＨＥＭＴ（High Electron Mobility Transistor）がある。また、ゲート電圧が所定レベルのときにドレイン電流が流れずオフ状態を維持するノーマリーオフ型のＧａＮ−ＨＥＭＴが広く用いられている。

ノーマリーオフ型のＧａＮ−ＨＥＭＴは、ゲート電極の直下にｐ型ＡｌＧａＮ（窒化アルミニウムガリウム）が採用されている。このため、ＧａＮ−ＨＥＭＴのゲート駆動電圧は±４Ｖから５Ｖ程度であり、Ｓｉ−ＭＯＳＦＥＴに比べてゲート耐圧が低く電圧範囲が狭い。また、ノーマリーオフ型のＧａＮ−ＨＥＭＴは、閾値電圧が１Ｖから２Ｖと小さいため、ゲート電圧が０Ｖオフ近傍ではターンオンしてしまう誤点弧が生じやすい。

ＧａＮ−ＨＥＭＴは、たとえば、高効率な電力変換の有望性から、スイッチング電源装置のスイッチング素子としての適用が検討されている。
なお、ＧａＮをスイッチング素子に用いたスイッチング電源装置において、正側の過電圧を抑制する技術が提案されている（たとえば、特許文献１参照）。

特許第６１６０７６２号明細書 国際公開第２０１３／１５７０８６号

しかし、たとえば、ＧａＮ−ＨＥＭＴのゲート駆動電圧は、上記のような特性を有しているため、Ｓｉ−ＭＯＳＦＥＴの使用を前提としている制御ＩＣでＧａＮ−ＨＥＭＴを駆動させることは困難である。特にノーマリーオフ型のＧａＮ−ＨＥＭＴを確実にオフさせるためには負のゲート電圧を印加することが求められるが、負側の過電圧が生じてしまう可能性があった。なお、このような問題は、ＧａＮ−ＨＥＭＴに限らず、閾値電圧が小さくなってきている他のＦＥＴにおいても生じる可能性がある。

１つの側面では、本発明は、負側の過電圧の発生を抑制する波形成形回路、半導体装置及びスイッチング電源装置を提供することを目的とする。

１つの実施態様では、並列に接続された第１の容量素子と第１の抵抗素子を有し、前記第１の容量素子の第１の端子及び前記第１の抵抗素子の第２の端子に正のパルス電圧が印加され、前記第１の容量素子の第３の端子及び前記第１の抵抗素子の第４の端子に電界効果トランジスタのゲート端子が電気的に接続される第１の並列回路と、前記第３の端子及び前記第４の端子に第１のアノードが接続された第１のツェナーダイオードと、並列に接続された第２の容量素子と第２の抵抗素子を有し、前記第２の容量素子の第５の端子及び前記第２の抵抗素子の第６の端子に前記第１のツェナーダイオードの第１のカソードが接続され、前記第２の容量素子の第７の端子及び前記第２の抵抗素子の第８の端子が基準電位となる第２の並列回路と、を有する波形成形回路が提供される。

また、１つの実施態様では、半導体装置が提供される。
さらに、１つの実施態様では、スイッチング電源装置が提供される。

１つの側面では、負側の過電圧の発生を抑制できる。

第１の実施の形態の波形成形回路の一例を示す図である。 スイッチング電源装置の制御ＩＣ、電圧変換回路及びＧａＮ−ＨＥＭＴの接続形態の一例を示す図である。 電圧変換回路の一例を示す図である（抵抗分割方式）。 電圧変換回路の一例を示す図である（波形成形方式）。 電圧変換回路の一例を示す図である（専用ドライバ）。 第２の実施の形態の波形成形回路の一例を示す図である。 波形成形回路の各素子の値の一例を示す図である。 シミュレーション結果の一例を示す図である。 第３の実施の形態の波形成形回路の一例を示す図である。 波形成形回路の各素子の値の一例を示す図である。 シミュレーション結果の一例を示す図である。 スイッチング電源装置の一例を示す図である。 ＰＦＣ装置の一例を示す図である。 サーバ用電源装置の一例を示す図である。 波形成形回路の変形例を示す図である。 スイッチングに基づくゲート電圧の制御の一例を示す図である。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の波形成形回路の一例を示す図である。波形成形回路１０−１は、波形成形によりＦＥＴのゲート端子に負のゲート電圧を供給可能とする回路である。波形成形回路１０−１は、並列回路１１、並列回路１２及びツェナーダイオード１３を有する。並列回路１１には、キャパシタ１１ａと、抵抗素子１１ｂとが含まれ、並列回路１２には、キャパシタ１２ａと、抵抗素子１２ｂとが含まれる。

各回路素子の接続関係において、キャパシタ１１ａと抵抗素子１１ｂの一方の端子は、波形成形回路１０−１の入力端子に接続される。キャパシタ１１ａと抵抗素子１１ｂの他方の端子は、ツェナーダイオード１３のアノードに接続されるとともに、波形成形回路１０−１の出力端子を介して図示しないＦＥＴのゲート端子に電気的に接続される。キャパシタ１１ａと抵抗素子１１ｂの他方の端子は、ＦＥＴのゲート端子に直接接続されていなくてもよく、たとえば、抵抗などを介して接続されていてもよい。以下に説明する各実施の形態でも同様である。

ＦＥＴは、たとえば、前述したように閾値電圧が１Ｖから２Ｖと小さいノーマリーオフ型のＧａＮ−ＨＥＭＴである。ただ、ＦＥＴは、ノーマリーオフ型のＧａＮ−ＨＥＭＴに限らず、Ｓｉ−ＭＯＳＦＥＴ、ＧａＡｓ（ガリウム砒素）−ＭＯＳＦＥＴなどの化合物であってもよい。

なお、波形成形回路１１の出力端子はＦＥＴのゲート端子に直接接続していなくてもよく、抵抗素子、またはインダクタンス素子などを介して接続されていてもよい。
ツェナーダイオード１３のカソードは、キャパシタ１２ａと抵抗素子１２ｂの一方の端子に接続され、キャパシタ１２ａと抵抗素子１２ｂの他方の端子は、基準電位である要素（以下ＧＮＤという）に接続される。

ここで、正のパルス電圧である入力電圧Ｖｉｎが入力端子に入力される場合、Ｖｉｎ＞０のとき、並列回路１１に電流が流れるとともに、ツェナーダイオード１３の寄生容量によって、並列回路１２に電荷が誘起される。また、ツェナーダイオード１３の両端の電圧がフォワード電圧を越えたとき、並列回路１２に電流が流れる。入力電圧Ｖｉｎが０Ｖに下がると、並列回路１２から入力端子側または出力端子側へ放出される電流はツェナーダイオード１３によって遮断される。

このときキャパシタ１１ａ側に蓄積されていた電荷を補償するため、出力端子側から入力端子側へ電流が流れ、出力端子側の電圧が負に傾く。出力端子が負側の所定電圧より下がろうとすると、ツェナーダイオード１３のツェナー電圧（降伏電圧ともいう）によって下限値が制限され、出力端子の負側の電圧が確定する。すなわち、ツェナーダイオード１３のツェナー電圧が負側の定電圧となるので、ツェナー電圧より低下することがなく負側の過電圧が抑制されることになる。

このように、波形成形回路１０−１は、入力端子とＧＮＤ間に、アノードがＦＥＴのゲート端子に接続されるツェナーダイオード１３を介して２つの並列回路１１、１２が接続されている。これにより、負電圧がツェナーダイオード１３のツェナー電圧で制限され、負側の過電圧を抑制することが可能になる。

（比較例）
以下、第１の実施の形態の波形成形回路１０−１に対する比較例として、負電圧を生成する電圧変換回路の例を示す。

図２は、スイッチング電源装置の制御ＩＣ、電圧変換回路及びＧａＮ−ＨＥＭＴの接続形態の一例を示す図である。電圧変換回路２０は、スイッチング電源装置の制御ＩＣ２ａと、スイッチング素子であるノーマリーオフ型のＧａＮ−ＨＥＭＴ２ｂとの間に位置する。電圧変換回路２０は、制御ＩＣ２ａから出力された制御電圧（最大２０Ｖ）を所定の電圧に変換し、変換後の電圧をゲート電圧としてＧａＮ−ＨＥＭＴ２ｂのゲート端子に印加する。

図３は、電圧変換回路の一例を示す図である。電圧変換回路２０ａは、図２に示した電圧変換回路２０を抵抗分割方式の回路とした場合である。電圧変換回路２０ａは、入力電圧Ｖｉｎを抵抗分割によって所定の電圧Ｖｏｕｔに変換して出力する。

電圧変換回路２０ａは、抵抗素子２１ｂ、２２ｂを含む。抵抗素子２１ｂの一端には入力電圧Ｖｉｎが印加される。抵抗素子２１ｂの他端と抵抗素子２２ｂの一端が接続され、抵抗素子２２ｂの他端はＧＮＤに接続される。また、抵抗素子２１ｂ、２２ｂの接続点を通じて電圧Ｖｏｕｔが出力される。

電圧Ｖｏｕｔの最大値は以下の式（１）で算出される。式（１）中、Ｒ１は抵抗素子２１ｂの抵抗値であり、Ｒ２は抵抗素子２２ｂの抵抗値である。
Ｖｏｕｔ＝Ｒ２・Ｖｉｎ／（Ｒ１＋Ｒ２） （１）
抵抗分割方式の電圧変換回路２０ａにおいて、たとえば、正のパルス電圧である入力電圧Ｖｉｎが入力された場合、電圧Ｖｏｕｔの波形なまりを抑制するには、抵抗素子２１ｂ、２２ｂの抵抗値を小さく設定することになる。しかし、抵抗素子２１ｂ、２２ｂの各抵抗値が小さくなるにつれて、抵抗素子２１ｂ、２２ｂに流れる電流は大きくなるため、電力損失が増加することになる。

また、電圧Ｖｏｕｔの波形なまりは、出力負荷にも依存する（出力負荷の入力容量と、抵抗素子２１ｂ、２２ｂの合成抵抗との時定数に応じて電圧Ｖｏｕｔの波形なまりが変化する）。

さらに、入力電圧Ｖｉｎの変化に応じて出力電圧Ｖｏｕｔも変化する。すなわち、入力電圧Ｖｉｎが正側に増加すれば出力電圧Ｖｏｕｔも正側に増加し、入力電圧Ｖｉｎが負側に増加すれば出力電圧Ｖｏｕｔも負側に増加する。このように、電圧変換回路２０ａでは、電圧Ｖｏｕｔの正側及び負側の過電圧を制限することができないので、ＧａＮ−ＨＥＭＴ２ｂのような負荷を駆動することには適していない。

図４は、電圧変換回路の一例を示す図である。電圧変換回路２０ｂは、図２に示した電圧変換回路２０を波形成形方式の回路とした場合である。電圧変換回路２０ｂは、入力電圧Ｖｉｎを波形成形によって所定の電圧Ｖｏｕｔに変換して出力する。

電圧変換回路２０ｂは、並列回路２１、２２を有する。並列回路２１は、キャパシタ２１ａと、抵抗素子２１ｂを含み、並列回路２２は、キャパシタ２２ａと、抵抗素子２２ｂを含む。

抵抗素子２１ｂの一端は、キャパシタ２１ａの一端に接続され、入力電圧Ｖｉｎが印加される。抵抗素子２１ｂの他端は、キャパシタ２１ａの他端と、抵抗素子２２ｂの一端と、キャパシタ２２ａの一端とに接続される。抵抗素子２２ｂの他端は、キャパシタ２２ａの他端とＧＮＤに接続される。また、並列回路２１、２２の接続点を通じて電圧Ｖｏｕｔが出力される。

波形成形方式の電圧変換回路２０ｂにおいて、電圧Ｖｏｕｔの出力最大値は、抵抗素子２１ｂ、２２ｂの抵抗値およびキャパシタ２１ａ、２２ａの容量に応じて調整することができる。また、電力損失を小さくするために抵抗素子２１ｂ、２２ｂの抵抗値を大きくしても、抵抗素子２１ｂとキャパシタ２１ａと、抵抗素子２２ｂとキャパシタ２２ａとの関係に応じて波形を調整することができる。

しかし、電圧変換回路２０ｂにおいても、上記の電圧変換回路２０ａと同様に入力電圧Ｖｉｎの変化に応じて出力電圧Ｖｏｕｔも変化する。すなわち、入力電圧Ｖｉｎが正側に増加すれば出力電圧Ｖｏｕｔも正側に増加し、入力電圧Ｖｉｎが負側に増加すれば出力電圧Ｖｏｕｔも負側に増加する。このように、電圧変換回路２０ｂでは、電圧Ｖｏｕｔの正側及び負側の過電圧を制限することができないので、ＧａＮ−ＨＥＭＴ２ｂのような負荷を駆動することには適していない。

図５は、電圧変換回路の一例を示す図である。電圧変換回路２０ｃは、図２に示した電圧変換回路２０に専用ドライバを使用した場合である。電圧変換回路２０ｃは、専用ドライバによって、入力電圧Ｖｉｎを所定の電圧Ｖｏｕｔに変換して出力する。

電圧変換回路２０ｃは、専用ドライバとして減衰器２３及び増幅器２４を含む。増幅器２４には、外部電源電圧（＋ＶＣＣ、−ＶＣＣ）が印加される。また、専用ドライバを用いる電圧変換回路２０ｃでは、入力電圧には制限があるため、減衰器２３によって入力電圧Ｖｉｎのレベルを一定レベルまで減衰させている。増幅器２４は、減衰器２３から出力される電圧を所定レベルまで増幅して出力する。

専用ドライバを用いた電圧変換回路２０ｃにおいて、電圧Ｖｏｕｔの最小値及び最大値は外部電源によって設定できる。しかし、所定の電源電圧を出力させるためのプラス／マイナスの外部電源の回路を要することになり回路規模が増大することになる。また、電圧変換回路２０ｃは、出力側負荷を駆動するために特化して製造された回路であるため一般的に高コストである。

上述したように、電圧変換回路２０ａ（図３の抵抗分割方式）や電圧変換回路２０ｂ（図４の波形成形方式）を、ＧａＮ−ＨＥＭＴ２ｂを駆動するために使用することは不向きであり、また電圧変換回路２０ｃ（図５の専用ドライバ）の使用は、回路規模が増大し高コストになる。

上記のような電圧変換回路２０ａ、２０ｂ、２０ｃに対して、第１の実施の形態の波形成形回路１０−１は、前述のように負側の過電圧を抑制できるとともに、専用ドライバが不要であるため、コストの増加を抑えられる。

（第２の実施の形態）
図６は、第２の実施の形態の波形成形回路の一例を示す図である。図６において、図１に示した第１の実施の形態の波形成形回路１０−１と同じ要素については同一符号が付されている。波形成形回路１０−２は、波形成形回路１０−１の各要素に加え、キャパシタ１４を有する。ただし、このキャパシタ１４は、印加電圧の変化に対して、流れる電流が非線形に変化する非線形素子の一例であり、印加電圧の増加とともに容量値の増加の傾きが増す非線形素子である。このようなキャパシタ１４として、たとえば、ＰＮ接合ダイオード、ＭＯＳダイオード、ショットキーダイオードなどを用いることができる。

キャパシタ１４の一端は、ツェナーダイオード１３のカソードと、抵抗素子１２ｂ及びキャパシタ１２ａの一方の端子に接続され、キャパシタ１４の他端はＧＮＤに接続される。

このような波形成形回路１０−２において、パルス状の電圧Ｖｉｎが入力端子に入力される場合、Ｖｉｎ＞０のとき、並列回路１１に電流が流れるとともに、ツェナーダイオード１３の寄生容量によって、並列回路１２に電荷が誘起される。また、ツェナーダイオード１３の両端の電圧がフォワード電圧を越えたとき、並列回路１２に電流が流れる。そして、キャパシタ１２ａの両端の電圧が上昇すると、キャパシタ１４の作用により、キャパシタ１４に多くの電流が流れて、並列回路１２にかかる電圧の上昇が止まる。つまり、並列回路１２にかかる電圧が所定電圧以上にならないように制限され、Ｖｏｕｔの正側の過電圧の発生が抑制される。

Ｖｉｎが０に下がったときの動作は、第１の実施の形態の波形成形回路１０−１の動作と同じであり、Ｖｏｕｔの負側の過電圧の発生が抑制される。
図７は、波形成形回路の各素子の値の一例を示す図である。キャパシタ１１ａの容量Ｃ１を４ｎＦ、抵抗素子１１ｂの抵抗値Ｒ１を４０ｋΩとし、キャパシタ１２ａの容量Ｃ２を１ｎＦ、抵抗素子１２ｂの抵抗値Ｒ２を６０ｋΩとする。また、ツェナーダイオード１３のフォワード電圧Ｖｆが０．４Ｖ、ツェナー電圧ＢＶが−６．８Ｖであるとする。

また、キャパシタ１４の容量ＣＮは、ｄＱ／ｄＶで算出される。Ｑは、キャパシタ１４の蓄積電荷量であり、以下の式（２）で算出される。
Ｑ＝Ｃ０×ｂ×ｌｎ（１＋ｅｘｐ（−（Ｖ−ａ）／ｂ））
＋ＢＶ×ｌｎ（１＋ｅｘｐ（１／ｂ×ａ）） （２）
なお、式（２）中のＣ０、ａ、ｂの各パラメータ値は、ａ＝３．５、ｂ＝０．１、Ｃ０＝３３０Ｅ^−６とする。

図８は、シミュレーション結果の一例を示す図である。図８には、図７に示した回路素子の値でシミュレーションを実施したときのシミュレーション結果が示されている。
波形グラフｇ１ａは入力電圧Ｖｉｎの波形であり、横軸は時間（μｓ）、縦軸は入力Ｖｉｎの電圧（Ｖ）である。波形グラフｇ１ｂは出力電圧Ｖｏｕｔの波形であり、横軸は時間（μｓ）、縦軸は出力電圧Ｖｏｕｔの電圧（Ｖ）である。

正のパルス電圧である入力電圧Ｖｉｎの正側ピーク値を１０Ｖ、１５Ｖ、２０Ｖと増加させても、出力電圧Ｖｏｕｔの波形は、正側電圧は４．０Ｖ近傍で制限されており、負側電圧は−３．２Ｖから−４．０Ｖの範囲内で制限されていることが分かる。さらに、出力電圧Ｖｏｕｔの波形には、波形なまりが抑制されており、−４Ｖから＋４Ｖの電圧範囲となっている。このように、出力電圧Ｖｏｕｔの正側及び負側の過電圧が抑制され、たとえば、ゲート駆動電圧が±４Ｖから５Ｖ程度であるＧａＮ−ＨＥＭＴに好適な電圧範囲を実現できていることが分かる。

（第３の実施の形態）
図９は、第３の実施の形態の波形成形回路の一例を示す図である。図９において、図１に示した第１の実施の形態の波形成形回路１０−１と同じ要素については同一符号が付されている。波形成形回路１０−３は、波形成形回路１０−１の各要素に加え、印加電圧の変化に対して、流れる電流が非線形に変化する非線形素子の一例であるツェナーダイオード１５を有する。

ツェナーダイオード１５のカソードは、キャパシタ１２ａ及び抵抗素子１２ｂの一端及びツェナーダイオード１３のカソードに接続され、ツェナーダイオード１５のアノードはＧＮＤに接続される。

このような波形成形回路１０−３において、パルス状の電圧Ｖｉｎが入力端子に入力される場合、Ｖｉｎ＞０のとき、並列回路１１に電流が流れるとともに、ツェナーダイオード１３の寄生容量によって、並列回路１２に電荷が誘起される。また、ツェナーダイオード１３の両端の電圧がフォワード電圧を越えたとき、並列回路１２に電流が流れる。そして、キャパシタ１２ａの両端の電圧が上昇し、ツェナーダイオード１５の両端の電圧がツェナー電圧を下回ると、ツェナーダイオード１５を介してＧＮＤ側に電流が流れる。これにより、並列回路１２にかかる電圧の上昇が止まる。つまり、並列回路１２にかかる電圧が所定電圧以上にならないように制限され、Ｖｏｕｔの正側の過電圧の発生が抑制される。

Ｖｉｎが０に下がったときの動作は、第１の実施の形態の波形成形回路１０−１の動作と同じであり、Ｖｏｕｔの負側の過電圧の発生が抑制される。
図１０は、波形成形回路の各素子の値の一例を示す図である。キャパシタ１１ａの容量Ｃ１を４ｎＦ、抵抗素子１１ｂの抵抗値Ｒ１を４０ｋΩとし、キャパシタ１２ａの容量Ｃ２を１ｎＦ、抵抗素子１２ｂの抵抗値Ｒ２を６０ｋΩとする。また、ツェナーダイオード１３のフォワード電圧Ｖｆが０．４Ｖ、ツェナー電圧ＢＶが−３．０Ｖであり、ツェナーダイオード１５のフォワード電圧Ｖｆが０．４Ｖ、ツェナー電圧ＢＶが−３．５Ｖであるとする。

図１１は、シミュレーション結果の一例を示す図である。図１１では、図１０に示した回路素子の値でシミュレーションを実施したときのシミュレーション結果が示されている。

波形グラフｇ２ａは入力電圧Ｖｉｎの波形であり、横軸は時間（μｓ）、縦軸は入力Ｖｉｎの電圧（Ｖ）である。波形グラフｇ２ｂは出力電圧Ｖｏｕｔの波形であり、横軸は時間（μｓ）、縦軸は出力電圧Ｖｏｕｔの電圧（Ｖ）である。

パルス状の入力電圧Ｖｉｎの正側ピーク値を１０Ｖ、１５Ｖ、２０Ｖと増加させても、出力電圧Ｖｏｕｔの波形は、正側電圧は４．０Ｖ近傍で制限されており、負側電圧は−３．２Ｖから−４．０Ｖの範囲内で制限されていることが分かる。さらに、出力電圧Ｖｏｕｔの波形には、波形なまりが抑制されており、−４Ｖから＋４Ｖの電圧範囲となっている。このように、出力電圧Ｖｏｕｔの正側及び負側の過電圧が抑制され、たとえば、ゲート駆動電圧が±４Ｖから５Ｖ程度であるＧａＮ−ＨＥＭＴに好適な電圧範囲を実現できていることが分かる。

（波形成形回路の半導体装置への適用例）
以下、上記のような波形成形回路の半導体装置への適用例を示す。半導体装置の例として、以下では、スイッチング電源装置、ＰＦＣ（Power Factor Correction：力率改善）装置、サーバ用電源装置を挙げる。

図１２は、スイッチング電源装置の一例を示す図である。上述の波形成形回路が適用された半導体装置の一例としてスイッチング電源装置３０が示されている。スイッチング電源装置３０は、ＡＣアダプタとして利用可能である。

スイッチング電源装置３０の１次側回路部には、コモンモードフィルタ３１ｂ、ダイオードブリッジ３１ｃ、キャパシタ３２、１次側制御ＩＣ３３、波形成形回路３４、トランジスタ３５及び抵抗素子３６が含まれる。

また、スイッチング電源装置３０は、１次側回路部と２次側回路部とを電気的に絶縁するとともに磁気的に結合するトランス３７を有する。
２次側回路部には、キャパシタ４１、４２ｃ、抵抗素子４２ｂ、４２ｄ、ダイオード４２ａ、４２ｅ、トランジスタ４３、波形成形回路４４及び２次側制御ＩＣ４５が含まれる。さらに、スイッチング電源装置３０は、バイアス安定化回路４６及びフォトカプラ４７を有する。なお、トランジスタ３５、４３は、ｎチャネル型のＭＯＳＦＥＴであり、たとえば、ノーマリーオフ型のＧａＮ−ＨＥＭＴである。

コモンモードフィルタ３１ｂは、交流電源３１ａに接続して交流電圧から高調波ノイズのフィルタリングを行う。ダイオードブリッジ３１ｃは、ノイズ除去後の交流電圧を整流して整流信号を出力する。キャパシタ３２は、ダイオードブリッジ３１ｃが出力する整流信号を平滑化する。

１次側制御ＩＣ３３は、電源電圧が動作可能な電圧に達すると、トランジスタ３５のスイッチング動作を制御するための制御電圧（制御信号）を出力する。また、１次側制御ＩＣ３３は、ＶＣＣ端子、ＧＡＴＥ端子、ＩＦＢ端子、ＦＢ端子及びＧＮＤ端子を有する。

ＶＣＣ端子は、１次側制御ＩＣ３３の電源電圧が印加される端子である。ＶＣＣ端子には、キャパシタ３２の一端、ダイオードブリッジ３１ｃの出力端子及びトランス３７の１次巻き線３７ａの一端が接続される。キャパシタ３２の他端はＧＮＤに接続される。

ＧＡＴＥ端子は、トランジスタ３５をスイッチングするための制御電圧を出力する端子である。ＧＡＴＥ端子は、波形成形回路３４の入力端子に接続される。
ＩＦＢ端子は、トランジスタ３５のドレイン端子からソース端子へ流れる電流をフィードバック検出するための端子である。ＩＦＢ端子は、トランジスタ３５のソース端子及び抵抗素子３６の一端に接続される。抵抗素子３６の他端はＧＮＤに接続される。なお、１次側制御ＩＣ３３は、ＩＦＢ端子に入力される電流が異常値であるときには、たとえば、ＧＡＴＥ端子から出力される制御電圧を所定レベルにして、トランジスタ３５のスイッチング動作を停止させる。

ＦＢ端子は、フォトカプラ４７から出力されるフィードバック電圧を受信する端子である。１次側制御ＩＣ３３は、フィードバック電圧に基づいて、出力電圧が一定に保たれるように、デューティ比を適切な値に調整する。ＧＮＤ端子は、ＧＮＤに接続される。

波形成形回路３４は、１次側制御ＩＣ３３から出力された制御電圧を受信すると、制御電圧をトランジスタ３５に適した動作電圧範囲まで変換し、変換後の電圧信号をゲート電圧として出力する。波形成形回路３４には、たとえば、上述の波形成形回路１０−２または波形成形回路１０−３が用いられる。

トランジスタ３５は、トランス３７の１次巻き線３７ａに接続されたドレイン端子と、抵抗素子３６を介してＧＮＤに接続されたソース端子と、波形成形回路３４から出力されるゲート電圧が印加されるゲート端子を有する。トランジスタ３５は、波形成形回路３４から供給されるゲート電圧に応じてオンまたはオフする。

なお、トランジスタ３５がノーマリーオフ型のＧａＮ−ＨＥＭＴの場合、波形成形回路３４は、トランジスタ３５をオンさせる場合には、トランジスタ３５のゲート端子にオン電圧信号として正側電圧を印加する。また、トランジスタ３５をオフさせる場合には、トランジスタ３５のゲート端子にオフ電圧信号として負側電圧を印加する。

トランス３７は、１次巻き線３７ａ、２次巻き線３７ｂ、コア３７ｃを有する。図１２では模式的に図示されているが、１次巻き線３７ａ、２次巻き線３７ｂは、コア３７ｃに巻き付けられている。なお、各巻き線の一端の近傍に示されている黒丸は各巻き線の巻き始めの位置を示している。

１次巻き線３７ａの一端は、ダイオードブリッジ３１ｃの出力端子、キャパシタ３２の一端及び１次側制御ＩＣ３３のＶＣＣ端子に接続され、他端はトランジスタ３５のドレイン端子に接続される。

２次巻き線３７ｂの一端は、キャパシタ４１の一端と、スイッチング電源装置３０の出力端子に接続される。キャパシタ４１の他端はＧＮＤに接続される。キャパシタ４１は、出力電圧に生じるリップル電圧を低減するために設けられている。

２次巻き線３７ｂの他端は、ダイオード４２ａのアノード、抵抗素子４２ｄの一端、トランジスタ４３のドレイン端子及びダイオード４２ｅのカソードに接続される。
トランジスタ４３は、２次巻き線３７ｂの一端に接続されたドレイン端子と、ＧＮＤに接続されたソース端子と、波形成形回路４４から供給されるゲート電圧が印加されるゲート端子を有する。トランジスタ４３は、ゲート電圧に基づいて、スイッチング動作を行う。

２次側制御ＩＣ４５は、トランジスタ４３のドレイン電圧に基づいて、トランジスタ４３のスイッチング動作を制御するための制御電圧を出力する。２次側制御ＩＣ４５は、ＶＣＣ端子、Ｄｒａｉｎ端子、ＧＡＴＥ端子及びＧＮＤ端子を有する。

ＶＣＣ端子は、キャパシタ４２ｃの一端と、抵抗素子４２ｂの一端に接続される。キャパシタ４２ｃの他端はＧＮＤに接続され、抵抗素子４２ｂの他端はダイオード４２ａのカソードに接続される。ＶＣＣ端子には、ダイオード４２ａ、抵抗素子４２ｂ、キャパシタ４２ｃによって生成される電源電圧が印加され、２次側制御ＩＣ４５は、その電源電圧によって動作する。

Ｄｒａｉｎ端子は、トランジスタ４３のドレイン電圧を検出するために設けられた抵抗素子４２ｄを介して、２次巻き線３７ｂの一端と、トランジスタ４３のドレイン端子に接続される。

ＧＡＴＥ端子には、波形成形回路４４の入力端子が接続され、ＧＡＴＥ端子から制御電圧が出力される。ＧＮＤ端子には、ＧＮＤが接続される。
波形成形回路４４は、２次側制御ＩＣ４５から出力された制御電圧を受信すると、制御電圧をトランジスタ４３に適した動作電圧範囲まで変換し、変換後の電圧信号をゲート電圧として出力する。波形成形回路４４には、たとえば、上述の波形成形回路１０−２または波形成形回路１０−３が用いられる。

なお、トランジスタ４３がノーマリーオフ型のＧａＮ−ＨＥＭＴの場合、波形成形回路４４は、トランジスタ４３をオンさせる場合には、トランジスタ４３のゲート端子にオン電圧信号として正側電圧を印加する。また、トランジスタ４３をオフさせる場合には、トランジスタ４３のゲート端子にオフ電圧信号として負側電圧を印加する。

なお、トランジスタ３５、４３に適した動作電圧範囲は一致していなくてもよい。その場合、波形成形回路３４、４４に用いられるツェナーダイオード１３、キャパシタ１４（またはツェナーダイオード１５）として、トランジスタ３５、４３のそれぞれの動作電圧範囲に適したパラメータ（ツェナー電圧など）をもつものを適用すればよい。

ダイオード４２ｅは、トランジスタ４３のスイッチング動作による同期整流が開始するまでの期間、整流を行う機能を有する。ダイオード４２ｅのアノードは、トランジスタ４３のソース端子及びＧＮＤに接続され、カソードは、トランジスタ４３のドレイン端子に接続される。

ダイオード４２ａ、抵抗素子４２ｂ及びキャパシタ４２ｃは、２次側制御ＩＣ４５を動作させるための直流電圧である電源電圧を生成する。
ダイオード４２ａのアノードは、２次巻き線３７ｂの一端に接続され、カソードは、抵抗素子４２ｂの一端に接続される。抵抗素子４２ｂの他端は、キャパシタ４２ｃの一端及び２次側制御ＩＣ４５のＶＣＣ端子に接続される。

バイアス安定化回路４６は、出力電圧のバイアスの安定化を行ってフォトカプラ４７の入力レベルに基づく信号を生成する。フォトカプラ４７は、バイアス安定化回路４６からの出力信号をスイッチング電源装置３０の出力電圧（直流電圧）とその期待値との誤差を示す誤差信号として出力する。１次側制御ＩＣ３３は、その誤差信号を出力電圧のフィードバック電圧として受けて、デューティ比を適切な値へ調整する。

図１３は、ＰＦＣ装置の一例を示す図である。ＰＦＣ装置５０は、交流電源５１ａからの高調波の抑制を図って力率を改善する。ＰＦＣ装置５０は、コモンモードフィルタ５１ｂ、ダイオードブリッジ５１ｃ、補助電源５２、制御ＩＣ５３、波形成形回路５４、トランジスタ５５、キャパシタ５６ａ、５６ｂ、インダクタ５７、ダイオード５８及び抵抗素子５９ａ、５９ｂ、５９ｃを有する。トランジスタ５５は、ＮＭＯＳトランジスタであり、たとえば、ノーマリーオフ型のＧａＮ−ＨＥＭＴである。

各回路素子の接続関係において、コモンモードフィルタ５１ｂの入力側には交流電源５１ａが接続され、出力側にはダイオードブリッジ５１ｃの入力端子が接続される。ダイオードブリッジ５１ｃの出力端子には、補助電源５２のＶＣＣ端子、キャパシタ５６ａの一端及びインダクタ５７の一端が接続される。キャパシタ５６ａの他端は、ＧＮＤに接続される。

インダクタ５７の他端は、トランジスタ５５のドレイン端子と、ダイオード５８のアノードに接続される。ダイオード５８のカソードは、抵抗素子５９ｂの一端と、キャパシタ５６ｂの一端に接続され、キャパシタ５６ｂの他端はＧＮＤに接続される。

補助電源５２のＤＣｏｕｔ端子は、制御ＩＣ５３のＶＣＣ端子に接続され、補助電源５２のＧＮＤ端子はＧＮＤに接続される。制御ＩＣ５３のＧＡＴＥ端子は、波形成形回路５４の入力端子に接続される。波形成形回路５４の出力端子は、トランジスタ５５のゲート端子に接続される。

制御ＩＣ５３のＩＦＢ端子は、トランジスタ５５のソース端子と、抵抗素子５９ａの一端に接続される。抵抗素子５９ａの他端はＧＮＤに接続される。制御ＩＣ５３のＦＢ端子は、抵抗素子５９ｂの他端と、抵抗素子５９ｃの一端に接続される。抵抗素子５９ｃの他端はＧＮＤに接続される。

ここで、コモンモードフィルタ５１ｂは、交流電源５１ａからの交流電圧から高調波ノイズのフィルタリングを行う。ダイオードブリッジ５１ｃは、ノイズ除去後の交流電圧を整流する。キャパシタ５６ａは、整流された入力電圧を平滑化する。インダクタ５７は、昇圧インダクタであって、平滑化された電圧を所定値まで昇圧する。また、インダクタ５７を通じて流れる信号は、ダイオード５８へ流れ、ダイオード５８は、インダクタ５７から出力された信号を整流する。

補助電源５２は、ＶＣＣ端子、ＤＣｏｕｔ端子及びＧＮＤ端子を有する。ＶＣＣ端子は、ダイオードブリッジ５１ｃの出力電圧が電源電圧として供給される端子である。ＤＣｏｕｔ端子は、補助電源５２によって生成された直流電圧を制御ＩＣ５３へ出力する端子である。ＧＮＤ端子は、ＧＮＤに接続される。

制御ＩＣ５３は、ＶＣＣ端子、ＧＡＴＥ端子、ＩＦＢ端子、ＦＢ端子及びＧＮＤ端子を有する。ＶＣＣ端子は、補助電源５２のＤＣｏｕｔ端子から出力された直流電圧が電源電圧として供給される端子である。

ＧＡＴＥ端子は、トランジスタ５５をスイッチングするための制御電圧を出力する端子である。ＩＦＢ端子は、トランジスタ５５のドレイン端子からソース端子へ流れる電流をフィードバック検出するための端子である。なお、制御ＩＣ５３は、ＩＦＢ端子に入力される電流が異常値であるときには、たとえば、ＧＡＴＥ端子から出力される制御電圧を所定レベルにして、トランジスタ５５のスイッチング動作を停止させる。

ＦＢ端子は、抵抗素子５９ｂ、５９ｃによって出力電圧が分圧されたフィードバック電圧を受信する端子である。制御ＩＣ５３は、フィードバック電圧に基づいて、出力電圧が一定に保たれるように、デューティ比を適切な値に調整する。ＧＮＤ端子は、ＧＮＤに接続される。

波形成形回路５４は、制御ＩＣ５３から出力された制御電圧を受信すると、制御電圧をトランジスタ５５に適した動作電圧範囲まで変換し、変換後の電圧信号をゲート電圧として出力する。波形成形回路５４には、たとえば、上述の波形成形回路１０−２または波形成形回路１０−３が用いられる。

トランジスタ５５は、波形成形回路５４から出力されたゲート電圧に基づきスイッチング動作を行う。トランジスタ５５がオフのときには、インダクタ５７から出力された信号は、ダイオード５８を流れてキャパシタ５６ｂを充電する。トランジスタ５５がオンのときには、インダクタ５７から出力された信号は、抵抗素子５９ａを介してＧＮＤに流れる。

なお、トランジスタ５５がノーマリーオフ型のＧａＮ−ＨＥＭＴの場合、波形成形回路５４は、トランジスタ５５をオンさせる場合には、トランジスタ５５のゲート端子にオン電圧信号として正側電圧を印加する。また、トランジスタ５５をオフさせる場合には、トランジスタ５５のゲート端子にオフ電圧信号として負側電圧を印加する。

図１４は、サーバ用電源装置の一例を示す図である。サーバ用電源装置６は、ＰＦＣ回路６０及び絶縁型ＤＣ／ＤＣコンバータ７０、８０を備える。絶縁型ＤＣ／ＤＣコンバータ７０と、絶縁型ＤＣ／ＤＣコンバータ８０は、バス（たとえば、１２Ｖバス）６ａ、６ｂを介して接続される。

ＰＦＣ回路６０は、ダイオード６１ａ、６１ｂ、６１ｃ、６１ｄ、インダクタ６２、トランジスタ６３、ダイオード６４及びキャパシタ６５を含む。ダイオード６１ａ、６１ｂ、６１ｃ、６１ｄでダイオードブリッジが形成されている。また、トランジスタ６３の駆動制御を行う回路として、波形成形回路６６及びＰＦＣ制御ＩＣ６７が配置される。

絶縁型ＤＣ／ＤＣコンバータ７０は、トランス７１、トランジスタ７２ａ、７２ｂ及びキャパシタ７５を含む。トランス７１は、１次巻き線７１ａと２次巻き線７１ｂを含む（コアの図示は省略）。また、トランジスタ７２ａの駆動制御を行う回路として、波形成形回路７３ａ及び１次側制御ＩＣ７４ａが配置され、トランジスタ７２ｂの駆動制御を行う回路として、波形成形回路７３ｂ及び２次側制御ＩＣ７４ｂが配置される。

絶縁型ＤＣ／ＤＣコンバータ８０は、トランス８１、トランジスタ８２ａ、８２ｂ及びキャパシタ８５を含む。トランス８１は、１次巻き線８１ａと２次巻き線８１ｂを含む（コアの図示は省略）。また、トランジスタ８２ａの駆動制御を行う回路として、波形成形回路８３ａ及び１次側制御ＩＣ８４ａが配置され、トランジスタ８２ｂの駆動制御を行う回路として、波形成形回路８３ｂ及び２次側制御ＩＣ８４ｂが配置される。

トランジスタ６３、７２ａ、７２ｂ、８２ａ、８２ｂは、ｎチャネル型ＭＯＳＦＥＴであり、たとえば、ノーマリーオフ型のＧａＮ−ＨＥＭＴである。
各回路素子の接続関係において、交流電源６１の一端は、ダイオード６１ａのアノードと、ダイオード６１ｃのカソードに接続される。交流電源６１の他端は、ダイオード６１ｂのアノードと、ダイオード６１ｄのカソードに接続される。

ダイオード６１ａのカソードは、ダイオード６１ｂのカソードと、インダクタ６２の一端に接続される。インダクタ６２の他端は、トランジスタ６３のドレイン端子と、ダイオード６４のアノードに接続される。ダイオード６４のカソードは、キャパシタ６５の一端と、トランス７１の１次巻き線７１ａの一端に接続される。１次巻き線７１ａの他端は、トランジスタ７２ａのドレイン端子に接続される。

ダイオード６１ｃのアノードは、ダイオード６１ｄのアノード、トランジスタ６３のソース端子、キャパシタ６５の他端及びトランジスタ７２ａのソース端子に接続される。
トランジスタ６３のゲート端子は、波形成形回路６６の出力端子に接続され、波形成形回路６６の入力端子は、ＰＦＣ制御ＩＣ６７の出力端子に接続される。

トランス７１の２次巻き線７１ｂの一端は、キャパシタ７５の一端と、バス６ｂに接続される。２次巻き線７１ｂの他端は、トランジスタ７２ｂのドレイン端子に接続される。トランジスタ７２ｂのソース端子は、キャパシタ７５の他端と、バス６ａに接続される。

トランジスタ７２ａのゲート端子は、波形成形回路７３ａの出力端子に接続され、波形成形回路７３ａの入力端子は、１次側制御ＩＣ７４ａの出力端子に接続される。トランジスタ７２ｂのゲート端子は、波形成形回路７３ｂの出力端子に接続され、波形成形回路７３ｂの入力端子は、２次側制御ＩＣ７４ｂの出力端子に接続される。

トランス８１の１次巻き線８１ａの一端は、バス６ｂに接続され、１次巻き線８１ａの他端は、トランジスタ８２ａのドレイン端子に接続される。トランジスタ８２ａのソース端子は、バス６ａに接続される。

トランス８１の２次巻き線８１ｂの一端は、キャパシタ８５の一端と、出力端子の一端に接続され、２次巻き線８１ｂの他端は、トランジスタ８２ｂのドレイン端子に接続される。トランジスタ８２ｂのソース端子は、キャパシタ８５の他端と、出力端子の他端に接続される。

トランジスタ８２ａのゲート端子は、波形成形回路８３ａの出力端子に接続され、波形成形回路８３ａの入力端子は、１次側制御ＩＣ８４ａの出力端子に接続される。トランジスタ８２ｂのゲート端子は、波形成形回路８３ｂの出力端子に接続され、波形成形回路８３ｂの入力端子は、２次側制御ＩＣ８４ｂの出力端子に接続される。

ＰＦＣ回路６０は、交流電源６１からの高調波の抑制を図って力率を改善する。ＰＦＣ制御ＩＣ６７は、トランジスタ６３をスイッチングするための制御電圧を出力する。波形成形回路６６は、ＰＦＣ制御ＩＣ６７から出力された制御電圧を受信すると、制御電圧をトランジスタ６３に適した動作電圧範囲まで変換し、変換後の電圧信号をゲート電圧として出力する。波形成形回路６６には、たとえば、上述の波形成形回路１０−２または波形成形回路１０−３が用いられる。トランジスタ６３は、波形成形回路６６から供給されるゲート電圧に応じてオンまたはオフする。

絶縁型ＤＣ／ＤＣコンバータ７０は、トランス７１を用いて入力側と出力側との電気的絶縁を図って、ＰＦＣ回路６０から出力されるＤＣ電圧を所定のＤＣ電圧に変換する。１次側制御ＩＣ７４ａは、トランジスタ７２ａをスイッチングするための制御電圧を出力し、２次側制御ＩＣ７４ｂは、トランジスタ７２ｂをスイッチングするための制御電圧を出力する。

波形成形回路７３ａは、１次側制御ＩＣ７４ａから出力された制御電圧を受信すると、制御電圧をトランジスタ７２ａに適した動作電圧範囲まで変換し、変換後の電圧信号をゲート電圧として出力する。波形成形回路７３ｂは、２次側制御ＩＣ７４ｂから出力された制御電圧を受信すると、制御電圧をトランジスタ７２ｂに適した動作電圧範囲まで変換し、変換後の電圧信号をゲート電圧として出力する。

波形成形回路７３ａ、７３ｂには、たとえば、上述の波形成形回路１０−２または波形成形回路１０−３が用いられる。トランジスタ７２ａ、７２ｂは、波形成形回路７３ａ、７３ｂからそれぞれ供給されるゲート電圧に応じてオンまたはオフする。

絶縁型ＤＣ／ＤＣコンバータ８０は、トランス８１を用いて入力側と出力側との電気的絶縁を図って、絶縁型ＤＣ／ＤＣコンバータ７０から出力されるＤＣ電圧を、ＣＰＵ（Central Processing Unit）等のプロセッサの所定の動作電圧に変換する。１次側制御ＩＣ８４ａは、トランジスタ８２ａをスイッチングするための制御電圧を出力し、２次側制御ＩＣ８４ｂは、トランジスタ８２ｂをスイッチングするための制御電圧を出力する。

波形成形回路８３ａは、１次側制御ＩＣ８４ａから出力された制御電圧を受信すると、制御電圧をトランジスタ８２ａに適した動作電圧範囲まで変換し、変換後の電圧信号をゲート電圧として出力する。波形成形回路８３ｂは、２次側制御ＩＣ８４ｂから出力された制御電圧を受信すると、制御電圧をトランジスタ８２ｂに適した動作電圧範囲まで変換し、変換後の電圧信号をゲート電圧として出力する。

波形成形回路８３ａ、８３ｂには、たとえば、上述の波形成形回路１０−２または波形成形回路１０−３が用いられる。トランジスタ８２ａ、８２ｂは、波形成形回路８３ａ、８３ｂからそれぞれ供給されるゲート電圧に応じてオンまたはオフする。

（変形例）
図１５は、波形成形回路の変形例を示す図である。図１５において、図９に示した第３の実施の形態の波形成形回路１０−３と同じ要素については同一符号が付されている。

波形成形回路１０ａは、ツェナーダイオード１３に直列に接続されたツェナーダイオード１３−１、１３−２と、ツェナーダイオード１３−１、１３−２のそれぞれに並列に接続されたスイッチｓｗ１、ｓｗ２を有する。また、波形成形回路１０ａは、ツェナーダイオード１５に直列に接続されたツェナーダイオード１５−１、１５−２と、ツェナーダイオード１５−１、１５−２のそれぞれに並列に接続されたスイッチｓｗ３、ｓｗ４を有する。さらに、波形成形回路１０ａは、スイッチｓｗ１〜ｓｗ４のオンオフを制御するスイッチ制御回路１６を有する。

このような波形成形回路１０ａによれば、スイッチ制御回路１６がスイッチｓｗ１〜ｓｗ４のオンオフを制御することで、トランジスタ１ａのゲート電圧の上限電圧（ＶＨ）と下限電圧（ＶＬ）を制御できる。

なお、ツェナーダイオード１３−１、１３−２は、２つに限らず、１つまたは３つ以上であってもよい。ツェナーダイオード１５−１、１５−２に関しても同様である。
図１６は、スイッチングに基づくゲート電圧の制御の一例を示す図である。なお、回路素子の具体的な値としては、キャパシタ１１ａの容量Ｃ１を１ｎＦ、抵抗素子１１ｂの抵抗値Ｒ１を４００ｋΩとし、キャパシタ１２ａの容量Ｃ２を１００ｎＦ、抵抗素子１２ｂの抵抗値Ｒ２を４ｋΩとする。また、ツェナーダイオード１３、１３−１、１３−２のフォワード電圧Ｖｆが０．５Ｖ、ツェナー電圧ＢＶが−３．０Ｖであり、ツェナーダイオード１５、１５−１、１５−２のフォワード電圧Ｖｆが０．５Ｖ、ツェナー電圧ＢＶが−３．０Ｖであるとする。

テーブルＴ１は、ゲート電圧の上限電圧（ＶＨ）／下限電圧（ＶＬ）と、スイッチｓｗ１〜ｓｗ４のオン／オフとの組合せの関係を示している。
たとえば、テーブルＴ１の欄Ｌ１において、スイッチ開閉パターンがｓｗ１、ｓｗ２、ｓｗ３、ｓｗ４）＝（オン、オン、オン、オン）の場合、上限電圧ＶＨが３Ｖで下限電圧ＶＬが−３Ｖのゲート電圧が波形成形回路１０ａにて生成されて、トランジスタ１ａのゲート端子に印加される。

また、テーブルＴ１の欄Ｌ２において、スイッチ開閉パターンがｓｗ１、ｓｗ２、ｓｗ３、ｓｗ４）＝（オン、オン、オン、オフ）の場合、上限電圧ＶＨが６Ｖで下限電圧ＶＬが−３Ｖのゲート電圧が波形成形回路１０ａにて生成されて、トランジスタ１ａのゲート端子に印加される。

このように、複数のツェナーダイオードを直列接続させてスイッチングによって所定のツェナーダイオードの導通状態を制御することにより、ゲート電圧を可変設定することができ、多様なゲート電圧定格に柔軟に対応することが可能になる。

なお、図１５の例では、ツェナーダイオード１５、１５−１、１５−２を用いた例を示したが、図６に示したキャパシタ１４と、キャパシタ１４と同じ非線形素子であり、キャパシタ１４に直列に接続された１または複数のキャパシタを用いてもよい。

また、スイッチ制御回路１６は、ゲート電圧のアンダーシュートを検出して、その検出結果に基づいて、ゲート電圧の範囲が、適切な範囲になるようにスイッチｓｗ１〜ｓｗ４を制御してもよい。なお、アンダーシュートを検出する回路として、たとえば、特開２０１２−５０３００公報の第１０図などに開示されている回路を用いることができる。

以上、実施の形態に基づき、本発明の波形成形回路、半導体装置及びスイッチング電源装置の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。

１０−１ 波形成形回路
１１、１２ 並列回路
１１ａ、１２ａ キャパシタ
１１ｂ、１２ｂ 抵抗素子
１３ ツェナーダイオード

Claims (8)

1. 並列に接続された第１の容量素子と第１の抵抗素子を有し、前記第１の容量素子の第１の端子及び前記第１の抵抗素子の第２の端子に正のパルス電圧が印加され、前記第１の容量素子の第３の端子及び前記第１の抵抗素子の第４の端子に電界効果トランジスタのゲート端子が電気的に接続される第１の並列回路と、
   前記第３の端子及び前記第４の端子に第１のアノードが接続された第１のツェナーダイオードと、
   並列に接続された第２の容量素子と第２の抵抗素子を有し、前記第２の容量素子の第５の端子及び前記第２の抵抗素子の第６の端子に前記第１のツェナーダイオードの第１のカソードが接続され、前記第２の容量素子の第７の端子及び前記第２の抵抗素子の第８の端子が基準電位となる第２の並列回路と、
   を有する波形成形回路。
2. 前記第５の端子、前記第６の端子及び前記第１のカソードに一端が接続され、他端が前記基準電位となり、印加電圧の変化に対して、流れる電流が非線形に変化する非線形素子、をさらに有する請求項１に記載の波形成形回路。
3. 前記非線形素子は、前記印加電圧の増加とともに容量値の増加の傾きが増すキャパシタである、請求項２に記載の波形成形回路。
4. 前記非線形素子は、前記第５の端子、前記第６の端子及び前記第１のカソードに第２のカソードが接続され、第２のアノードが前記基準電位となる第２のツェナーダイオードである、請求項２に記載の波形成形回路。
5. 並列に接続された第１の容量素子と第１の抵抗素子を有し、前記第１の容量素子の第１の端子及び前記第１の抵抗素子の第２の端子に正のパルス電圧が印加され、前記第１の容量素子の第３の端子及び前記第１の抵抗素子の第４の端子に電界効果トランジスタのゲート端子が電気的に接続される第１の並列回路と、
   第１のツェナーダイオードと、
   並列に接続された第２の容量素子と第２の抵抗素子を有し、前記第２の容量素子の第５の端子及び前記第２の抵抗素子の第６の端子に前記第１のツェナーダイオードの第１のカソードが接続され、前記第２の容量素子の第７の端子及び前記第２の抵抗素子の第８の端子が基準電位となる第２の並列回路と、
   前記第３の端子及び前記第４の端子と前記ゲート端子とを接続する第１の接続ラインと前記第１のツェナーダイオードのアノードとの間に、前記第１のツェナーダイオードの順方向と同一方向に接続される、１または複数の第２のツェナーダイオードと、
   １または複数の前記第２のツェナーダイオードのそれぞれに並列に接続された第１のスイッチと、
   アノードが基準電位に接続される第３のツェナーダイオードと、
   前記第５の端子及び前記第６の端子と前記第１のツェナーダイオードのカソードとを接続する第２の接続ラインと前記第３のツェナーダイオードのカソードとの間に、前記第３のツェナーダイオードの順方向と同一方向に接続される、１または複数の第４のツェナーダイオードと、
   １または複数の前記第４のツェナーダイオードのそれぞれに並列に接続された第２のスイッチと、
   前記第１のスイッチと前記第２のスイッチのオンオフを制御するスイッチ制御回路と、
   を有する波形成形回路。
6. ノーマリーオフ型のＧａＮ−ＨＥＭＴの電界効果トランジスタと、
   並列に接続された第１の容量素子と第１の抵抗素子を有し、前記第１の容量素子の第１の端子及び前記第１の抵抗素子の第２の端子に正のパルス電圧が印加され、前記第１の容量素子の第３の端子及び前記第１の抵抗素子の第４の端子に前記電界効果トランジスタのゲート端子が電気的に接続される第１の並列回路と、前記第３の端子及び前記第４の端子に第１のアノードが接続された第１のツェナーダイオードと、並列に接続された第２の容量素子と第２の抵抗素子を有し、前記第２の容量素子の第５の端子及び前記第２の抵抗素子の第６の端子に前記第１のツェナーダイオードの第１のカソードが接続され、前記第２の容量素子の第７の端子及び前記第２の抵抗素子の第８の端子が基準電位となる第２の並列回路と、を備えた波形成形回路と、
   を有する半導体装置。
7. 電界効果トランジスタと、
   並列に接続された第１の容量素子と第１の抵抗素子を有し、前記第１の容量素子の第１の端子及び前記第１の抵抗素子の第２の端子に正のパルス電圧が印加され、前記第１の容量素子の第３の端子及び前記第１の抵抗素子の第４の端子に前記電界効果トランジスタのゲート端子が電気的に接続される第１の並列回路と、前記第３の端子及び前記第４の端子に第１のアノードが接続されたツェナーダイオードと、並列に接続された第２の容量素子と第２の抵抗素子を有し、前記第２の容量素子の第５の端子及び前記第２の抵抗素子の第６の端子に前記ツェナーダイオードの第１のカソードが接続され、前記第２の容量素子の第７の端子及び前記第２の抵抗素子の第８の端子が基準電位となる第２の並列回路とを備えた波形成形回路と、
   を有する半導体装置。
8. スイッチング動作によりパルス状の交流信号を出力する電界効果トランジスタと、
   前記電界効果トランジスタの前記スイッチング動作を制御する制御信号を出力する制御回路と、
   並列に接続された第１の容量素子と第１の抵抗素子を有し、前記第１の容量素子の第１の端子及び前記第１の抵抗素子の第２の端子に前記制御信号が供給され、前記第１の容量素子の第３の端子及び前記第１の抵抗素子の第４の端子に前記電界効果トランジスタのゲート端子が電気的に接続される第１の並列回路と、前記第３の端子及び前記第４の端子に第１のアノードが接続されたツェナーダイオードと、並列に接続された第２の容量素子と第２の抵抗素子を有し、前記第２の容量素子の第５の端子及び前記第２の抵抗素子の第６の端子に前記ツェナーダイオードの第１のカソードが接続され、前記第２の容量素子の第７の端子及び前記第２の抵抗素子の第８の端子が基準電位となる第２の並列回路と、を備えた波形成形回路と、
   を有するスイッチング電源装置。

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