JP3998394B2 - スイッチングレギュレータ - Google Patents
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- 239000003990 capacitor Substances 0.000 claims description 13
- 238000007493 shaping process Methods 0.000 claims description 10
- 238000009499 grossing Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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Description
【０００１】
【発明の属する技術分野】
本発明は、スイッチング素子をＯＮ／ＯＦＦさせることにより、直流電圧のレベルを変換するスイッチングレギュレータに関するものである。
【０００２】
【従来の技術】
図４に示す降圧型のスイッチングレギュレータを例に挙げて従来技術を説明する。スイッチング素子であるｐチャネルのＭＯＳ型ＦＥＴ（以下、単に「トランジスタ」と言う）Ｔｒのソースは入力端子ＩＮに接続されている。トランジスタＴｒのドレインにはダイオードＤのカソード側及びコイルＬの一端が共通に接続されている。ダイオードＤのアノード側は接地されている。コイルＬの他端は平滑用のコンデンサＣを介して接地されている。コイルＬとコンデンサＣとの接続点には端子ＯＵＴが接続されている。
【０００３】
エラーアンプＥＡは、端子ＯＵＴから出力される電圧が抵抗Ｒ1及びＲ2により分圧された電圧Ｖdと基準電圧Ｖrefとを入力しており、入力する２つの電圧の差に応じた電圧を出力する。具体的には、エラーアンプＥＡの出力電圧は、電圧Ｖdが基準電圧Ｖrefよりも高くなるほど低くなり、また、電圧Ｖdが基準電圧Ｖrefよりも低くなるほど高くなる。
【０００４】
コンパレータＣＯＭＰは、エラーアンプＥＡの出力電圧と三角波発生回路ＴＰＧから出力される三角波の電圧とを入力しており、三角波の電圧がエラーアンプＥＡの出力電圧よりも高いときにはハイレベルの電圧を出力し、逆に、三角波の電圧がエラーアンプＥＡの出力電圧よりも低いときにはローレベルの電圧を出力する。コンパレータＣＯＭＰから出力される電圧はバッファアンプＢＡを介してトランジスタＴｒのゲートに与えられる。
【０００５】
以上の構成により、トランジスタＴｒのＯＮ／ＯＦＦが繰り返されるが、トランジスタＴｒがＯＮからＯＦＦに切り替わるときには、コイルＬの逆起電圧により接地側からダイオードＤを介して電流が流れ続けようとするので、トランジスタＴｒのドレインの電圧がダイオードＤでの電圧降下分だけ接地電圧よりも低くなり、その結果、端子ＯＵＴから出力される直流電圧（以下、「出力電圧」と言う）は端子ＩＮから入力される直流電圧よりも低くなる。
【０００６】
そして、トランジスタＴｒがＯＮしている時間のデューティ比によって、出力電圧のレベルは変化する（具体的には、同デューティ比が大きいほど出力電圧が高くなる）が、出力電圧のレベルが設定値よりも高いときには上記デューティ比が小さくなり、一方、出力電圧のレベルが設定値よりも低いときには上記デューティ比が大きくなるので、出力電圧のレベルは設定値で安定するようになる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記のスイッチングレギュレータでは、コンパレータから出力される信号ＯCOMPは、図５に示すように、立ち上がり及び立ち下がりが急峻な（換言すれば、より高周波な成分を含む）パルス信号であるが、この信号をそのままトランジスタＴｒのゲートに与えてトランジスタＴｒのＯＮ／ＯＦＦを切り替えていたので、出力電圧ＶOUTに数１０[mV]の高周波ノイズＮが発生するという問題があった。このため、従来のスイッチングレギュレータは、オーディオや映像の分野に使用することができず、効率があまり良くなく発熱の多いシリーズレギュレータを用いていた。
【０００８】
そこで、本発明は、出力する直流電圧に発生する高周波ノイズを大幅に抑制することができるようにしたスイッチングレギュレータを提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の目的を達成するため、本発明では、スイッチング素子をＯＮ／ＯＦＦさせることにより、直流電圧のレベルを変換するスイッチングレギュレータにおいて、前記スイッチング素子をＯＮ／ＯＦＦさせる信号の波形をなまらせる波形整形回路を設けている。この構成により、スイッチング素子をＯＮ／ＯＦＦさせる信号から高周波成分が取り除かれる。
【００１０】
【発明の実施の形態】
以下に、本発明の実施形態を図面を参照しながら説明する。本発明の一実施形態であるスイッチングレギュレータの回路図を図１に示す。尚、従来技術として示した図４と同一部分には同一符号を付して説明を省略する。本実施形態のスイッチングレギュレータでは、コンパレータＣＯＭＰの出力側とバッファアンプＢＡの入力側との間に、入力信号をなまらせて出力する波形整形回路ＷＳを有している。そして、破線で囲まれた全ての要素がまとまって１つの半導体装置となっている。
【００１１】
波形整形回路ＷＳの一構成例を図２に示す。切り換えスイッチ１はＡ、Ｂ、Ｃの３つの端子を有しており、端子ＡＢ間または端子ＡＣ間のどちらか一方がＯＮする構成となっているが、不図示の回路により、図３に示すように、コンパレータＣＯＭＰの出力電圧ＯCOMPがハイレベルＶHになったときには端子ＡＣ間がＯＮし、また、同電圧がローレベルＶLになったときには端子ＡＢ間がＯＮするようになっている。切り替えスイッチ１の端子ＡにコンパレータＣＯＭＰから出力された信号が入力される。
【００１２】
演算増幅器２は、第１の非反転入力端子が切り換えスイッチ１の端子Ｂに接続されており、第２の非反転入力端子には基準電圧ＶAが印加されている。尚、演算増幅器２では、第１の非反転入力端子の電圧が第２の非反転入力端子の電圧よりも低いときには、第１の非反転入力端子の電圧と反転入力端子の電圧との電圧差を増幅して出力し、一方、第１の非反転入力端子の電圧が第２の非反転入力端子の電圧以上であるときには、第２の非反転入力端子の電圧と反転入力端子の電圧との電圧差を増幅して出力する。
【００１３】
ＮＰＮ型のトランジスタ３は、ベースが演算増幅器２の出力側に接続されており、エミッタが抵抗４を介して接地されているとともに演算増幅器２の反転入力端子に接続されており、コレクタがＰＮＰ型のトランジスタ５のコレクタに接続されている。トランジスタ５はダイオード接続されているとともに、そのベースにはＰＮＰ型のトランジスタ６のベースが接続されており、トランジスタ５及び６でカレントミラー回路を構成している。トランジスタ５及び６のエミッタには電源電圧ＶCCが印加されている。
【００１４】
演算増幅器７は、非反転入力端子が抵抗８を介して切り換えスイッチ１の端子Ｂに接続されており、反転入力端子には基準電圧ＶBが印加されている。尚、基準電圧ＶA及びＶB、並びに、コンパレータＣＯＭＰの出力電圧のハイレベルＶH及びローレベルＶLの関係は、ＶL＝０、ＶL＜ＶA＜ＶB＜ＶH、かつ、ＶA＋ＶB＝ＶHになっている。
【００１５】
ＰＮＰ型のトランジスタ９は、ベースが演算増幅器７の出力側に接続されており、エミッタが演算増幅器７の非反転入力端子に接続されており、コレクタがＮＰＮ型のトランジスタ１０のコレクタに接続されている。トランジスタ１０はダイオード接続されているとともに、そのベースにはＮＰＮ型のトランジスタ１１のベースが接続されており、トランジスタ１０及び１１でカレントミラー回路を構成している。トランジスタ１０及び１１のエミッタは接地されている。
【００１６】
演算増幅器１２は、非反転入力端子が抵抗１３を介して切り換えスイッチ１の端子Ｃに接続されており、反転入力端子には基準電圧ＶBが印加されている。ＰＮＰ型のトランジスタ１４は、ベースが演算増幅器１２の出力側に接続されており、エミッタが演算増幅器１２の非反転入力端子に接続されており、コレクタがＮＰＮ型のトランジスタ１５のコレクタに接続されている。
【００１７】
トランジスタ１５はダイオード接続されているとともに、そのベースにはＮＰＮ型のトランジスタ１６のベースが接続されており、トランジスタ１５及び１６でカレントミラー回路を構成している。トランジスタ１５及び１６のエミッタは接地されている。
【００１８】
ＰＮＰ型のトランジスタ１７はダイオード接続されており、そのコレクタはトランジスタ１６のコレクタに接続されている。ＰＮＰ型のトランジスタ１８のベースはトランジスタ１７のベースに接続されており、トランジスタ１７及び１８でカレントミラー回路を構成している。トランジスタ１７及び１８のエミッタには電源電圧ＶCCが印加されている。
【００１９】
演算増幅器１９は、第１の非反転入力端子が切り換えスイッチ１の端子Ｃに接続されており、第２の非反転入力端子には基準電圧ＶAが印加されている。尚、演算増幅器１９では、第１の非反転入力端子の電圧が第２の非反転入力端子の電圧よりも低いときには、第１の非反転入力端子の電圧と反転入力端子の電圧との電圧差を増幅して出力し、一方、第１の非反転入力端子の電圧が第２の非反転入力端子の電圧以上であるときには、第２の非反転入力端子の電圧と反転入力端子の電圧との電圧差を増幅して出力する。
【００２０】
ＮＰＮ型のトランジスタ２０は、ベースが演算増幅器１９の出力側に接続されており、エミッタが抵抗２１を介して接地されているとともに演算増幅器１９の反転入力端子に接続されており、コレクタがＰＮＰ型のトランジスタ２２のコレクタに接続されている。
【００２１】
トランジスタ２２はダイオード接続されているとともに、そのベースにはトランジスタ２３のベースが接続されており、トランジスタ２２及び２３でカレントミラー回路を構成している。トランジスタ２２及び２３のエミッタには電源電圧ＶCCが印加されている。
【００２２】
ＮＰＮ型のトランジスタ２４はダイオード接続されており、そのコレクタはトランジスタ２３のコレクタに接続されている。ＮＰＮ型のトランジスタ２５のベースはトランジスタ２４のベースに接続されており、トランジスタ２４及び２５でカレントミラー回路を構成している。トランジスタ２４及び２５のエミッタは接地されている。
【００２３】
トランジスタ６、１１、１８、及び、２５のコレクタは、一端が接地されたコンデンサ２６の他端に共通に接続されている。そして、コンデンサ２６の両端の電圧ＶCが波形整形回路ＷＳの出力電圧となる。波形整形回路ＷＳの出力電圧はバッファアンプＢＡを介してトランジスタＴｒのゲートに与えられる。
【００２４】
以上の構成により、波形整形回路ＷＳにおいては、図３に示すように、コンパレータＣＯＭＰの出力電圧ＯCOMPがローレベルＶLからハイレベルＶHに立ち上がる際には、トランジスタ６のコレクタ電流Ｉ1は、抵抗４、８、１３、２１の各抵抗値をそれぞれＲとすれば、ＯCOMP＜ＶAであればＩ1＝ＯCOMP／Ｒ、ＶA≦ＯCOMPであればＩ1＝ＶA／Ｒであり、また、トランジスタ１１のコレクタ電流Ｉ2は、ＯCOMP≦ＶBであればＩ2＝０、ＶB＜ＯCOMPであればＩ2＝（ＯCOMP−ＶB）／Ｒであり、また、トランジスタ１８のコレクタ電流Ｉ3、及び、トランジスタ２５のコレクタ電流Ｉ4は、Ｉ3＝Ｉ4＝０であるので、コンデンサ２６に流れ込む電流ＩCは、ＯCOMP＜ＶAである間はＩC＝ＯCOMP／ＲとなってＯCOMPの上昇に伴って増加し、ＯCOMP＝ＶAとなった時点でＩC＝ＶA／Ｒとなって一定となり、さらに、ＯCOMPが上昇してＶB＜ＯCOMPとなるとＩC＝ＶA／Ｒ−（ＯCOMP−ＶB）／ＲとなってＯCOMPの上昇に伴って減少し、ＯCOMPがハイレベルＶHになったときにはＩC＝０となる。
【００２５】
また、コンパレータＣＯＭＰの出力電圧ＯCOMPがハイレベルＶHからローレベルＶLに立ち下がる際には、Ｉ1＝Ｉ2＝０であり、また、ＶB＜ＯCOMPであればＩ3＝（ＯCOMP−ＶB）／Ｒ、ＯCOMP≦ＶBであればＩ3＝０であり、また、ＶA≦ＯCOMPであればＩ4＝ＶA／Ｒ、ＯCOMP＜ＶAであればＩ4＝ＯCOMP／Ｒであるので、コンデンサ２６に流れ込む電流ＩCは、ＶB＜ＯCOMPである間はＩC＝（ＯCOMP−ＶB）／Ｒ−ＶA／ＲとなってＯCOMPの下降に伴って減少し、ＯCOMP＝ＶBとなった時点でＩC＝−ＶA／Ｒとなって一定となり、さらに、ＯCOMPが下降してＯCOMP＜ＶAとなるとＩC＝−ＯCOMP／ＲとなってＯCOMPの下降に伴って増加し、ＯCOMPがローレベルＶLになったときにはＩC＝０となる。
【００２６】
そして、コンデンサ２６の電圧ＶCは、コンデンサ２６に流れ込む電流ＩCを積分したものとなることから、その波形は図３に示すように、コンパレータＣＯＭＰの出力電圧ＯCOMPの波形をなまらせたものとなる。
【００２７】
したがって、トランジスタＴｒのゲートには、コンパレータＣＯＭＰから出力される信号が高周波成分が取り除かれた後に与えられるので、出力電圧ＶOUTに発生する図５に示したような高周波ノイズＮを大幅に抑制することができるようになる。これにより、本実施形態のスイッチングレギュレータは、オーディオ、映像等の分野の電気機器に電力を供給する電源装置として使用できるようになる。
【００２８】
尚、スイッチング素子をＯＮ／ＯＦＦさせる信号を上記実施形態とは異なる方式でなまらせる構成であってもよい。また、波形整形回路ＷＳの出力をバッファアンプＢＡを介さずにトランジスタＴｒのゲートに接続するようにして、トランジスタＴｒの入力容量を用いることにより、コンデンサ２６を省略またはコンデンサ２６の容量値を小さくするようにしてもよい。また、スイッチング素子としてのトランジスタはバイポーラトランジスタであってもよい。また、上記実施形態は出力電圧が入力電圧よりも低くなる降圧型のスイッチングレギュレータに本発明を適用したものであったが、出力電圧が入力電圧よりも高くなる昇圧型のスイッチングレギュレータに適用しても構わない。また、入力電圧の逆極性を出力する極性逆転型のスイッチングレギュレータに適用しても構わない。
【００２９】
【発明の効果】
以上説明したように、本発明のスイッチングレギュレータによれば、スイッチング素子をＯＮ／ＯＦＦさせる信号から高周波成分が取り除かれるので、出力電圧に発生する高周波ノイズを大幅に抑制することができる。これにより、スイッチングレギュレータをオーディオ、映像等の分野の電気機器に電力を供給する電源装置として使用できるようになる。これは、スイッチングレギュレータはシリーズレギュレータよりも効率が良いので、電池を電源とするポータブル機器にとって非常に有効なことである。
【図面の簡単な説明】
【図１】 本発明の一実施形態であるスイッチングレギュレータの回路図である。
【図２】 波形整形回路の一構成例を示す回路図である。
【図３】 図１に示すスイッチングレギュレータの各部の信号の波形図である。
【図４】 従来例のスイッチングレギュレータの回路図である。
【図５】 図３に示すスイッチングレギュレータの各部の信号の波形図である。
【符号の説明】
１ 切り替えスイッチ
２ 演算増幅器
３ ＮＰＮ型のトランジスタ
４ 抵抗
５、６ ＰＮＰ型のトランジスタ
７ 演算増幅器
８ 抵抗
９ ＰＮＰ型のトランジスタ
１０、１１ ＮＰＮ型のトランジスタ
１２ 演算増幅器
１３ 抵抗
１４ ＰＮＰ型のトランジスタ
１５、１６ ＮＰＮ型のトランジスタ
１７、１８ ＰＮＰ型のトランジスタ
１９ 演算増幅器
２０ ＮＰＮ型のトランジスタ
２１ 抵抗
２２、２３ ＰＮＰ型のトランジスタ
２４、２５ ＮＰＮ型のトランジスタ
２６ コンデンサ
ＥＡ エラーアンプ
ＣＯＭＰ コンパレータ
ＴＰＧ 三角波発生回路
ＢＡ バッファアンプ
Ｔｒ ＰチャネルのＭＯＳ型ＦＥＴ
Ｄ ダイオード
Ｌ コイル
Ｃ コンデンサ
【発明の属する技術分野】
本発明は、スイッチング素子をＯＮ／ＯＦＦさせることにより、直流電圧のレベルを変換するスイッチングレギュレータに関するものである。
【０００２】
【従来の技術】
図４に示す降圧型のスイッチングレギュレータを例に挙げて従来技術を説明する。スイッチング素子であるｐチャネルのＭＯＳ型ＦＥＴ（以下、単に「トランジスタ」と言う）Ｔｒのソースは入力端子ＩＮに接続されている。トランジスタＴｒのドレインにはダイオードＤのカソード側及びコイルＬの一端が共通に接続されている。ダイオードＤのアノード側は接地されている。コイルＬの他端は平滑用のコンデンサＣを介して接地されている。コイルＬとコンデンサＣとの接続点には端子ＯＵＴが接続されている。
【０００３】
エラーアンプＥＡは、端子ＯＵＴから出力される電圧が抵抗Ｒ1及びＲ2により分圧された電圧Ｖdと基準電圧Ｖrefとを入力しており、入力する２つの電圧の差に応じた電圧を出力する。具体的には、エラーアンプＥＡの出力電圧は、電圧Ｖdが基準電圧Ｖrefよりも高くなるほど低くなり、また、電圧Ｖdが基準電圧Ｖrefよりも低くなるほど高くなる。
【０００４】
コンパレータＣＯＭＰは、エラーアンプＥＡの出力電圧と三角波発生回路ＴＰＧから出力される三角波の電圧とを入力しており、三角波の電圧がエラーアンプＥＡの出力電圧よりも高いときにはハイレベルの電圧を出力し、逆に、三角波の電圧がエラーアンプＥＡの出力電圧よりも低いときにはローレベルの電圧を出力する。コンパレータＣＯＭＰから出力される電圧はバッファアンプＢＡを介してトランジスタＴｒのゲートに与えられる。
【０００５】
以上の構成により、トランジスタＴｒのＯＮ／ＯＦＦが繰り返されるが、トランジスタＴｒがＯＮからＯＦＦに切り替わるときには、コイルＬの逆起電圧により接地側からダイオードＤを介して電流が流れ続けようとするので、トランジスタＴｒのドレインの電圧がダイオードＤでの電圧降下分だけ接地電圧よりも低くなり、その結果、端子ＯＵＴから出力される直流電圧（以下、「出力電圧」と言う）は端子ＩＮから入力される直流電圧よりも低くなる。
【０００６】
そして、トランジスタＴｒがＯＮしている時間のデューティ比によって、出力電圧のレベルは変化する（具体的には、同デューティ比が大きいほど出力電圧が高くなる）が、出力電圧のレベルが設定値よりも高いときには上記デューティ比が小さくなり、一方、出力電圧のレベルが設定値よりも低いときには上記デューティ比が大きくなるので、出力電圧のレベルは設定値で安定するようになる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記のスイッチングレギュレータでは、コンパレータから出力される信号ＯCOMPは、図５に示すように、立ち上がり及び立ち下がりが急峻な（換言すれば、より高周波な成分を含む）パルス信号であるが、この信号をそのままトランジスタＴｒのゲートに与えてトランジスタＴｒのＯＮ／ＯＦＦを切り替えていたので、出力電圧ＶOUTに数１０[mV]の高周波ノイズＮが発生するという問題があった。このため、従来のスイッチングレギュレータは、オーディオや映像の分野に使用することができず、効率があまり良くなく発熱の多いシリーズレギュレータを用いていた。
【０００８】
そこで、本発明は、出力する直流電圧に発生する高周波ノイズを大幅に抑制することができるようにしたスイッチングレギュレータを提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の目的を達成するため、本発明では、スイッチング素子をＯＮ／ＯＦＦさせることにより、直流電圧のレベルを変換するスイッチングレギュレータにおいて、前記スイッチング素子をＯＮ／ＯＦＦさせる信号の波形をなまらせる波形整形回路を設けている。この構成により、スイッチング素子をＯＮ／ＯＦＦさせる信号から高周波成分が取り除かれる。
【００１０】
【発明の実施の形態】
以下に、本発明の実施形態を図面を参照しながら説明する。本発明の一実施形態であるスイッチングレギュレータの回路図を図１に示す。尚、従来技術として示した図４と同一部分には同一符号を付して説明を省略する。本実施形態のスイッチングレギュレータでは、コンパレータＣＯＭＰの出力側とバッファアンプＢＡの入力側との間に、入力信号をなまらせて出力する波形整形回路ＷＳを有している。そして、破線で囲まれた全ての要素がまとまって１つの半導体装置となっている。
【００１１】
波形整形回路ＷＳの一構成例を図２に示す。切り換えスイッチ１はＡ、Ｂ、Ｃの３つの端子を有しており、端子ＡＢ間または端子ＡＣ間のどちらか一方がＯＮする構成となっているが、不図示の回路により、図３に示すように、コンパレータＣＯＭＰの出力電圧ＯCOMPがハイレベルＶHになったときには端子ＡＣ間がＯＮし、また、同電圧がローレベルＶLになったときには端子ＡＢ間がＯＮするようになっている。切り替えスイッチ１の端子ＡにコンパレータＣＯＭＰから出力された信号が入力される。
【００１２】
演算増幅器２は、第１の非反転入力端子が切り換えスイッチ１の端子Ｂに接続されており、第２の非反転入力端子には基準電圧ＶAが印加されている。尚、演算増幅器２では、第１の非反転入力端子の電圧が第２の非反転入力端子の電圧よりも低いときには、第１の非反転入力端子の電圧と反転入力端子の電圧との電圧差を増幅して出力し、一方、第１の非反転入力端子の電圧が第２の非反転入力端子の電圧以上であるときには、第２の非反転入力端子の電圧と反転入力端子の電圧との電圧差を増幅して出力する。
【００１３】
ＮＰＮ型のトランジスタ３は、ベースが演算増幅器２の出力側に接続されており、エミッタが抵抗４を介して接地されているとともに演算増幅器２の反転入力端子に接続されており、コレクタがＰＮＰ型のトランジスタ５のコレクタに接続されている。トランジスタ５はダイオード接続されているとともに、そのベースにはＰＮＰ型のトランジスタ６のベースが接続されており、トランジスタ５及び６でカレントミラー回路を構成している。トランジスタ５及び６のエミッタには電源電圧ＶCCが印加されている。
【００１４】
演算増幅器７は、非反転入力端子が抵抗８を介して切り換えスイッチ１の端子Ｂに接続されており、反転入力端子には基準電圧ＶBが印加されている。尚、基準電圧ＶA及びＶB、並びに、コンパレータＣＯＭＰの出力電圧のハイレベルＶH及びローレベルＶLの関係は、ＶL＝０、ＶL＜ＶA＜ＶB＜ＶH、かつ、ＶA＋ＶB＝ＶHになっている。
【００１５】
ＰＮＰ型のトランジスタ９は、ベースが演算増幅器７の出力側に接続されており、エミッタが演算増幅器７の非反転入力端子に接続されており、コレクタがＮＰＮ型のトランジスタ１０のコレクタに接続されている。トランジスタ１０はダイオード接続されているとともに、そのベースにはＮＰＮ型のトランジスタ１１のベースが接続されており、トランジスタ１０及び１１でカレントミラー回路を構成している。トランジスタ１０及び１１のエミッタは接地されている。
【００１６】
演算増幅器１２は、非反転入力端子が抵抗１３を介して切り換えスイッチ１の端子Ｃに接続されており、反転入力端子には基準電圧ＶBが印加されている。ＰＮＰ型のトランジスタ１４は、ベースが演算増幅器１２の出力側に接続されており、エミッタが演算増幅器１２の非反転入力端子に接続されており、コレクタがＮＰＮ型のトランジスタ１５のコレクタに接続されている。
【００１７】
トランジスタ１５はダイオード接続されているとともに、そのベースにはＮＰＮ型のトランジスタ１６のベースが接続されており、トランジスタ１５及び１６でカレントミラー回路を構成している。トランジスタ１５及び１６のエミッタは接地されている。
【００１８】
ＰＮＰ型のトランジスタ１７はダイオード接続されており、そのコレクタはトランジスタ１６のコレクタに接続されている。ＰＮＰ型のトランジスタ１８のベースはトランジスタ１７のベースに接続されており、トランジスタ１７及び１８でカレントミラー回路を構成している。トランジスタ１７及び１８のエミッタには電源電圧ＶCCが印加されている。
【００１９】
演算増幅器１９は、第１の非反転入力端子が切り換えスイッチ１の端子Ｃに接続されており、第２の非反転入力端子には基準電圧ＶAが印加されている。尚、演算増幅器１９では、第１の非反転入力端子の電圧が第２の非反転入力端子の電圧よりも低いときには、第１の非反転入力端子の電圧と反転入力端子の電圧との電圧差を増幅して出力し、一方、第１の非反転入力端子の電圧が第２の非反転入力端子の電圧以上であるときには、第２の非反転入力端子の電圧と反転入力端子の電圧との電圧差を増幅して出力する。
【００２０】
ＮＰＮ型のトランジスタ２０は、ベースが演算増幅器１９の出力側に接続されており、エミッタが抵抗２１を介して接地されているとともに演算増幅器１９の反転入力端子に接続されており、コレクタがＰＮＰ型のトランジスタ２２のコレクタに接続されている。
【００２１】
トランジスタ２２はダイオード接続されているとともに、そのベースにはトランジスタ２３のベースが接続されており、トランジスタ２２及び２３でカレントミラー回路を構成している。トランジスタ２２及び２３のエミッタには電源電圧ＶCCが印加されている。
【００２２】
ＮＰＮ型のトランジスタ２４はダイオード接続されており、そのコレクタはトランジスタ２３のコレクタに接続されている。ＮＰＮ型のトランジスタ２５のベースはトランジスタ２４のベースに接続されており、トランジスタ２４及び２５でカレントミラー回路を構成している。トランジスタ２４及び２５のエミッタは接地されている。
【００２３】
トランジスタ６、１１、１８、及び、２５のコレクタは、一端が接地されたコンデンサ２６の他端に共通に接続されている。そして、コンデンサ２６の両端の電圧ＶCが波形整形回路ＷＳの出力電圧となる。波形整形回路ＷＳの出力電圧はバッファアンプＢＡを介してトランジスタＴｒのゲートに与えられる。
【００２４】
以上の構成により、波形整形回路ＷＳにおいては、図３に示すように、コンパレータＣＯＭＰの出力電圧ＯCOMPがローレベルＶLからハイレベルＶHに立ち上がる際には、トランジスタ６のコレクタ電流Ｉ1は、抵抗４、８、１３、２１の各抵抗値をそれぞれＲとすれば、ＯCOMP＜ＶAであればＩ1＝ＯCOMP／Ｒ、ＶA≦ＯCOMPであればＩ1＝ＶA／Ｒであり、また、トランジスタ１１のコレクタ電流Ｉ2は、ＯCOMP≦ＶBであればＩ2＝０、ＶB＜ＯCOMPであればＩ2＝（ＯCOMP−ＶB）／Ｒであり、また、トランジスタ１８のコレクタ電流Ｉ3、及び、トランジスタ２５のコレクタ電流Ｉ4は、Ｉ3＝Ｉ4＝０であるので、コンデンサ２６に流れ込む電流ＩCは、ＯCOMP＜ＶAである間はＩC＝ＯCOMP／ＲとなってＯCOMPの上昇に伴って増加し、ＯCOMP＝ＶAとなった時点でＩC＝ＶA／Ｒとなって一定となり、さらに、ＯCOMPが上昇してＶB＜ＯCOMPとなるとＩC＝ＶA／Ｒ−（ＯCOMP−ＶB）／ＲとなってＯCOMPの上昇に伴って減少し、ＯCOMPがハイレベルＶHになったときにはＩC＝０となる。
【００２５】
また、コンパレータＣＯＭＰの出力電圧ＯCOMPがハイレベルＶHからローレベルＶLに立ち下がる際には、Ｉ1＝Ｉ2＝０であり、また、ＶB＜ＯCOMPであればＩ3＝（ＯCOMP−ＶB）／Ｒ、ＯCOMP≦ＶBであればＩ3＝０であり、また、ＶA≦ＯCOMPであればＩ4＝ＶA／Ｒ、ＯCOMP＜ＶAであればＩ4＝ＯCOMP／Ｒであるので、コンデンサ２６に流れ込む電流ＩCは、ＶB＜ＯCOMPである間はＩC＝（ＯCOMP−ＶB）／Ｒ−ＶA／ＲとなってＯCOMPの下降に伴って減少し、ＯCOMP＝ＶBとなった時点でＩC＝−ＶA／Ｒとなって一定となり、さらに、ＯCOMPが下降してＯCOMP＜ＶAとなるとＩC＝−ＯCOMP／ＲとなってＯCOMPの下降に伴って増加し、ＯCOMPがローレベルＶLになったときにはＩC＝０となる。
【００２６】
そして、コンデンサ２６の電圧ＶCは、コンデンサ２６に流れ込む電流ＩCを積分したものとなることから、その波形は図３に示すように、コンパレータＣＯＭＰの出力電圧ＯCOMPの波形をなまらせたものとなる。
【００２７】
したがって、トランジスタＴｒのゲートには、コンパレータＣＯＭＰから出力される信号が高周波成分が取り除かれた後に与えられるので、出力電圧ＶOUTに発生する図５に示したような高周波ノイズＮを大幅に抑制することができるようになる。これにより、本実施形態のスイッチングレギュレータは、オーディオ、映像等の分野の電気機器に電力を供給する電源装置として使用できるようになる。
【００２８】
尚、スイッチング素子をＯＮ／ＯＦＦさせる信号を上記実施形態とは異なる方式でなまらせる構成であってもよい。また、波形整形回路ＷＳの出力をバッファアンプＢＡを介さずにトランジスタＴｒのゲートに接続するようにして、トランジスタＴｒの入力容量を用いることにより、コンデンサ２６を省略またはコンデンサ２６の容量値を小さくするようにしてもよい。また、スイッチング素子としてのトランジスタはバイポーラトランジスタであってもよい。また、上記実施形態は出力電圧が入力電圧よりも低くなる降圧型のスイッチングレギュレータに本発明を適用したものであったが、出力電圧が入力電圧よりも高くなる昇圧型のスイッチングレギュレータに適用しても構わない。また、入力電圧の逆極性を出力する極性逆転型のスイッチングレギュレータに適用しても構わない。
【００２９】
【発明の効果】
以上説明したように、本発明のスイッチングレギュレータによれば、スイッチング素子をＯＮ／ＯＦＦさせる信号から高周波成分が取り除かれるので、出力電圧に発生する高周波ノイズを大幅に抑制することができる。これにより、スイッチングレギュレータをオーディオ、映像等の分野の電気機器に電力を供給する電源装置として使用できるようになる。これは、スイッチングレギュレータはシリーズレギュレータよりも効率が良いので、電池を電源とするポータブル機器にとって非常に有効なことである。
【図面の簡単な説明】
【図１】 本発明の一実施形態であるスイッチングレギュレータの回路図である。
【図２】 波形整形回路の一構成例を示す回路図である。
【図３】 図１に示すスイッチングレギュレータの各部の信号の波形図である。
【図４】 従来例のスイッチングレギュレータの回路図である。
【図５】 図３に示すスイッチングレギュレータの各部の信号の波形図である。
【符号の説明】
１ 切り替えスイッチ
２ 演算増幅器
３ ＮＰＮ型のトランジスタ
４ 抵抗
５、６ ＰＮＰ型のトランジスタ
７ 演算増幅器
８ 抵抗
９ ＰＮＰ型のトランジスタ
１０、１１ ＮＰＮ型のトランジスタ
１２ 演算増幅器
１３ 抵抗
１４ ＰＮＰ型のトランジスタ
１５、１６ ＮＰＮ型のトランジスタ
１７、１８ ＰＮＰ型のトランジスタ
１９ 演算増幅器
２０ ＮＰＮ型のトランジスタ
２１ 抵抗
２２、２３ ＰＮＰ型のトランジスタ
２４、２５ ＮＰＮ型のトランジスタ
２６ コンデンサ
ＥＡ エラーアンプ
ＣＯＭＰ コンパレータ
ＴＰＧ 三角波発生回路
ＢＡ バッファアンプ
Ｔｒ ＰチャネルのＭＯＳ型ＦＥＴ
Ｄ ダイオード
Ｌ コイル
Ｃ コンデンサ
Claims (1)
- スイッチング素子と、
前記スイッチング素子をＯＮ／ＯＦＦさせるためにハイレベルとローレベルとの間で電圧レベルが遷移される入力信号の波形をなまらせることで、前記スイッチング素子のＯＮ／ＯＦＦ制御を行うためのスイッチ制御信号を生成し、これを前記スイッチング素子に対して出力する波形整形回路と、を有し、
前記波形整形回路は、
前記入力信号の電圧レベルが第一の基準電圧よりも低ければ、前記入力信号の電圧レベルに応じた第一電流を出力し、前記入力信号の電圧レベルが第一の基準電圧と同一或いはこれよりも高ければ、第一の基準電圧に応じた第一電流を出力する第一の電流出力部と；
前記入力信号の電圧レベルが第二の基準電圧よりも低ければ、第二電流をゼロ値とし、前記入力信号の電圧レベルが第二の基準電圧と同一或いはこれよりも高ければ、前記入力信号の電圧レベルから第二の基準電圧を差し引いた差分電圧に応じた第二電流を出力する第二の電流出力部と；
前記スイッチング素子と接地電位端との間に接続され、前記第一電流と前記第二電流との差電流によって充放電され、その端子電圧が前記スイッチ制御信号として引き出されるキャパシタと；
を有して成り、
前記入力信号のハイレベルをＶ Ｈ 、ローレベルをＶ Ｌ 、第一の基準電圧をＶ Ａ 、及び、第二の基準電圧をＶ Ｂ とした場合、Ｖ Ｌ ＝０、Ｖ Ｌ ＜Ｖ Ａ ＜Ｖ Ｂ ＜Ｖ Ｈ 、かつ、Ｖ Ａ ＋Ｖ Ｂ ＝Ｖ Ｈ となるように設定されていることを特徴とするスイッチングレギュレータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000057984A JP3998394B2 (ja) | 2000-02-29 | 2000-02-29 | スイッチングレギュレータ |
| US09/793,393 US6441596B1 (en) | 2000-02-29 | 2001-02-27 | Switching regulator with reduced high-frequency noise |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000057984A JP3998394B2 (ja) | 2000-02-29 | 2000-02-29 | スイッチングレギュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001251848A JP2001251848A (ja) | 2001-09-14 |
| JP3998394B2 true JP3998394B2 (ja) | 2007-10-24 |
Family
ID=18578646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000057984A Expired - Fee Related JP3998394B2 (ja) | 2000-02-29 | 2000-02-29 | スイッチングレギュレータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6441596B1 (ja) |
| JP (1) | JP3998394B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7656217B2 (en) * | 2007-11-05 | 2010-02-02 | Ili Technology Corp. | Voltage level clamping circuit and comparator module |
| US20090287246A1 (en) * | 2008-05-14 | 2009-11-19 | Depuy Mitek, Inc. | Knotless interface for threaded anchor |
| JP5152761B2 (ja) * | 2008-09-08 | 2013-02-27 | トレックス・セミコンダクター株式会社 | 昇圧形スイッチング電源回路 |
| US8334659B2 (en) * | 2009-12-10 | 2012-12-18 | General Electric Company | Electronic driver dimming control using ramped pulsed modulation for large area solid-state OLEDs |
| WO2017020286A1 (zh) * | 2015-08-06 | 2017-02-09 | 杨东佐 | 一种锁紧螺母、止转结构、紧固连接组件及结构、安装及拆卸方法、轨道结构、曲轴连杆机构、骨连接装置及骨连接方法、连接轴装置、车轮骨架、自行车珠堵及珠堵装置及车轮架 |
| JP6985600B2 (ja) * | 2018-01-25 | 2021-12-22 | 富士通株式会社 | 波形成形回路、半導体装置及びスイッチング電源装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4536700A (en) * | 1984-03-28 | 1985-08-20 | United Technologies Corporation | Boost feedforward pulse width modulation regulator |
| JPH04175908A (ja) * | 1990-11-09 | 1992-06-23 | Mitsubishi Electric Corp | スイッチング・レギュレータ |
| JPH06311736A (ja) * | 1993-04-19 | 1994-11-04 | Fujitsu Ltd | Ｄｃ／ｄｃコンバータ |
| US5777503A (en) * | 1996-02-22 | 1998-07-07 | Compaq Computer Corporation | Pulse width modulation bias to minimize effect of noise due to ramp switching |
| EP0871328B1 (en) * | 1997-04-09 | 2003-08-13 | STMicroelectronics S.r.l. | Control of the output power of a dc-dc converter upon varying the switching frequency |
| JP3467679B2 (ja) * | 1998-05-11 | 2003-11-17 | 株式会社豊田自動織機 | Ｄｃ／ｄｃ変換器 |
| DE19920307A1 (de) * | 1999-05-03 | 2000-11-16 | St Microelectronics Gmbh | Elektrische Schaltung zum Steuern einer Last |
| US6115274A (en) * | 1999-06-01 | 2000-09-05 | Lucent Technologies Inc. | Frequency modulation controller for single-switch, polyphase, DCM boost converter and method of operation thereof |
| US6229293B1 (en) * | 1999-10-08 | 2001-05-08 | National Semiconductor Corporation | DC-to-DC converter with current mode switching controller that produces ramped voltage with adjustable effective ramp rate |
-
2000
- 2000-02-29 JP JP2000057984A patent/JP3998394B2/ja not_active Expired - Fee Related
-
2001
- 2001-02-27 US US09/793,393 patent/US6441596B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6441596B1 (en) | 2002-08-27 |
| JP2001251848A (ja) | 2001-09-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041116 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060823 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070807 |
|
| R150 | Certificate of patent or registration of utility model |
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|
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|
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