JP3405241B2 - 電源装置 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電源装置に係り、
より詳しくは、電子写真方式のプリンタ、複写機等の電
源として用いられる電源装置に関する。 【０００２】 【従来の技術】従来より、電子写真方式のプリンタ、複
写機等に用いる電源装置として、図１１に示すような電
源装置が知られている。図１１に示す電源装置１００
は、入力側に設けられた入力側コンデンサ１０２、第１
のスイッチング手段１０４、第２のスイッチング手段１
０６、制御回路１０８、チョークコイル１１０及び出力
側に設けられた出力側コンデンサ１１２で構成されるフ
ィルタ１１４及び電圧検出回路１１６を備えている。 【０００３】第１のスイッチング手段１０４は、能動素
子（例えばトランジスタ、ＭＯＳ−ＦＥＴ等）で構成さ
れ、第２のスイッチング手段１０６は、受動素子（例え
ば整流ダイオード）で構成される。制御回路１０８は、
その内部に図示しない発振回路を内蔵し、パルス信号を
第１のスイッチング手段１０４へ出力する。この時、電
圧検出回路１１６で検出した出力電圧をモニタし、出力
電圧が一定となるようにスイッチング手段１０４をオン
オフ制御する。 【０００４】第１のスイッチング手段がオン（導通）し
た場合には、チョークコイル１１０にエネルギーを蓄え
ながら、かつ出力側コンデンサ１１２を充電しながら出
力側に電力を供給する。この時、第２のスイッチング手
段１０６は逆バイアスされるので電流は流れない。第１
のスイッチング手段１０４がオフ（非導通）した場合に
は、チョークコイル１１０に蓄えられていたエネルギー
が第２のスイッチング手段１０６を順方向にバイアスす
るので、出力側にエネルギーが供給される。 【０００５】通常、第１のスイッチング手段１０４にＭ
ＯＳ−ＦＥＴを用いた場合には、ゲート信号電圧とドレ
イン−ソース間電圧との特性の関係から、図１２の如く
オン時の遅延時間ｔd(on) 及びオフ時の遅延時間ｔ
d(off)がある。一方、第２のスイッチング手段１０６に
は、図１３に示す如く、順回復時間ｔfr及び逆回復時間
ｔ rrがある。これらの時間遅れがスイッチング損失、貫
通電流、スイッチングノイズ、放射ノイズ及び高周波化
の阻害等の原因となっていた。 【０００６】また、第２のスイッチ手段１０６にダイオ
ードを用いると、第１のスイッチング手段１０４がオフ
された時の順方向電圧ＶF と第１のスイッチング手段１
０４がオフされた時に流れる転流電流ＩF とにより導通
損失ＰF （ＶF ×ＩF ）が発生する。この導通損失ＰF
はダイオードの非線形特性（図１４参照）により出力電
流の増加とともに増加し、電源効率を悪化させる原因と
なる。 【０００７】このような問題を解決するために、図１５
に示す如く、ＭＯＳ−ＦＥＴ１２０のドレイン側にイン
ダクタ１２２を設けてＭＯＳ−ＦＥＴ１２０内部のキャ
リアをインダクタ１２２に発生する逆起電力で強制的に
引き抜いてスイッチング速度を早くしたり、ダイオード
１２４のアノード側にインダクタ１２６を設けてインダ
クタ１２６に発生する逆起電力によりダイオード１２４
のリカバリ特性を改善する等の方法や、図１６に示すよ
うに、ＭＯＳ−ＦＥＴ１２０のゲート側に逆バイアス回
路を設けてＭＯＳ−ＦＥＴ１２０のキャリアを強制的に
引き抜く等の方法がある。 【０００８】さらに、図１７に示すような同期整流方式
の電源装置も提案されている（電子技術１９９６年３月
号１３２頁）。図１７に示す電源装置１３０は、第２の
スイッチング手段としてＭＯＳ−ＦＥＴ１３２を用いて
いる。制御回路１３４では、ＭＯＳ−ＦＥＴ１３２及び
ＭＯＳ−ＦＥＴ１３６へ出力する信号ＶG1及びＶG2を同
期してオンオフさせ、同時にオフする期間を設けること
によりＭＯＳ−ＦＥＴ１３２及びＭＯＳ−ＦＥＴ１３６
に流れる貫通電流を抑制する。 【０００９】しかしながら、信号ＶG1及びＶG2を強制的
に同時にオフするため、駆動周波数の向上は望めず、装
置を小型化することができない。また、同時オフの時に
は、ＭＯＳ−ＦＥＴ１３２の図示しない寄生ダイオード
に電流が流れるので、電源効率が低下する。さらに、ダ
イオードのリカバリー特性（逆回復時間）の時間遅れに
より、ＭＯＳ−ＦＥＴ１３２及びＭＯＳ−ＦＥＴ１３６
に貫通電流が流れてしまうという問題がある。 【００１０】また、実用新案登録公報第２５５５２４５
号公報には、ＭＯＳ−ＦＥＴのオン時の抵抗特性による
電流特性（図１８参照）を利用することにより導通損失
ＰFE T を抑制し、電源効率を向上させる電源装置が記載
されている。このような電源装置の例を図１９に示す。
図１９に示す電源装置１４０は、ＭＯＳ−ＦＥＴ１４２
の電圧降下をコンパレータ１４４により検出することで
インダクタ１４６に流れる電流の方向を検出し、ＭＯＳ
−ＦＥＴ１４２をオンオフする。 【００１１】しかしながら、上記の電源装置１４０で
は、ＭＯＳ−ＦＥＴ１４２のオン時の遅延時間及びオフ
時の遅延時間がＭＯＳ−ＦＥＴ１４６のオン時の遅延時
間及びオフ時の遅延時間とそれぞれ交差するため、貫通
電流の問題は解決できない。更に、ＭＯＳ−ＦＥＴ１４
２が逆バイアスされている場合には、ＭＯＳ−ＦＥＴ１
４２の寄生ダイオード１４２Ａに逆漏れ電流が発生し、
コンパレータ１４４が誤動作する場合がある。 【００１２】一方、転流時には、転流電流は寄生ダイオ
ード１４２Ａ及びＭＯＳ−ＦＥＴ１４２本体に分流され
るが、オン抵抗が低いＭＯＳ−ＦＥＴ１４２本体にのみ
電流が流れる。従って、不安定な状態でＭＯＳ−ＦＥＴ
１４２の駆動が制御されることになる。ＭＯＳ−ＦＥＴ
は非線形特性を有し、負荷電流に比例して制御すること
ができないという問題があるため、ＭＯＳ−ＦＥＴ１４
２のオン電圧をコンパレータ１４４で検出してＭＯＳ−
ＦＥＴ１４２のゲートを駆動する以上は貫通電流やスイ
ッチング損失を抑制することはできない。また、動作周
波数の向上も望めないため、装置を小型化することもで
きない。 【００１３】特に、軽負荷時には、寄生ダイオード１４
２Ａが先に動作して転流電流が流れ、この転流電流を検
出してＭＯＳ−ＦＥＴ１４２の駆動を行うが、コンパレ
ータ１４４の比較基準電圧がＧＮＤにあるため、軽負荷
時の転流電流及び寄生ダイオード１４２Ａの非線形特性
（ＩF −ＶF 特性）により検出動作が不安定になり電源
効率が低下して出力特性が安定しない。 【００１４】 【発明が解決しようとする課題】本発明は、上記事実を
考慮し、貫通電流や出力ノイズ、スイッチング損失を抑
制することができ、軽負荷時の効率が低下するのを防ぐ
ことができる電源装置を提供することを目的とする。 【００１５】 【課題を解決するための手段】上記目的を達成するため
には、転流電流がトータルで流れるラインにおいて線形
素子により転流電流を検出し、該検出した電流に基づい
てスイッチング制御を行うことが望ましい。 【００１６】そこで、請求項１記載の発明の電源装置
は、制御信号に基づいて入力電力をスイッチングする第
１のスイッチング手段と、前記第１のスイッチング手段
によりスイッチングされた電力を保持して負荷側へ供給
するフィルタと、前記第１のスイッチング手段のオフ時
に前記フィルタから流れる転流電流を前記第１のスイッ
チング手段の出力側へ出力する第２のスイッチング手段
と、前記第１のスイッチング手段と第２のスイッチング
手段との間に直列に接続され、前記第１のスイッチング
手段のオフ時に前記フィルタから流れる転流電流を検出
する電流検出手段と、非反転入力端子が前記第１のスイ
ッチング手段と前記電流検出手段との間に接続されると
共に反転入力端子が接地され、前記電流検出手段により
検出された転流電流値に応じた電圧降下と第２のスイッ
チング手段の電圧との和がグランドレベルである基準電
圧値以上になったか否かを比較し、前記電圧降下と第２
のスイッチング手段の電圧との和が前記基準電圧値以上
のときに前記第２のスイッチング手段をオンし、前記電
圧降下と第２のスイッチング手段の電圧との和が前記基
準電圧値より小さいときに前記第２のスイッチング手段
をオフするコンパレータと、を有することを特徴として
いる。 【００１７】請求項１に記載の発明によれば、制御信号
に基づいて入力電力をスイッチングする第１のスイッチ
ング手段を備えている。制御信号は、例えばパルス幅変
調（チョッパ制御）を行うためのＰＷＭ信号等である。
第１のスイッチング手段は、例えばＭＯＳ−ＦＥＴ等の
半導体素子である。第１のスイッチング手段によりスイ
ッチングされた電力は、フィルタにより電力を保持され
て負荷側へ出力される。このフィルタは例えばチョーク
コイル等のインダクタ及びコンデンサ等で構成される。 【００１８】第１のスイッチング手段のオフ時には、電
力が保持されていたフィルタから転流電流が流れるが、
この転流電流は第２のスイッチング手段を流れて第１の
スイッチング手段の出力側へ出力される。この時、第１
のスイッチング手段と第２のスイッチング手段との間に
直列に接続された電流検出手段により転流電流が検出さ
れる。電流検出手段は、例えば線形性を有する抵抗等で
構成される。 【００１９】コンパレータは、非反転入力端子が第１の
スイッチング手段と電流検出手段との間に接続されると
共に反転入力端子が接地されている。そして、電流検出
手段による電圧降下と第２のスイッチング手段の電圧と
の和がグランドレベルである基準電圧値以上になったか
否かがコンパレータにより比較され、電圧降下と第２の
スイッチング手段の電圧との和がグランドレベルである
基準電圧値以上のときに第２のスイッチング手段をオフ
し、電圧降下と第２のスイッチング手段の電圧との和が
グランドレベルである基準電圧値より小さいときに第２
のスイッチング手段をオンする。 【００２０】このように、電流検出手段により転流電流
を検出し、該検出した電流値に基づいて第２のスイッチ
ング手段を動作させるので、貫通電流を抑制することが
できるためスイッチング損失が抑制される。このため、
サージ電圧、電流の抑制、放射・伝導ノイズの低減、さ
らに使用部品の定格の低減を図ることができる。また、
軽負荷時でも確実に第２のスイッチング手段をオンさせ
ることができると共に、基準電圧値を出力する基準電圧
電源を省略することができる。 【００２１】 【００２２】 【００２３】 【００２４】 【００２５】 【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。 【００２６】［第１の実施の形態］図１に示すように、
本第１の実施の形態に係る電源装置１０は、ＭＯＳ−Ｆ
ＥＴ１２を備えており、ＭＯＳ−ＦＥＴ１２のソース端
子には寄生ダイオード１２Ａのカソード側及び電源側端
子１４が接続されている。電源側端子１４からは直流電
圧Ｖinが入力される。ＭＯＳ−ＦＥＴ１２のドレイン端
子には寄生ダイオード１２Ａのアノード側、チョークコ
イル１６の一方の端子が接続されている。チョークコイ
ル１６の他方の端子は、コンパレータ２０の一方の電源
入力端子、他方の端子がＧＮＤ端子２２に接続されたコ
ンデンサ２４の一方の端子及び負荷側端子２６に接続さ
れている。 【００２７】ＭＯＳ−ＦＥＴ１２のゲート端子にはチョ
ッパ制御回路２８の出力端が接続されている。チョッパ
制御回路２８の入力端には出力電圧検出回路３０の出力
端が接続されている。出力電圧検出回路３０は、負荷側
端子２６に出力される出力電圧Ｖout を検出する。チョ
ッパ制御回路２８は、出力電圧検出回路３０から出力さ
れる電圧値に基づいて、ＭＯＳ−ＦＥＴ１２のゲート端
子のオンオフを制御する。 【００２８】一方、ＭＯＳ−ＦＥＴ１８のドレイン端子
には寄生ダイオード１８Ａのカソード側が接続されてお
り、ＭＯＳ−ＦＥＴ１８のソース端子には寄生ダイオー
ド１８Ａのアノード側及び他方の端子がＧＮＤ（接地）
端子に接続された電流検出抵抗３２（抵抗値Ｒs ）の一
方の端子が接続されている。ＭＯＳ−ＦＥＴ１８のゲー
ト端子にはコンパレータ２０の出力端が接続されてい
る。 【００２９】コンパレータ２０の反転入力端子はＧＮＤ
端子２２に接続されており、コンパレータ２０の非反転
入力端子は基準電圧電源３４のプラス側が接続されてい
る。基準電圧電源３４のマイナス側は、コンパレータ２
０の他方の電源入力端子及び電流検出抵抗３２の一方の
端子に接続されている。 【００３０】次に、第１の実施の形態における作用を説
明する。 【００３１】まず、チョッパ制御回路２８によりＭＯＳ
−ＦＥＴ１２がオンされると、電流Ｉa はチョークコイ
ル１６を介してコンデンサ２４を充電しながら負荷側端
子２６へ出力される。 【００３２】次に、ＭＯＳ−ＦＥＴ１２がオフされる
と、チョークコイル１６に蓄積されたエネルギーが電流
検出抵抗３２、ＭＯＳ−ＦＥＴ１８及び寄生ダイオード
１８Ａを経由してコンデンサ２４を充電しながら負荷側
端子２６へ出力される。このとき、電流検出抵抗３２に
は図１に示すように転流電流ＩS が流れる。転流電流Ｉ
s は、転流電流ＩD 、Ｉd に分流されてＭＯＳ−ＦＥＴ
１８、寄生ダイオード１８Ａにそれぞれ流れる。 【００３３】この転流時におけるＭＯＳ−ＦＥＴ１８の
動作について図２に示すタイミングチャートを参照して
説明する。 【００３４】図２には、上から順に、ＭＯＳ−ＦＥＴ１
８のドレイン−ソース間電圧ＶDS2、ＭＯＳ−ＦＥＴ１
２のドレイン電流Ｉa 、ＭＯＳ−ＦＥＴ１８のドレイン
電流Ｉs 、電流検出抵抗３２の電圧降下Ｖs （＝Ｉs ×
Ｒs ）、コンパレータ２０の出力、寄生ダイオード１８
Ａを流れる電流Ｉd 及びＭＯＳ−ＦＥＴ１８本体を流れ
る電流ＩD の変化が区間１（無負荷）、区間２（軽負
荷）、区間３（重負荷）ごとに示されている。 【００３５】図２に示すように、区間１（無負荷の場
合）において、転流電流Ｉs が小さく、電流検出抵抗３
２の電圧降下が基準電圧Ｖref よりも小さい場合には、
転流電流Ｉd が寄生ダイオード１８Ａのみ流れる。従っ
てコンパレータ２０はローレベルを出力するので、ＭＯ
Ｓ−ＦＥＴ１８はオフのままである。 【００３６】区間２（軽負荷の場合）において、転流電
流Ｉs が無負荷の場合と比べて大きくなり、電流検出抵
抗３２の電圧降下が基準電圧Ｖref 以上になると、転流
電流ＩD がＭＯＳ−ＦＥＴ１８にのみ流れる。電流検出
抵抗３２の電圧降下が基準電圧Ｖref 以上になっている
場合は、図１に示すように時間ｔ1 だけコンパレータ２
０からハイレベルが出力される。これにより、ＭＯＳ−
ＦＥＴ１８はオンする。電流検出抵抗３２の電圧降下が
基準電圧Ｖref より低い場合は、時間ｔ2 だけ転流電流
Ｉd が寄生ダイオード１８Ａにのみ流れる。従って、コ
ンパレータ２０はローレベルを出力するので、ＭＯＳ−
ＦＥＴ１８はオフする。 【００３７】区間３（重負荷の場合）において、転流電
流Ｉs が軽負荷の場合と比べて大きくなり、電流検出抵
抗３２の電圧降下が転流電流が流れているすべての時間
において基準電圧Ｖref 以上になると、寄生ダイオード
１８Ａの順方向電圧降下よりもＭＯＳ−ＦＥＴ１８のド
レイン−ソース間電圧が低くなるように設定されている
場合には、転流電流ＩD がＭＯＳ−ＦＥＴ１８にのみ流
れる。従って、コンパレータ２０はハイレベルを出力す
るので、ＭＯＳ−ＦＥＴ１８はオンする。 【００３８】このように、電流検出抵抗３２により転流
電流を検出し、該検出した電流に基づいてＭＯＳ−ＦＥ
Ｔ１８を動作させるので、貫通電流を抑制することがで
きる。このため、スイッチング損失が抑制されるととも
に、サージ電圧が発生しないので部品の低耐圧化を図る
ことができる。また、ＭＯＳ−ＦＥＴ１２及びＭＯＳ−
ＦＥＴ１８を強制的に同時にオフさせないので駆動周波
数を高くすることができる。 【００３９】［第２の実施の形態］次に、本発明の第２
の実施の形態について説明する。 【００４０】図３に第２の実施の形態にかかる電源装置
５０を示す。なお、第１の実施の形態における電源装置
１０と同一部分には同一の符号を付し、その詳細な説明
を省略する。 【００４１】電源装置５０が第１の実施の形態の電源装
置１０と異なる点は、電流検出抵抗３２、基準電圧電源
３４及びコンパレータ２０の接続が異なる点のみであ
る。 【００４２】図３に示すように、コンパレータ２０の反
転入力端子は、基準電圧電源３４のマイナス側が接続さ
れており、コンパレータ２０の非反転入力端子は、電流
検出抵抗３２の一方の端子に接続されている。また、基
準電圧電源３４のプラス側はＧＮＤ端子２２に接続され
ている。 【００４３】次に、第２の実施の形態の作用を説明す
る。 【００４４】なお、ＭＯＳ−ＦＥＴ１２のオン時の動作
は第１の実施の形態に記載した動作と同一であるので詳
細な説明は省略し、ＭＯＳ−ＦＥＴ１２がオフしたとき
の転流時におけるＭＯＳ−ＦＥＴ１８の動作について図
４に示すタイミングチャートを参照して説明する。 【００４５】図４には、上から順に、ＭＯＳ−ＦＥＴ１
２のドレイン−ソース間電圧ＶDS1、ＭＯＳ−ＦＥＴ１
２のドレイン電流Ｉa 、ＭＯＳ−ＦＥＴ１８のドレイン
電流Ｉs 、電流検出抵抗３２の電圧降下Ｖs 、コンパレ
ータ２０の出力、寄生ダイオード１８Ａを流れる電流Ｉ
d 、ＭＯＳ−ＦＥＴ１８本体を流れる電流ＩD 及びＭＯ
Ｓ−ＦＥＴ１８のドレイン−ソース間電圧ＶDS2 の変化
が区間１（無負荷）、区間２（軽負荷）、区間３（重負
荷）ごとに示されている。 【００４６】図４に示すように、電流検出抵抗３２の電
圧降下Ｖs は、ＧＮＤに対してマイナス側に発生する。
この電圧降下Ｖs が基準電圧Ｖref より低ければＭＯＳ
−ＦＥＴ１８のみ転流電流ＩD が流れ、電圧降下Ｖs が
基準電圧Ｖref 以上の場合は寄生ダイオード１８Ａのみ
転流電流Ｉd が流れる。 【００４７】このように、電流検出抵抗３２により転流
電流を検出し、該検出した電流に基づいてＭＯＳ−ＦＥ
Ｔ１８を動作させるので、貫通電流を抑制することがで
きる。このため、スイッチング損失が抑制されるととも
に、サージ電圧が発生しないので部品の低耐圧化を図る
ことができる。また、ＭＯＳ−ＦＥＴ１２及びＭＯＳ−
ＦＥＴ１８を強制的に同時にオフさせないので駆動周波
数を高くすることができる。 【００４８】［第３の実施の形態］次に、本発明の第３
の実施の形態について説明する。 【００４９】図５に第３の実施の形態にかかる電源装置
６０を示す。なお、第１の実施の形態における電源装置
１０と同一部分には同一の符号を付し、その詳細な説明
を省略する。 【００５０】電源装置６０が第１の実施の形態の電源装
置１０と異なる点は、ＭＯＳ−ＦＥＴ１８、電流検出抵
抗３２、基準電圧電源３４及びコンパレータ２０の接続
が異なる点のみである。 【００５１】図５に示すように、コンパレータ２０の反
転入力端子は、基準電圧電源３４のマイナス側が接続さ
れており、コンパレータ２０の非反転入力端子は、電流
検出抵抗３２の一方の端子に接続されている。また、基
準電圧電源３４のプラス側はＧＮＤ端子２２に接続され
ている。電流検出抵抗３２の他方の端子は、ＭＯＳ−Ｆ
ＥＴ１８のドレイン端子に接続されている。ＭＯＳ−Ｆ
ＥＴ１８のソース端子はＧＮＤ端子２２に接続されてい
る。 【００５２】次に、第３の実施の形態の作用を説明す
る。 【００５３】なお、ＭＯＳ−ＦＥＴ１２のオン時の動作
は第１の実施の形態に記載した動作と同一であるので詳
細な説明は省略し、ＭＯＳ−ＦＥＴ１２がオフしたとき
の転流時におけるＭＯＳ−ＦＥＴ１８の動作について図
６に示すタイミングチャートを参照して説明する。 【００５４】図６には、上から順に、ＭＯＳ−ＦＥＴ１
２のドレイン−ソース間電圧ＶDS1、ＭＯＳ−ＦＥＴ１
２のドレイン電流Ｉa 、ＭＯＳ−ＦＥＴ１８のドレイン
電流Ｉs 、電流検出抵抗３２の電圧降下Ｖs ＋ＭＯＳ−
ＦＥＴ１８のドレイン−ソース間電圧ＶDS2 、ＭＯＳ−
ＦＥＴ１８のドレイン−ソース間電圧ＶDS2 、コンパレ
ータ２０の出力、ＭＯＳ−ＦＥＴ１８本体を流れる電流
ＩD 及び寄生ダイオード１８Ａを流れる電流Ｉd の変化
が区間１（無負荷）、区間２（軽負荷）、区間３（重負
荷）ごとに示されている。 【００５５】図６に示すように、ＭＯＳ−ＦＥＴ１８の
ドレイン−ソース間電圧ＶDS2 が基準電圧Ｖref より低
ければＭＯＳ−ＦＥＴ１８のみ転流電流ＩD が流れ、Ｍ
ＯＳ−ＦＥＴ１８のドレイン−ソース間電圧ＶDS2 がＶ
ref 以上の場合は寄生ダイオード１８Ａのみ転流電流Ｉ
d が流れる。なお、この場合にはすべての区間において
ＭＯＳ−ＦＥＴ１８のドレイン−ソース間電圧ＶDS2 は
０Ｖよりも低くなる。 【００５６】このように、電流検出抵抗３２により転流
電流を検出し、該検出した電流に基づいてＭＯＳ−ＦＥ
Ｔ１８を動作させるので、貫通電流を抑制することがで
きる。このため、スイッチング損失が抑制されるととも
に、サージ電圧が発生しないので部品の低耐圧化を図る
ことができる。また、ＭＯＳ−ＦＥＴ１２及びＭＯＳ−
ＦＥＴ１８を強制的に同時にオフさせないので駆動周波
数を高くすることができる。 【００５７】［第４の実施の形態］次に、本発明の第４
の実施の形態について説明する。 【００５８】図７に第４の実施の形態にかかる電源装置
７０を示す。なお、第３の実施の形態における電源装置
６０と同一部分には同一の符号を付し、その詳細な説明
を省略する。 【００５９】電源装置７０が第３の実施の形態の電源装
置６０と異なる点は、図７に示すように、コンパレータ
２０の反転入力端子が基準電圧電源３４のプラス側が接
続されており、基準電圧電源３４のマイナス側がＧＮＤ
端子２２に接続されている点のみである。 【００６０】次に、第４の実施の形態の作用を説明す
る。 【００６１】なお、ＭＯＳ−ＦＥＴ１２のオン時の動作
は第１の実施の形態に記載した動作と同一であるので詳
細な説明は省略し、ＭＯＳ−ＦＥＴ１２がオフしたとき
の転流時におけるＭＯＳ−ＦＥＴ１８の動作について図
８に示すタイミングチャートを参照して説明する。 【００６２】図８には、上から順に、ＭＯＳ−ＦＥＴ１
２のドレイン−ソース間電圧ＶDS1、ＭＯＳ−ＦＥＴ１
２のドレイン電流Ｉa 、ＭＯＳ−ＦＥＴ１８のドレイン
電流Ｉs 、電流検出抵抗３２の電圧降下Ｖs ＋ＭＯＳ−
ＦＥＴ１８のドレイン−ソース間電圧ＶDS2 、ＭＯＳ−
ＦＥＴ１８のドレイン−ソース間電圧ＶDS2 、コンパレ
ータ２０の出力及びＭＯＳ−ＦＥＴ１８本体を流れる電
流ＩD の変化が区間１（無負荷）、区間２（軽負荷）、
区間３（重負荷）ごとに示されている。 【００６３】図８に示すように、ＭＯＳ−ＦＥＴ１８の
ドレイン−ソース間電圧ＶDS2 が基準電圧Ｖref より低
ければＭＯＳ−ＦＥＴ１８のみ転流電流ＩD が流れる
が、基準電圧Ｖref がプラス側にあるため、ＭＯＳ−Ｆ
ＥＴ１８の駆動時に瞬時だけ寄生ダイオード１８Ａに転
流電流Ｉd が流れ、軽負荷時においてもほとんどＭＯＳ
−ＦＥＴ１８に転流電流ＩD が流れる。このため、ＭＯ
Ｓ−ＦＥＴ１８を確実にオフすることができる。なお、
この場合にはすべての区間においてＭＯＳ−ＦＥＴ１８
のドレイン−ソース間電圧ＶDS2 は０Ｖよりも低くな
る。 【００６４】このように、電流検出抵抗３２により転流
電流を検出し、該検出した電流に基づいてＭＯＳ−ＦＥ
Ｔ１８を動作させるので、貫通電流を抑制することがで
きる。このため、スイッチング損失が抑制されるととも
に、サージ電圧が発生しないので部品の低耐圧化を図る
ことができる。また、ＭＯＳ−ＦＥＴ１２及びＭＯＳ−
ＦＥＴ１８を強制的に同時にオフさせないので駆動周波
数を高くすることができる。また、軽負荷時からＭＯＳ
−ＦＥＴ１８を確実にオンすることができるので、軽負
荷時に電源効率が低下するのを防ぐことができる。 【００６５】［第５の実施の形態］次に、本発明の第５
の実施の形態について説明する。 【００６６】図９に第５の実施の形態にかかる電源装置
８０を示す。なお、第３の実施の形態における電源装置
６０と同一部分には同一の符号を付し、その詳細な説明
を省略する。 【００６７】電源装置８０が第３の実施の形態の電源装
置６０と異なる点は、図９に示すように、コンパレータ
２０の反転入力端子がＧＮＤ端子２２に接続されている
点のみである。 【００６８】次に、第５の実施の形態の作用を説明す
る。 【００６９】なお、ＭＯＳ−ＦＥＴ１２のオン時の動作
は第１の実施の形態に記載した動作と同一であるので詳
細な説明は省略し、ＭＯＳ−ＦＥＴ１２がオフしたとき
の転流時におけるＭＯＳ−ＦＥＴ１８の動作について図
１０に示すタイミングチャートを参照して説明する。 【００７０】図１０には、上から順に、ＭＯＳ−ＦＥＴ
１２のドレイン−ソース間電圧ＶDS 1 、ＭＯＳ−ＦＥＴ
１２のドレイン電流Ｉa 、ＭＯＳ−ＦＥＴ１８のドレイ
ン電流Ｉs 、電流検出抵抗３２の電圧降下Ｖs ＋ＭＯＳ
−ＦＥＴ１８のドレイン−ソース間電圧ＶDS2 、ＭＯＳ
−ＦＥＴ１８のドレイン−ソース間電圧ＶDS2 、コンパ
レータ２０の出力及びＭＯＳ−ＦＥＴ１８本体を流れる
電流ＩD の変化が区間１（無負荷）、区間２（軽負
荷）、区間３（重負荷）ごとに示されている。 【００７１】図１０に示すように、基準電圧Ｖref がＧ
ＮＤになっているため、ほぼＭＯＳ−ＦＥＴ１８のみ転
流電流ＩD が流れる。このため、ＭＯＳ−ＦＥＴ１８を
確実にオフすることができる。なお、この場合にはすべ
ての区間においてＭＯＳ−ＦＥＴ１８のドレイン−ソー
ス間電圧ＶDS2 は０Ｖよりも低くなる。 【００７２】このように、電流検出抵抗３２により転流
電流を検出し、該検出した電流に基づいてＭＯＳ−ＦＥ
Ｔ１８を動作させるので、貫通電流を抑制することがで
きる。このため、スイッチング損失が抑制されるととも
に、サージ電圧が発生しないので部品の低耐圧化を図る
ことができる。また、ＭＯＳ−ＦＥＴ１２及びＭＯＳ−
ＦＥＴ１８を強制的に同時にオフさせないので駆動周波
数を高くすることができる。また、軽負荷時からＭＯＳ
−ＦＥＴ１８を確実にオンすることができるので、軽負
荷時に電源効率が低下するのを防ぐことができる。 【００７３】 【発明の効果】以上説明したように、本発明によれば、
第１のスイッチング手段と第２のスイッチング手段との
間に直列に接続された電流検出手段により転流電流を検
出し、該検出した電流に応じた電圧降下と第２のスイッ
チング手段の電圧との和が、グランドレベルである基準
電圧とコンパレータにより比較され、電圧降下と第２の
スイッチング手段の電圧との和が基準電圧以上のときに
第２のスイッチング手段をオフし、電圧降下が基準電圧
より小さいときに第２のスイッチング手段をオンするの
で、第１のスイッチング手段及び第２のスイッチング手
段が同時にオンすることにより発生する貫通電流を抑制
することができるためスイッチング損失が抑制される。
このため、サージ電圧、電流の抑制、放射・伝導ノイズ
の低減、さらに使用部品の定格の低減を図ることができ
る。また、強制的に第１のスイッチング手段及び第２の
スイッチング手段を同時にオフさせないので、駆動周波
数を高くすることができる。さらに、軽負荷時でも確実
に第２のスイッチング手段をオンさせることができると
共に、基準電圧値を出力する基準電圧電源を省略するこ
とができる。
より詳しくは、電子写真方式のプリンタ、複写機等の電
源として用いられる電源装置に関する。 【０００２】 【従来の技術】従来より、電子写真方式のプリンタ、複
写機等に用いる電源装置として、図１１に示すような電
源装置が知られている。図１１に示す電源装置１００
は、入力側に設けられた入力側コンデンサ１０２、第１
のスイッチング手段１０４、第２のスイッチング手段１
０６、制御回路１０８、チョークコイル１１０及び出力
側に設けられた出力側コンデンサ１１２で構成されるフ
ィルタ１１４及び電圧検出回路１１６を備えている。 【０００３】第１のスイッチング手段１０４は、能動素
子（例えばトランジスタ、ＭＯＳ−ＦＥＴ等）で構成さ
れ、第２のスイッチング手段１０６は、受動素子（例え
ば整流ダイオード）で構成される。制御回路１０８は、
その内部に図示しない発振回路を内蔵し、パルス信号を
第１のスイッチング手段１０４へ出力する。この時、電
圧検出回路１１６で検出した出力電圧をモニタし、出力
電圧が一定となるようにスイッチング手段１０４をオン
オフ制御する。 【０００４】第１のスイッチング手段がオン（導通）し
た場合には、チョークコイル１１０にエネルギーを蓄え
ながら、かつ出力側コンデンサ１１２を充電しながら出
力側に電力を供給する。この時、第２のスイッチング手
段１０６は逆バイアスされるので電流は流れない。第１
のスイッチング手段１０４がオフ（非導通）した場合に
は、チョークコイル１１０に蓄えられていたエネルギー
が第２のスイッチング手段１０６を順方向にバイアスす
るので、出力側にエネルギーが供給される。 【０００５】通常、第１のスイッチング手段１０４にＭ
ＯＳ−ＦＥＴを用いた場合には、ゲート信号電圧とドレ
イン−ソース間電圧との特性の関係から、図１２の如く
オン時の遅延時間ｔd(on) 及びオフ時の遅延時間ｔ
d(off)がある。一方、第２のスイッチング手段１０６に
は、図１３に示す如く、順回復時間ｔfr及び逆回復時間
ｔ rrがある。これらの時間遅れがスイッチング損失、貫
通電流、スイッチングノイズ、放射ノイズ及び高周波化
の阻害等の原因となっていた。 【０００６】また、第２のスイッチ手段１０６にダイオ
ードを用いると、第１のスイッチング手段１０４がオフ
された時の順方向電圧ＶF と第１のスイッチング手段１
０４がオフされた時に流れる転流電流ＩF とにより導通
損失ＰF （ＶF ×ＩF ）が発生する。この導通損失ＰF
はダイオードの非線形特性（図１４参照）により出力電
流の増加とともに増加し、電源効率を悪化させる原因と
なる。 【０００７】このような問題を解決するために、図１５
に示す如く、ＭＯＳ−ＦＥＴ１２０のドレイン側にイン
ダクタ１２２を設けてＭＯＳ−ＦＥＴ１２０内部のキャ
リアをインダクタ１２２に発生する逆起電力で強制的に
引き抜いてスイッチング速度を早くしたり、ダイオード
１２４のアノード側にインダクタ１２６を設けてインダ
クタ１２６に発生する逆起電力によりダイオード１２４
のリカバリ特性を改善する等の方法や、図１６に示すよ
うに、ＭＯＳ−ＦＥＴ１２０のゲート側に逆バイアス回
路を設けてＭＯＳ−ＦＥＴ１２０のキャリアを強制的に
引き抜く等の方法がある。 【０００８】さらに、図１７に示すような同期整流方式
の電源装置も提案されている（電子技術１９９６年３月
号１３２頁）。図１７に示す電源装置１３０は、第２の
スイッチング手段としてＭＯＳ−ＦＥＴ１３２を用いて
いる。制御回路１３４では、ＭＯＳ−ＦＥＴ１３２及び
ＭＯＳ−ＦＥＴ１３６へ出力する信号ＶG1及びＶG2を同
期してオンオフさせ、同時にオフする期間を設けること
によりＭＯＳ−ＦＥＴ１３２及びＭＯＳ−ＦＥＴ１３６
に流れる貫通電流を抑制する。 【０００９】しかしながら、信号ＶG1及びＶG2を強制的
に同時にオフするため、駆動周波数の向上は望めず、装
置を小型化することができない。また、同時オフの時に
は、ＭＯＳ−ＦＥＴ１３２の図示しない寄生ダイオード
に電流が流れるので、電源効率が低下する。さらに、ダ
イオードのリカバリー特性（逆回復時間）の時間遅れに
より、ＭＯＳ−ＦＥＴ１３２及びＭＯＳ−ＦＥＴ１３６
に貫通電流が流れてしまうという問題がある。 【００１０】また、実用新案登録公報第２５５５２４５
号公報には、ＭＯＳ−ＦＥＴのオン時の抵抗特性による
電流特性（図１８参照）を利用することにより導通損失
ＰFE T を抑制し、電源効率を向上させる電源装置が記載
されている。このような電源装置の例を図１９に示す。
図１９に示す電源装置１４０は、ＭＯＳ−ＦＥＴ１４２
の電圧降下をコンパレータ１４４により検出することで
インダクタ１４６に流れる電流の方向を検出し、ＭＯＳ
−ＦＥＴ１４２をオンオフする。 【００１１】しかしながら、上記の電源装置１４０で
は、ＭＯＳ−ＦＥＴ１４２のオン時の遅延時間及びオフ
時の遅延時間がＭＯＳ−ＦＥＴ１４６のオン時の遅延時
間及びオフ時の遅延時間とそれぞれ交差するため、貫通
電流の問題は解決できない。更に、ＭＯＳ−ＦＥＴ１４
２が逆バイアスされている場合には、ＭＯＳ−ＦＥＴ１
４２の寄生ダイオード１４２Ａに逆漏れ電流が発生し、
コンパレータ１４４が誤動作する場合がある。 【００１２】一方、転流時には、転流電流は寄生ダイオ
ード１４２Ａ及びＭＯＳ−ＦＥＴ１４２本体に分流され
るが、オン抵抗が低いＭＯＳ−ＦＥＴ１４２本体にのみ
電流が流れる。従って、不安定な状態でＭＯＳ−ＦＥＴ
１４２の駆動が制御されることになる。ＭＯＳ−ＦＥＴ
は非線形特性を有し、負荷電流に比例して制御すること
ができないという問題があるため、ＭＯＳ−ＦＥＴ１４
２のオン電圧をコンパレータ１４４で検出してＭＯＳ−
ＦＥＴ１４２のゲートを駆動する以上は貫通電流やスイ
ッチング損失を抑制することはできない。また、動作周
波数の向上も望めないため、装置を小型化することもで
きない。 【００１３】特に、軽負荷時には、寄生ダイオード１４
２Ａが先に動作して転流電流が流れ、この転流電流を検
出してＭＯＳ−ＦＥＴ１４２の駆動を行うが、コンパレ
ータ１４４の比較基準電圧がＧＮＤにあるため、軽負荷
時の転流電流及び寄生ダイオード１４２Ａの非線形特性
（ＩF −ＶF 特性）により検出動作が不安定になり電源
効率が低下して出力特性が安定しない。 【００１４】 【発明が解決しようとする課題】本発明は、上記事実を
考慮し、貫通電流や出力ノイズ、スイッチング損失を抑
制することができ、軽負荷時の効率が低下するのを防ぐ
ことができる電源装置を提供することを目的とする。 【００１５】 【課題を解決するための手段】上記目的を達成するため
には、転流電流がトータルで流れるラインにおいて線形
素子により転流電流を検出し、該検出した電流に基づい
てスイッチング制御を行うことが望ましい。 【００１６】そこで、請求項１記載の発明の電源装置
は、制御信号に基づいて入力電力をスイッチングする第
１のスイッチング手段と、前記第１のスイッチング手段
によりスイッチングされた電力を保持して負荷側へ供給
するフィルタと、前記第１のスイッチング手段のオフ時
に前記フィルタから流れる転流電流を前記第１のスイッ
チング手段の出力側へ出力する第２のスイッチング手段
と、前記第１のスイッチング手段と第２のスイッチング
手段との間に直列に接続され、前記第１のスイッチング
手段のオフ時に前記フィルタから流れる転流電流を検出
する電流検出手段と、非反転入力端子が前記第１のスイ
ッチング手段と前記電流検出手段との間に接続されると
共に反転入力端子が接地され、前記電流検出手段により
検出された転流電流値に応じた電圧降下と第２のスイッ
チング手段の電圧との和がグランドレベルである基準電
圧値以上になったか否かを比較し、前記電圧降下と第２
のスイッチング手段の電圧との和が前記基準電圧値以上
のときに前記第２のスイッチング手段をオンし、前記電
圧降下と第２のスイッチング手段の電圧との和が前記基
準電圧値より小さいときに前記第２のスイッチング手段
をオフするコンパレータと、を有することを特徴として
いる。 【００１７】請求項１に記載の発明によれば、制御信号
に基づいて入力電力をスイッチングする第１のスイッチ
ング手段を備えている。制御信号は、例えばパルス幅変
調（チョッパ制御）を行うためのＰＷＭ信号等である。
第１のスイッチング手段は、例えばＭＯＳ−ＦＥＴ等の
半導体素子である。第１のスイッチング手段によりスイ
ッチングされた電力は、フィルタにより電力を保持され
て負荷側へ出力される。このフィルタは例えばチョーク
コイル等のインダクタ及びコンデンサ等で構成される。 【００１８】第１のスイッチング手段のオフ時には、電
力が保持されていたフィルタから転流電流が流れるが、
この転流電流は第２のスイッチング手段を流れて第１の
スイッチング手段の出力側へ出力される。この時、第１
のスイッチング手段と第２のスイッチング手段との間に
直列に接続された電流検出手段により転流電流が検出さ
れる。電流検出手段は、例えば線形性を有する抵抗等で
構成される。 【００１９】コンパレータは、非反転入力端子が第１の
スイッチング手段と電流検出手段との間に接続されると
共に反転入力端子が接地されている。そして、電流検出
手段による電圧降下と第２のスイッチング手段の電圧と
の和がグランドレベルである基準電圧値以上になったか
否かがコンパレータにより比較され、電圧降下と第２の
スイッチング手段の電圧との和がグランドレベルである
基準電圧値以上のときに第２のスイッチング手段をオフ
し、電圧降下と第２のスイッチング手段の電圧との和が
グランドレベルである基準電圧値より小さいときに第２
のスイッチング手段をオンする。 【００２０】このように、電流検出手段により転流電流
を検出し、該検出した電流値に基づいて第２のスイッチ
ング手段を動作させるので、貫通電流を抑制することが
できるためスイッチング損失が抑制される。このため、
サージ電圧、電流の抑制、放射・伝導ノイズの低減、さ
らに使用部品の定格の低減を図ることができる。また、
軽負荷時でも確実に第２のスイッチング手段をオンさせ
ることができると共に、基準電圧値を出力する基準電圧
電源を省略することができる。 【００２１】 【００２２】 【００２３】 【００２４】 【００２５】 【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。 【００２６】［第１の実施の形態］図１に示すように、
本第１の実施の形態に係る電源装置１０は、ＭＯＳ−Ｆ
ＥＴ１２を備えており、ＭＯＳ−ＦＥＴ１２のソース端
子には寄生ダイオード１２Ａのカソード側及び電源側端
子１４が接続されている。電源側端子１４からは直流電
圧Ｖinが入力される。ＭＯＳ−ＦＥＴ１２のドレイン端
子には寄生ダイオード１２Ａのアノード側、チョークコ
イル１６の一方の端子が接続されている。チョークコイ
ル１６の他方の端子は、コンパレータ２０の一方の電源
入力端子、他方の端子がＧＮＤ端子２２に接続されたコ
ンデンサ２４の一方の端子及び負荷側端子２６に接続さ
れている。 【００２７】ＭＯＳ−ＦＥＴ１２のゲート端子にはチョ
ッパ制御回路２８の出力端が接続されている。チョッパ
制御回路２８の入力端には出力電圧検出回路３０の出力
端が接続されている。出力電圧検出回路３０は、負荷側
端子２６に出力される出力電圧Ｖout を検出する。チョ
ッパ制御回路２８は、出力電圧検出回路３０から出力さ
れる電圧値に基づいて、ＭＯＳ−ＦＥＴ１２のゲート端
子のオンオフを制御する。 【００２８】一方、ＭＯＳ−ＦＥＴ１８のドレイン端子
には寄生ダイオード１８Ａのカソード側が接続されてお
り、ＭＯＳ−ＦＥＴ１８のソース端子には寄生ダイオー
ド１８Ａのアノード側及び他方の端子がＧＮＤ（接地）
端子に接続された電流検出抵抗３２（抵抗値Ｒs ）の一
方の端子が接続されている。ＭＯＳ−ＦＥＴ１８のゲー
ト端子にはコンパレータ２０の出力端が接続されてい
る。 【００２９】コンパレータ２０の反転入力端子はＧＮＤ
端子２２に接続されており、コンパレータ２０の非反転
入力端子は基準電圧電源３４のプラス側が接続されてい
る。基準電圧電源３４のマイナス側は、コンパレータ２
０の他方の電源入力端子及び電流検出抵抗３２の一方の
端子に接続されている。 【００３０】次に、第１の実施の形態における作用を説
明する。 【００３１】まず、チョッパ制御回路２８によりＭＯＳ
−ＦＥＴ１２がオンされると、電流Ｉa はチョークコイ
ル１６を介してコンデンサ２４を充電しながら負荷側端
子２６へ出力される。 【００３２】次に、ＭＯＳ−ＦＥＴ１２がオフされる
と、チョークコイル１６に蓄積されたエネルギーが電流
検出抵抗３２、ＭＯＳ−ＦＥＴ１８及び寄生ダイオード
１８Ａを経由してコンデンサ２４を充電しながら負荷側
端子２６へ出力される。このとき、電流検出抵抗３２に
は図１に示すように転流電流ＩS が流れる。転流電流Ｉ
s は、転流電流ＩD 、Ｉd に分流されてＭＯＳ−ＦＥＴ
１８、寄生ダイオード１８Ａにそれぞれ流れる。 【００３３】この転流時におけるＭＯＳ−ＦＥＴ１８の
動作について図２に示すタイミングチャートを参照して
説明する。 【００３４】図２には、上から順に、ＭＯＳ−ＦＥＴ１
８のドレイン−ソース間電圧ＶDS2、ＭＯＳ−ＦＥＴ１
２のドレイン電流Ｉa 、ＭＯＳ−ＦＥＴ１８のドレイン
電流Ｉs 、電流検出抵抗３２の電圧降下Ｖs （＝Ｉs ×
Ｒs ）、コンパレータ２０の出力、寄生ダイオード１８
Ａを流れる電流Ｉd 及びＭＯＳ−ＦＥＴ１８本体を流れ
る電流ＩD の変化が区間１（無負荷）、区間２（軽負
荷）、区間３（重負荷）ごとに示されている。 【００３５】図２に示すように、区間１（無負荷の場
合）において、転流電流Ｉs が小さく、電流検出抵抗３
２の電圧降下が基準電圧Ｖref よりも小さい場合には、
転流電流Ｉd が寄生ダイオード１８Ａのみ流れる。従っ
てコンパレータ２０はローレベルを出力するので、ＭＯ
Ｓ−ＦＥＴ１８はオフのままである。 【００３６】区間２（軽負荷の場合）において、転流電
流Ｉs が無負荷の場合と比べて大きくなり、電流検出抵
抗３２の電圧降下が基準電圧Ｖref 以上になると、転流
電流ＩD がＭＯＳ−ＦＥＴ１８にのみ流れる。電流検出
抵抗３２の電圧降下が基準電圧Ｖref 以上になっている
場合は、図１に示すように時間ｔ1 だけコンパレータ２
０からハイレベルが出力される。これにより、ＭＯＳ−
ＦＥＴ１８はオンする。電流検出抵抗３２の電圧降下が
基準電圧Ｖref より低い場合は、時間ｔ2 だけ転流電流
Ｉd が寄生ダイオード１８Ａにのみ流れる。従って、コ
ンパレータ２０はローレベルを出力するので、ＭＯＳ−
ＦＥＴ１８はオフする。 【００３７】区間３（重負荷の場合）において、転流電
流Ｉs が軽負荷の場合と比べて大きくなり、電流検出抵
抗３２の電圧降下が転流電流が流れているすべての時間
において基準電圧Ｖref 以上になると、寄生ダイオード
１８Ａの順方向電圧降下よりもＭＯＳ−ＦＥＴ１８のド
レイン−ソース間電圧が低くなるように設定されている
場合には、転流電流ＩD がＭＯＳ−ＦＥＴ１８にのみ流
れる。従って、コンパレータ２０はハイレベルを出力す
るので、ＭＯＳ−ＦＥＴ１８はオンする。 【００３８】このように、電流検出抵抗３２により転流
電流を検出し、該検出した電流に基づいてＭＯＳ−ＦＥ
Ｔ１８を動作させるので、貫通電流を抑制することがで
きる。このため、スイッチング損失が抑制されるととも
に、サージ電圧が発生しないので部品の低耐圧化を図る
ことができる。また、ＭＯＳ−ＦＥＴ１２及びＭＯＳ−
ＦＥＴ１８を強制的に同時にオフさせないので駆動周波
数を高くすることができる。 【００３９】［第２の実施の形態］次に、本発明の第２
の実施の形態について説明する。 【００４０】図３に第２の実施の形態にかかる電源装置
５０を示す。なお、第１の実施の形態における電源装置
１０と同一部分には同一の符号を付し、その詳細な説明
を省略する。 【００４１】電源装置５０が第１の実施の形態の電源装
置１０と異なる点は、電流検出抵抗３２、基準電圧電源
３４及びコンパレータ２０の接続が異なる点のみであ
る。 【００４２】図３に示すように、コンパレータ２０の反
転入力端子は、基準電圧電源３４のマイナス側が接続さ
れており、コンパレータ２０の非反転入力端子は、電流
検出抵抗３２の一方の端子に接続されている。また、基
準電圧電源３４のプラス側はＧＮＤ端子２２に接続され
ている。 【００４３】次に、第２の実施の形態の作用を説明す
る。 【００４４】なお、ＭＯＳ−ＦＥＴ１２のオン時の動作
は第１の実施の形態に記載した動作と同一であるので詳
細な説明は省略し、ＭＯＳ−ＦＥＴ１２がオフしたとき
の転流時におけるＭＯＳ−ＦＥＴ１８の動作について図
４に示すタイミングチャートを参照して説明する。 【００４５】図４には、上から順に、ＭＯＳ−ＦＥＴ１
２のドレイン−ソース間電圧ＶDS1、ＭＯＳ−ＦＥＴ１
２のドレイン電流Ｉa 、ＭＯＳ−ＦＥＴ１８のドレイン
電流Ｉs 、電流検出抵抗３２の電圧降下Ｖs 、コンパレ
ータ２０の出力、寄生ダイオード１８Ａを流れる電流Ｉ
d 、ＭＯＳ−ＦＥＴ１８本体を流れる電流ＩD 及びＭＯ
Ｓ−ＦＥＴ１８のドレイン−ソース間電圧ＶDS2 の変化
が区間１（無負荷）、区間２（軽負荷）、区間３（重負
荷）ごとに示されている。 【００４６】図４に示すように、電流検出抵抗３２の電
圧降下Ｖs は、ＧＮＤに対してマイナス側に発生する。
この電圧降下Ｖs が基準電圧Ｖref より低ければＭＯＳ
−ＦＥＴ１８のみ転流電流ＩD が流れ、電圧降下Ｖs が
基準電圧Ｖref 以上の場合は寄生ダイオード１８Ａのみ
転流電流Ｉd が流れる。 【００４７】このように、電流検出抵抗３２により転流
電流を検出し、該検出した電流に基づいてＭＯＳ−ＦＥ
Ｔ１８を動作させるので、貫通電流を抑制することがで
きる。このため、スイッチング損失が抑制されるととも
に、サージ電圧が発生しないので部品の低耐圧化を図る
ことができる。また、ＭＯＳ−ＦＥＴ１２及びＭＯＳ−
ＦＥＴ１８を強制的に同時にオフさせないので駆動周波
数を高くすることができる。 【００４８】［第３の実施の形態］次に、本発明の第３
の実施の形態について説明する。 【００４９】図５に第３の実施の形態にかかる電源装置
６０を示す。なお、第１の実施の形態における電源装置
１０と同一部分には同一の符号を付し、その詳細な説明
を省略する。 【００５０】電源装置６０が第１の実施の形態の電源装
置１０と異なる点は、ＭＯＳ−ＦＥＴ１８、電流検出抵
抗３２、基準電圧電源３４及びコンパレータ２０の接続
が異なる点のみである。 【００５１】図５に示すように、コンパレータ２０の反
転入力端子は、基準電圧電源３４のマイナス側が接続さ
れており、コンパレータ２０の非反転入力端子は、電流
検出抵抗３２の一方の端子に接続されている。また、基
準電圧電源３４のプラス側はＧＮＤ端子２２に接続され
ている。電流検出抵抗３２の他方の端子は、ＭＯＳ−Ｆ
ＥＴ１８のドレイン端子に接続されている。ＭＯＳ−Ｆ
ＥＴ１８のソース端子はＧＮＤ端子２２に接続されてい
る。 【００５２】次に、第３の実施の形態の作用を説明す
る。 【００５３】なお、ＭＯＳ−ＦＥＴ１２のオン時の動作
は第１の実施の形態に記載した動作と同一であるので詳
細な説明は省略し、ＭＯＳ−ＦＥＴ１２がオフしたとき
の転流時におけるＭＯＳ−ＦＥＴ１８の動作について図
６に示すタイミングチャートを参照して説明する。 【００５４】図６には、上から順に、ＭＯＳ−ＦＥＴ１
２のドレイン−ソース間電圧ＶDS1、ＭＯＳ−ＦＥＴ１
２のドレイン電流Ｉa 、ＭＯＳ−ＦＥＴ１８のドレイン
電流Ｉs 、電流検出抵抗３２の電圧降下Ｖs ＋ＭＯＳ−
ＦＥＴ１８のドレイン−ソース間電圧ＶDS2 、ＭＯＳ−
ＦＥＴ１８のドレイン−ソース間電圧ＶDS2 、コンパレ
ータ２０の出力、ＭＯＳ−ＦＥＴ１８本体を流れる電流
ＩD 及び寄生ダイオード１８Ａを流れる電流Ｉd の変化
が区間１（無負荷）、区間２（軽負荷）、区間３（重負
荷）ごとに示されている。 【００５５】図６に示すように、ＭＯＳ−ＦＥＴ１８の
ドレイン−ソース間電圧ＶDS2 が基準電圧Ｖref より低
ければＭＯＳ−ＦＥＴ１８のみ転流電流ＩD が流れ、Ｍ
ＯＳ−ＦＥＴ１８のドレイン−ソース間電圧ＶDS2 がＶ
ref 以上の場合は寄生ダイオード１８Ａのみ転流電流Ｉ
d が流れる。なお、この場合にはすべての区間において
ＭＯＳ−ＦＥＴ１８のドレイン−ソース間電圧ＶDS2 は
０Ｖよりも低くなる。 【００５６】このように、電流検出抵抗３２により転流
電流を検出し、該検出した電流に基づいてＭＯＳ−ＦＥ
Ｔ１８を動作させるので、貫通電流を抑制することがで
きる。このため、スイッチング損失が抑制されるととも
に、サージ電圧が発生しないので部品の低耐圧化を図る
ことができる。また、ＭＯＳ−ＦＥＴ１２及びＭＯＳ−
ＦＥＴ１８を強制的に同時にオフさせないので駆動周波
数を高くすることができる。 【００５７】［第４の実施の形態］次に、本発明の第４
の実施の形態について説明する。 【００５８】図７に第４の実施の形態にかかる電源装置
７０を示す。なお、第３の実施の形態における電源装置
６０と同一部分には同一の符号を付し、その詳細な説明
を省略する。 【００５９】電源装置７０が第３の実施の形態の電源装
置６０と異なる点は、図７に示すように、コンパレータ
２０の反転入力端子が基準電圧電源３４のプラス側が接
続されており、基準電圧電源３４のマイナス側がＧＮＤ
端子２２に接続されている点のみである。 【００６０】次に、第４の実施の形態の作用を説明す
る。 【００６１】なお、ＭＯＳ−ＦＥＴ１２のオン時の動作
は第１の実施の形態に記載した動作と同一であるので詳
細な説明は省略し、ＭＯＳ−ＦＥＴ１２がオフしたとき
の転流時におけるＭＯＳ−ＦＥＴ１８の動作について図
８に示すタイミングチャートを参照して説明する。 【００６２】図８には、上から順に、ＭＯＳ−ＦＥＴ１
２のドレイン−ソース間電圧ＶDS1、ＭＯＳ−ＦＥＴ１
２のドレイン電流Ｉa 、ＭＯＳ−ＦＥＴ１８のドレイン
電流Ｉs 、電流検出抵抗３２の電圧降下Ｖs ＋ＭＯＳ−
ＦＥＴ１８のドレイン−ソース間電圧ＶDS2 、ＭＯＳ−
ＦＥＴ１８のドレイン−ソース間電圧ＶDS2 、コンパレ
ータ２０の出力及びＭＯＳ−ＦＥＴ１８本体を流れる電
流ＩD の変化が区間１（無負荷）、区間２（軽負荷）、
区間３（重負荷）ごとに示されている。 【００６３】図８に示すように、ＭＯＳ−ＦＥＴ１８の
ドレイン−ソース間電圧ＶDS2 が基準電圧Ｖref より低
ければＭＯＳ−ＦＥＴ１８のみ転流電流ＩD が流れる
が、基準電圧Ｖref がプラス側にあるため、ＭＯＳ−Ｆ
ＥＴ１８の駆動時に瞬時だけ寄生ダイオード１８Ａに転
流電流Ｉd が流れ、軽負荷時においてもほとんどＭＯＳ
−ＦＥＴ１８に転流電流ＩD が流れる。このため、ＭＯ
Ｓ−ＦＥＴ１８を確実にオフすることができる。なお、
この場合にはすべての区間においてＭＯＳ−ＦＥＴ１８
のドレイン−ソース間電圧ＶDS2 は０Ｖよりも低くな
る。 【００６４】このように、電流検出抵抗３２により転流
電流を検出し、該検出した電流に基づいてＭＯＳ−ＦＥ
Ｔ１８を動作させるので、貫通電流を抑制することがで
きる。このため、スイッチング損失が抑制されるととも
に、サージ電圧が発生しないので部品の低耐圧化を図る
ことができる。また、ＭＯＳ−ＦＥＴ１２及びＭＯＳ−
ＦＥＴ１８を強制的に同時にオフさせないので駆動周波
数を高くすることができる。また、軽負荷時からＭＯＳ
−ＦＥＴ１８を確実にオンすることができるので、軽負
荷時に電源効率が低下するのを防ぐことができる。 【００６５】［第５の実施の形態］次に、本発明の第５
の実施の形態について説明する。 【００６６】図９に第５の実施の形態にかかる電源装置
８０を示す。なお、第３の実施の形態における電源装置
６０と同一部分には同一の符号を付し、その詳細な説明
を省略する。 【００６７】電源装置８０が第３の実施の形態の電源装
置６０と異なる点は、図９に示すように、コンパレータ
２０の反転入力端子がＧＮＤ端子２２に接続されている
点のみである。 【００６８】次に、第５の実施の形態の作用を説明す
る。 【００６９】なお、ＭＯＳ−ＦＥＴ１２のオン時の動作
は第１の実施の形態に記載した動作と同一であるので詳
細な説明は省略し、ＭＯＳ−ＦＥＴ１２がオフしたとき
の転流時におけるＭＯＳ−ＦＥＴ１８の動作について図
１０に示すタイミングチャートを参照して説明する。 【００７０】図１０には、上から順に、ＭＯＳ−ＦＥＴ
１２のドレイン−ソース間電圧ＶDS 1 、ＭＯＳ−ＦＥＴ
１２のドレイン電流Ｉa 、ＭＯＳ−ＦＥＴ１８のドレイ
ン電流Ｉs 、電流検出抵抗３２の電圧降下Ｖs ＋ＭＯＳ
−ＦＥＴ１８のドレイン−ソース間電圧ＶDS2 、ＭＯＳ
−ＦＥＴ１８のドレイン−ソース間電圧ＶDS2 、コンパ
レータ２０の出力及びＭＯＳ−ＦＥＴ１８本体を流れる
電流ＩD の変化が区間１（無負荷）、区間２（軽負
荷）、区間３（重負荷）ごとに示されている。 【００７１】図１０に示すように、基準電圧Ｖref がＧ
ＮＤになっているため、ほぼＭＯＳ−ＦＥＴ１８のみ転
流電流ＩD が流れる。このため、ＭＯＳ−ＦＥＴ１８を
確実にオフすることができる。なお、この場合にはすべ
ての区間においてＭＯＳ−ＦＥＴ１８のドレイン−ソー
ス間電圧ＶDS2 は０Ｖよりも低くなる。 【００７２】このように、電流検出抵抗３２により転流
電流を検出し、該検出した電流に基づいてＭＯＳ−ＦＥ
Ｔ１８を動作させるので、貫通電流を抑制することがで
きる。このため、スイッチング損失が抑制されるととも
に、サージ電圧が発生しないので部品の低耐圧化を図る
ことができる。また、ＭＯＳ−ＦＥＴ１２及びＭＯＳ−
ＦＥＴ１８を強制的に同時にオフさせないので駆動周波
数を高くすることができる。また、軽負荷時からＭＯＳ
−ＦＥＴ１８を確実にオンすることができるので、軽負
荷時に電源効率が低下するのを防ぐことができる。 【００７３】 【発明の効果】以上説明したように、本発明によれば、
第１のスイッチング手段と第２のスイッチング手段との
間に直列に接続された電流検出手段により転流電流を検
出し、該検出した電流に応じた電圧降下と第２のスイッ
チング手段の電圧との和が、グランドレベルである基準
電圧とコンパレータにより比較され、電圧降下と第２の
スイッチング手段の電圧との和が基準電圧以上のときに
第２のスイッチング手段をオフし、電圧降下が基準電圧
より小さいときに第２のスイッチング手段をオンするの
で、第１のスイッチング手段及び第２のスイッチング手
段が同時にオンすることにより発生する貫通電流を抑制
することができるためスイッチング損失が抑制される。
このため、サージ電圧、電流の抑制、放射・伝導ノイズ
の低減、さらに使用部品の定格の低減を図ることができ
る。また、強制的に第１のスイッチング手段及び第２の
スイッチング手段を同時にオフさせないので、駆動周波
数を高くすることができる。さらに、軽負荷時でも確実
に第２のスイッチング手段をオンさせることができると
共に、基準電圧値を出力する基準電圧電源を省略するこ
とができる。
【図面の簡単な説明】
【図１】 第１の実施の形態に係る電源装置の回路構成
の一例を示す回路図である。 【図２】 第１の実施の形態に係る電源装置の動作を説
明するためのタイミングチャートである。 【図３】 第２の実施の形態に係る電源装置の回路構成
の一例を示す回路図である。 【図４】 第２の実施の形態に係る電源装置の動作を説
明するためのタイミングチャートである。 【図５】 第３の実施の形態に係る電源装置の回路構成
の一例を示す回路図である。 【図６】 第３の実施の形態に係る電源装置の動作を説
明するためのタイミングチャートである。 【図７】 第４の実施の形態に係る電源装置の回路構成
の一例を示す回路図である。 【図８】 第４の実施の形態に係る電源装置の動作を説
明するためのタイミングチャートである。 【図９】 第５の実施の形態に係る電源装置の回路構成
の一例を示す回路図である。 【図１０】 第５の実施の形態に係る電源装置の動作を
説明するためのタイミングチャートである。 【図１１】 従来における電源装置の概略構成図であ
る。 【図１２】 ＭＯＳ−ＦＥＴのＯＮ／ＯＦＦ遅延時間の
特性を示す特性図である。 【図１３】 ダイオードの順回復時間及び逆回復時間を
説明するための図である。 【図１４】 ダイオードのＶF −ＩF 特性を示す特性図
である。 【図１５】 スイッチングスピードを改善するための回
路構成の一例を示す回路図である。 【図１６】 ゲートドライブのスピードアップを図るた
めの回路構成の一例を示す回路図である。 【図１７】 従来における同期整流方式の電源装置の回
路構成を示す回路図である。 【図１８】 ＭＯＳ−ＦＥＴのＶds−Ｉds特性を示す特
性図である。 【図１９】 従来における電源装置の回路構成を示す回
路図である。 【符号の説明】 １０ 電源装置 １２、１８ ＭＯＳ−ＦＥＴ １４ 電源側端子 １６ チョークコイル ２０ コンパレータ ２２ ＧＮＤ端子 ２４ コンデンサ ２６ 負荷側端子 ２８ チョッパ制御回路 ３０ 出力電圧検出回路 ３２ 電流検出抵抗 ３４ 基準電圧電源
の一例を示す回路図である。 【図２】 第１の実施の形態に係る電源装置の動作を説
明するためのタイミングチャートである。 【図３】 第２の実施の形態に係る電源装置の回路構成
の一例を示す回路図である。 【図４】 第２の実施の形態に係る電源装置の動作を説
明するためのタイミングチャートである。 【図５】 第３の実施の形態に係る電源装置の回路構成
の一例を示す回路図である。 【図６】 第３の実施の形態に係る電源装置の動作を説
明するためのタイミングチャートである。 【図７】 第４の実施の形態に係る電源装置の回路構成
の一例を示す回路図である。 【図８】 第４の実施の形態に係る電源装置の動作を説
明するためのタイミングチャートである。 【図９】 第５の実施の形態に係る電源装置の回路構成
の一例を示す回路図である。 【図１０】 第５の実施の形態に係る電源装置の動作を
説明するためのタイミングチャートである。 【図１１】 従来における電源装置の概略構成図であ
る。 【図１２】 ＭＯＳ−ＦＥＴのＯＮ／ＯＦＦ遅延時間の
特性を示す特性図である。 【図１３】 ダイオードの順回復時間及び逆回復時間を
説明するための図である。 【図１４】 ダイオードのＶF −ＩF 特性を示す特性図
である。 【図１５】 スイッチングスピードを改善するための回
路構成の一例を示す回路図である。 【図１６】 ゲートドライブのスピードアップを図るた
めの回路構成の一例を示す回路図である。 【図１７】 従来における同期整流方式の電源装置の回
路構成を示す回路図である。 【図１８】 ＭＯＳ−ＦＥＴのＶds−Ｉds特性を示す特
性図である。 【図１９】 従来における電源装置の回路構成を示す回
路図である。 【符号の説明】 １０ 電源装置 １２、１８ ＭＯＳ−ＦＥＴ １４ 電源側端子 １６ チョークコイル ２０ コンパレータ ２２ ＧＮＤ端子 ２４ コンデンサ ２６ 負荷側端子 ２８ チョッパ制御回路 ３０ 出力電圧検出回路 ３２ 電流検出抵抗 ３４ 基準電圧電源
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 制御信号に基づいて入力電力をスイッチ
ングする第１のスイッチング手段と、 前記第１のスイッチング手段によりスイッチングされた
電力を保持して負荷側へ供給するフィルタと、 前記第１のスイッチング手段のオフ時に前記フィルタか
ら流れる転流電流を前記第１のスイッチング手段の出力
側へ出力する第２のスイッチング手段と、前記第１のスイッチング手段と 第２のスイッチング手段
との間に直列に接続され、前記第１のスイッチング手段
のオフ時に前記フィルタから流れる転流電流を検出する
電流検出手段と、非反転入力端子が前記第１のスイッチング手段と前記電
流検出手段との間に接続されると共に反転入力端子が接
地され、 前記電流検出手段により検出された転流電流値
に応じた電圧降下と第２のスイッチング手段の電圧との
和がグランドレベルである基準電圧値以上になったか否
かを比較し、前記電圧降下と第２のスイッチング手段の
電圧との和が前記基準電圧値以上のときに前記第２のス
イッチング手段をオフし、前記電圧降下と第２のスイッ
チング手段の電圧との和が前記基準電圧値より小さいと
きに前記第２のスイッチング手段をオンするコンパレー
タと、 を有する電源装置。
Priority Applications (1)
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|---|---|---|---|
| JP36139698A JP3405241B2 (ja) | 1998-12-18 | 1998-12-18 | 電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36139698A JP3405241B2 (ja) | 1998-12-18 | 1998-12-18 | 電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000184695A JP2000184695A (ja) | 2000-06-30 |
| JP3405241B2 true JP3405241B2 (ja) | 2003-05-12 |
Family
ID=18473411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36139698A Expired - Fee Related JP3405241B2 (ja) | 1998-12-18 | 1998-12-18 | 電源装置 |
Country Status (1)
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|---|---|
| JP (1) | JP3405241B2 (ja) |
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| JP4548100B2 (ja) * | 2004-11-18 | 2010-09-22 | 富士電機システムズ株式会社 | Ｄｃ−ｄｃコンバータ |
| JP4783652B2 (ja) * | 2006-03-20 | 2011-09-28 | 株式会社リコー | 高効率電源回路および該高効率電源回路を組み込んだ電子機器 |
| JP6191797B1 (ja) * | 2017-02-24 | 2017-09-06 | 富士電機株式会社 | 評価方法、推定方法、評価装置、および複合評価装置 |
| JP7135809B2 (ja) * | 2018-04-20 | 2022-09-13 | 株式会社デンソー | 噴射制御装置 |
| JP7135810B2 (ja) * | 2018-04-20 | 2022-09-13 | 株式会社デンソー | 噴射制御装置 |
-
1998
- 1998-12-18 JP JP36139698A patent/JP3405241B2/ja not_active Expired - Fee Related
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