JPH0345011A - 複合半導体装置およびスイッチング回路 - Google Patents
複合半導体装置およびスイッチング回路Info
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- JPH0345011A JPH0345011A JP18131489A JP18131489A JPH0345011A JP H0345011 A JPH0345011 A JP H0345011A JP 18131489 A JP18131489 A JP 18131489A JP 18131489 A JP18131489 A JP 18131489A JP H0345011 A JPH0345011 A JP H0345011A
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- 239000004065 semiconductor Substances 0.000 title claims description 32
- 230000005669 field effect Effects 0.000 claims abstract description 58
- 238000009413 insulation Methods 0.000 abstract 1
- 238000000605 extraction Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
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- 239000000758 substrate Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Thyristors (AREA)
- Dc-Dc Converters (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、大電力を高速度でスイッチングする複合半導
体装置ならびにスイッチング回路は関する。
体装置ならびにスイッチング回路は関する。
［従来の技術〕
一般的に、大電力をスイッチングするには電力用のバイ
ポーラトランジスタ、サイリスタ、ゲートターンオフサ
イリスタが利用されているが、高速スイッチングには限
界がある。
ポーラトランジスタ、サイリスタ、ゲートターンオフサ
イリスタが利用されているが、高速スイッチングには限
界がある。
一方、高速スイッチングには電界効果トランジスタが優
れているが高電圧にやや不利で、前者にも後者にも一長
一短がある。
れているが高電圧にやや不利で、前者にも後者にも一長
一短がある。
また、千成元年電気学会全国大会ＷＩｉ演論文集第５分
＠Ｓ、７−１９ページ以下に記載された論文ｒＳ、７−
６ バイポーラ形デバイス・１ｉｏｓ形デバイスのモ
ジュール技術による複合化」に、各種素子の特性の長所
を複合させたバイモス型（Ｂｉ−ＭＯＳ）素子が提案さ
れている。
＠Ｓ、７−１９ページ以下に記載された論文ｒＳ、７−
６ バイポーラ形デバイス・１ｉｏｓ形デバイスのモ
ジュール技術による複合化」に、各種素子の特性の長所
を複合させたバイモス型（Ｂｉ−ＭＯＳ）素子が提案さ
れている。
提案されているバイモス（Ｂ１−１１０９）型素子は電
界効果トランジスタとバイポーラトランジスタとの組み
合せである。
界効果トランジスタとバイポーラトランジスタとの組み
合せである。
［発明が解決しようとする課Ｂ］
しかしながら、前記論文に提案されているバイモス（［
１１−Ｍ２Ｓ）型素子は電界効果トランジスタとバイポ
ーラトランジスタとの組み合せであり、サイリスタのよ
うな容量がなく、高耐圧・大電流の複合素子は得られて
いなかった。
１１−Ｍ２Ｓ）型素子は電界効果トランジスタとバイポ
ーラトランジスタとの組み合せであり、サイリスタのよ
うな容量がなく、高耐圧・大電流の複合素子は得られて
いなかった。
そして、前記論文のバイポーラトランジスタを単にサイ
リスタに置き換えても、サイリスタを含む複合素子のタ
ーンオンおよびターンオフさせるための回路が大型化し
たり１回路が複雑化したりして容易には行かないという
問題点があった（実公昭６３−４１８３６号公報参照）
。
リスタに置き換えても、サイリスタを含む複合素子のタ
ーンオンおよびターンオフさせるための回路が大型化し
たり１回路が複雑化したりして容易には行かないという
問題点があった（実公昭６３−４１８３６号公報参照）
。
本発明は、このような従来の問題点に着目してなされた
もので、サイリスタを含むバイモス（Ｂｉ−１０３）型
素子において、簡単な構成で高耐圧。
もので、サイリスタを含むバイモス（Ｂｉ−１０３）型
素子において、簡単な構成で高耐圧。
大電流化を図ったものを提供するとともに、電源駆動の
ための小型化、簡素化を図ったスイッチング回路を提供
することを目的としている。
ための小型化、簡素化を図ったスイッチング回路を提供
することを目的としている。
［Ｗ１題を解決するための手段〕
かかる目的を遠戚するための本発明の要旨とするところ
は、 １ 大電力を高速度でスイッチングするためのスイッチ
ング回路に使用される複合半導体装置において、 ゲートターンオフサイリスタのカソードと電界効果トラ
ンジスタのドレインとを直列接続し。
は、 １ 大電力を高速度でスイッチングするためのスイッチ
ング回路に使用される複合半導体装置において、 ゲートターンオフサイリスタのカソードと電界効果トラ
ンジスタのドレインとを直列接続し。
前記ゲートターンオフサイリスタのゲートと前記電界効
果トランジスタのソース間（、ゲートターンオフサイリ
スタのゲートからターンオフ時に電流を引き抜けるよう
電界効果トランジスタのオン電圧より少なくとも数倍高
い順方向電圧を有する引き抜き用のダイオードを介挿し
、前記ゲートターンオフサイリスタのアノードと電界効
果トランジスタのソースとに電源および負荷を接続する
主端子を設け、＃記電界効果トランジスタのゲートにス
イッチング駆動端子を設け、前記ダイオードに接続する
ターンオン用直流電源の接続端子を設け、各要素を封止
したことを特徴とする複合半導体装置。
果トランジスタのソース間（、ゲートターンオフサイリ
スタのゲートからターンオフ時に電流を引き抜けるよう
電界効果トランジスタのオン電圧より少なくとも数倍高
い順方向電圧を有する引き抜き用のダイオードを介挿し
、前記ゲートターンオフサイリスタのアノードと電界効
果トランジスタのソースとに電源および負荷を接続する
主端子を設け、＃記電界効果トランジスタのゲートにス
イッチング駆動端子を設け、前記ダイオードに接続する
ターンオン用直流電源の接続端子を設け、各要素を封止
したことを特徴とする複合半導体装置。
２ 大電力を高速度でスイッチングするためのスイッチ
ング回路に使用される複合半導体装置において、 ゲートターンオフサイリスタのカソードと電界効果トラ
ンジスタのドレインとを直列接続し、前記ゲートターン
オフサイリスタのゲートと前記電界効果トランジスタの
ソース間に、ゲートターンオフサイリスタのゲートから
ターンオフ時に電流を引き抜けるよう電界効果トランジ
スタのオン電圧より数倍高いツェナー電圧を有するツェ
ナーダイオードを介挿し、 前記ゲートターンオフサイリスタのアノードと電界効果
トランジスタのソースとに電ＩＧ（および負荷を接続す
る主端子を設け、前記電界効果トランジスタのゲートに
スイッチング駆動端子を設け２前記ツエナーダイオード
に接続するターンオン用直流電源の接続端子を設け、各
要素を封止したことを特徴とする複合半導体装置。
ング回路に使用される複合半導体装置において、 ゲートターンオフサイリスタのカソードと電界効果トラ
ンジスタのドレインとを直列接続し、前記ゲートターン
オフサイリスタのゲートと前記電界効果トランジスタの
ソース間に、ゲートターンオフサイリスタのゲートから
ターンオフ時に電流を引き抜けるよう電界効果トランジ
スタのオン電圧より数倍高いツェナー電圧を有するツェ
ナーダイオードを介挿し、 前記ゲートターンオフサイリスタのアノードと電界効果
トランジスタのソースとに電ＩＧ（および負荷を接続す
る主端子を設け、前記電界効果トランジスタのゲートに
スイッチング駆動端子を設け２前記ツエナーダイオード
に接続するターンオン用直流電源の接続端子を設け、各
要素を封止したことを特徴とする複合半導体装置。
３ 大電力を高速度てスイッチングするためのスイッチ
ング回路において、 ゲートターンオフサイリスタのカソードと電界効果トラ
ンジスタのドレインとを直列接続し。
ング回路において、 ゲートターンオフサイリスタのカソードと電界効果トラ
ンジスタのドレインとを直列接続し。
前記ゲートターンオフサイリスタのゲートと前記電界効
果トランジスタのソース間に、ゲートターンオフサイリ
スタのゲートからターンオフ時に電流を引き抜けるよう
電界効果トランジスタのオン電圧より数倍高い順方向電
圧のダイオードまたは電界効果トランジスタのオン電圧
より数倍高いツェナー電圧を有するツェナーダイオード
を介挿し。
果トランジスタのソース間に、ゲートターンオフサイリ
スタのゲートからターンオフ時に電流を引き抜けるよう
電界効果トランジスタのオン電圧より数倍高い順方向電
圧のダイオードまたは電界効果トランジスタのオン電圧
より数倍高いツェナー電圧を有するツェナーダイオード
を介挿し。
前記ゲートターンオフサイリスタのアノードと電界効果
トランジスタのソースとに電源および負荷を接続し、前
充電“界効果トランジスタのゲートにスイッチング駆動
入力を接続し。
トランジスタのソースとに電源および負荷を接続し、前
充電“界効果トランジスタのゲートにスイッチング駆動
入力を接続し。
前記ダイオードの両端に、ゲートターンオフサイリスタ
のゲート側を正極、電界効果トランジスタのソース側を
負極とした、前記ダイオードの順方向電圧または前記ツ
ェナー電圧より低い電圧のターンオン用直流電源を接続
したことを特徴とするスイッチング回路に存する。
のゲート側を正極、電界効果トランジスタのソース側を
負極とした、前記ダイオードの順方向電圧または前記ツ
ェナー電圧より低い電圧のターンオン用直流電源を接続
したことを特徴とするスイッチング回路に存する。
［作用］
複合半導体装置は、主端子を介してゲートターンオフサ
イリスタのアノードと電界効果トランジスタのソースと
に電源および負荷を接続し、電界効果トランジスタのゲ
ートのスイッチング駆動端子にスイッチング駆動回路を
接続し、ダイオードの両端にターンオン用直流電源を接
続して使用する。
イリスタのアノードと電界効果トランジスタのソースと
に電源および負荷を接続し、電界効果トランジスタのゲ
ートのスイッチング駆動端子にスイッチング駆動回路を
接続し、ダイオードの両端にターンオン用直流電源を接
続して使用する。
複合半導体装置をターンオンさせるには、スイッチング
駆動回路から電界効果トランジスタのゲートに駆動電圧
を印加して電界効果トランジスタをオンにする。
駆動回路から電界効果トランジスタのゲートに駆動電圧
を印加して電界効果トランジスタをオンにする。
すると、ターンオン用直流電源の十極からゲートターン
オフサイリスタのゲートルカソードルミ界効果トランジ
スタのドレイン〜ソース〜ターンオン用直流電鵞の一極
とが閉回路を形成し、ゲートターンオフサイリスタのゲ
ート〜カソード間が順バイアスされてゲートターンオフ
サイリスタがターンオンする。
オフサイリスタのゲートルカソードルミ界効果トランジ
スタのドレイン〜ソース〜ターンオン用直流電鵞の一極
とが閉回路を形成し、ゲートターンオフサイリスタのゲ
ート〜カソード間が順バイアスされてゲートターンオフ
サイリスタがターンオンする。
これにより、ゲートターンオフサイリスタのアノ−ドル
カソードルミ界効果トランジスタのドレイン〜ソースと
主電流が流れて電源から負荷に電力が供給される。
カソードルミ界効果トランジスタのドレイン〜ソースと
主電流が流れて電源から負荷に電力が供給される。
次（、複合半導体装置をターンオフさせるには、スイッ
チング駆動回路から電界効果トランジスタのゲートに印
加していた駆動電圧を停止して電界効果トランジスタを
オフにする。
チング駆動回路から電界効果トランジスタのゲートに印
加していた駆動電圧を停止して電界効果トランジスタを
オフにする。
ゲートターンオフサイリスタのアノードから電界効果ト
ランジスタのソースへと流れていた？ｆｔ源の主電流は
電界効果トランジスタのドレイン−ソース間がオフした
のて流れることができなくなる。
ランジスタのソースへと流れていた？ｆｔ源の主電流は
電界効果トランジスタのドレイン−ソース間がオフした
のて流れることができなくなる。
このため、主電流は、ゲートターンオフサイリスタのア
ノ−ドルゲートルダイオードまたはツェナーダイオード
を流れ、主ｆｆｉ流がゲートから引き抜かれてゲートタ
ーンオフサイリスタがターンオフする。すなわち、主電
流か断たれて複合半導体装置がオフする。
ノ−ドルゲートルダイオードまたはツェナーダイオード
を流れ、主ｆｆｉ流がゲートから引き抜かれてゲートタ
ーンオフサイリスタがターンオフする。すなわち、主電
流か断たれて複合半導体装置がオフする。
本願複合半導体装置を応用し、あるいは同様の構成でソ
リッドステートリレーに応用しても、前記と同様に、ス
イッチング駆動回路から電界効果トランジスタのゲート
に駆動電圧を印加したり停止することにより電界効果ト
ランジスタをオン。
リッドステートリレーに応用しても、前記と同様に、ス
イッチング駆動回路から電界効果トランジスタのゲート
に駆動電圧を印加したり停止することにより電界効果ト
ランジスタをオン。
オフさせ、それによりゲートターンオフサイリスタをタ
ーンオン、オフさせることにより直流電源をオン、オフ
制御することができる。
ーンオン、オフさせることにより直流電源をオン、オフ
制御することができる。
電源のスイッチング制御するに際し、主電源電圧は電界
効果トランジスタとゲートターンオフサイリスタによっ
て分圧されるため、電界効果トランジスタだけでは受は
得ない高電圧の電源電圧を制御可能であり、オン、オフ
の切換時間は高速の電界効果トランジスタに依ることと
なって高速なスイッチングスピードとなる。
効果トランジスタとゲートターンオフサイリスタによっ
て分圧されるため、電界効果トランジスタだけでは受は
得ない高電圧の電源電圧を制御可能であり、オン、オフ
の切換時間は高速の電界効果トランジスタに依ることと
なって高速なスイッチングスピードとなる。
かつ、ゲートターンオフサイリスタがターンオフする時
にゲートから主電流がバイパスとして引き抜かれるので
、この電流が大きくターンオフ時間は顕著に短縮される
。
にゲートから主電流がバイパスとして引き抜かれるので
、この電流が大きくターンオフ時間は顕著に短縮される
。
［実施例］
以下、図面に基づき本発明の各種実施例を説明する。
第１図は本発明の第１実施例を示している。
複合半導体装置Ｃ８は、高耐圧・大電流化を図るための
ゲートターンオフサイリスタ（以下ＧＴＯと称する。）
と、高速化のための電界効果トランジスタ（以下ＭＯ３
Ｆ Ｅ Ｔと称する。）Ｑとを直列にしたカスコードＢ
ｉ−ＭＯ３を主体としている。
ゲートターンオフサイリスタ（以下ＧＴＯと称する。）
と、高速化のための電界効果トランジスタ（以下ＭＯ３
Ｆ Ｅ Ｔと称する。）Ｑとを直列にしたカスコードＢ
ｉ−ＭＯ３を主体としている。
ＧＴＯのカソードにと −０３Ｆ Ｅ Ｔ Ｑのドレイ
ンＤとが接続され、ＧＴＯのアノードＡと １ｌＩＯ８
ＦＥＴＱのソースＳとには主電源ＰＳおよび負荷りが接
続される主端子ＴＩ、Ｔ２が設けられ、 ＭＯ３Ｆ Ｅ
Ｔ ＱのゲートＧにスイッチング駆動回路Ｂを接続す
るスイッチング駆動端子Ｔ３が設けられている。
ンＤとが接続され、ＧＴＯのアノードＡと １ｌＩＯ８
ＦＥＴＱのソースＳとには主電源ＰＳおよび負荷りが接
続される主端子ＴＩ、Ｔ２が設けられ、 ＭＯ３Ｆ Ｅ
Ｔ ＱのゲートＧにスイッチング駆動回路Ｂを接続す
るスイッチング駆動端子Ｔ３が設けられている。
ＧＴＯのゲートＧと ＭＯ３Ｆ Ｅ Ｔ ＱのソースＳ
との間に、ＧＴＯのゲートＧにアノード側を接続し、
ＭＯ３ＦＥＴＱのソースＳ側にカソード側を接続して
複数個の直列接続された主電流引き抜き用のダイオード
Ｄが接続されている。引き抜き用のダイオードＤの両端
にはターンオン用直流電源Ｅの接続端子Ｔ４．Ｔ５が設
けられている。接続端子Ｔ５は主端子Ｔ２と同電位であ
って共用することができる。
との間に、ＧＴＯのゲートＧにアノード側を接続し、
ＭＯ３ＦＥＴＱのソースＳ側にカソード側を接続して
複数個の直列接続された主電流引き抜き用のダイオード
Ｄが接続されている。引き抜き用のダイオードＤの両端
にはターンオン用直流電源Ｅの接続端子Ｔ４．Ｔ５が設
けられている。接続端子Ｔ５は主端子Ｔ２と同電位であ
って共用することができる。
第１図において破線内のＧ Ｔ Ｏ、ＭＯ３ＦＥＴＱ、
引き抜き用のダイオードＤの各素子が複合半導体装置Ｃ
３を構威し、各素子は放熱板上にｔ置された絶縁基板に
チップとして搭載され、内部リートによって結線され外
部端子として主端子Ｔｌ、Ｔ２．スイッチング駆動端子
Ｔ３．ターンオン用直流電源Ｅの接続端子Ｔ４．Ｔ５を
設け、５端子構造にして封止される。
引き抜き用のダイオードＤの各素子が複合半導体装置Ｃ
３を構威し、各素子は放熱板上にｔ置された絶縁基板に
チップとして搭載され、内部リートによって結線され外
部端子として主端子Ｔｌ、Ｔ２．スイッチング駆動端子
Ｔ３．ターンオン用直流電源Ｅの接続端子Ｔ４．Ｔ５を
設け、５端子構造にして封止される。
なお、主端子Ｔ２とターンオン用直流電源Ｅの接続端子
Ｔ５とを共用化して４Ｍ子構造としてもよい。
Ｔ５とを共用化して４Ｍ子構造としてもよい。
直列接続した主電流引き抜き用のダイオードＤの順方向
電圧ｖ２は、ＭＯ３Ｆ Ｅ Ｔ Ｑのオン電圧ｖｏ９よ
りも高くなるようにしてあり、引き抜き用のダイオード
Ｄは所定の順方向電圧になるよう適当個数を直列接続し
である。実施例ではＶ□が略０．７Ｖ、■２を略５ｖと
したので、ダイオードは４〜５（Ｉｉを接続しである。
電圧ｖ２は、ＭＯ３Ｆ Ｅ Ｔ Ｑのオン電圧ｖｏ９よ
りも高くなるようにしてあり、引き抜き用のダイオード
Ｄは所定の順方向電圧になるよう適当個数を直列接続し
である。実施例ではＶ□が略０．７Ｖ、■２を略５ｖと
したので、ダイオードは４〜５（Ｉｉを接続しである。
接続端子Ｔ４．ＴＳ間に接続するターンオン用直流電源
Ｅの電圧ＶＥは上記のｖｒよりも低くｖ、＞ｖｇとなる
ように設定されている。
Ｅの電圧ＶＥは上記のｖｒよりも低くｖ、＞ｖｇとなる
ように設定されている。
次に第１図の複合半導体装置Ｃ５の動作を説明する。
複合半導体装ｆｉＣ３には、主電源ＰＳおよび負荷りを
主端子ＴＩ、Ｔ２に接続し、ＭＯ３ＦＥＴＱのゲートＧ
に設けたスイッチング駆動端子Ｔ３にスイッチング駆動
回路Ｂを接続し、さらに、接続端子Ｔ４．ＴＳ間にター
ンオン用直流電源Ｅを接続して動作させる。
主端子ＴＩ、Ｔ２に接続し、ＭＯ３ＦＥＴＱのゲートＧ
に設けたスイッチング駆動端子Ｔ３にスイッチング駆動
回路Ｂを接続し、さらに、接続端子Ｔ４．ＴＳ間にター
ンオン用直流電源Ｅを接続して動作させる。
複合半導体装置Ｃ８をターンオンさせるにはＭＯ３Ｆ
Ｅ Ｔ ＱのゲートＧにスイッチング駆動回路Ｂから駆
動電圧を印加して一０３Ｆ Ｅ Ｔ Ｑをオンにしてド
レインＤとソースＳとを導通させる。
Ｅ Ｔ ＱのゲートＧにスイッチング駆動回路Ｂから駆
動電圧を印加して一０３Ｆ Ｅ Ｔ Ｑをオンにしてド
レインＤとソースＳとを導通させる。
するとターンオン用直流電源Ｅによってターンオン用直
流電源Ｅの＋極→端子Ｔ４→ＧＴＯのゲートＧ→カソー
ドに４ ＭＯ３ＦＥＴＱのドレインＤ→ソースＳ→端子
Ｔ５→ターンオン用直流電源Ｅの一極の閉回路が形成さ
れ、ＧＴＯのゲートＧとカソードに間は順バイアスされ
ＧＴＯがターンオンする。
流電源Ｅの＋極→端子Ｔ４→ＧＴＯのゲートＧ→カソー
ドに４ ＭＯ３ＦＥＴＱのドレインＤ→ソースＳ→端子
Ｔ５→ターンオン用直流電源Ｅの一極の閉回路が形成さ
れ、ＧＴＯのゲートＧとカソードに間は順バイアスされ
ＧＴＯがターンオンする。
主電源ＰＳからの主電流Ｉ０は主端子Ｔｌ→ＧＴＯのア
ノードＡ→カソードに一＋１ｉｌＯ３ＦＥＴＱのドレイ
ンＤ→ソースＳ→主端子Ｔ２と流れ、主を源ＰＳから負
荷りに電力が供給される。
ノードＡ→カソードに一＋１ｉｌＯ３ＦＥＴＱのドレイ
ンＤ→ソースＳ→主端子Ｔ２と流れ、主を源ＰＳから負
荷りに電力が供給される。
次にこの複合半導体装ｍｃｓのＴＩ、７２間に流れてい
る主電流をオフさせる場合の動作について説明する。
る主電流をオフさせる場合の動作について説明する。
先ずスイッチング駆動回路Ｂから ＭＯ３ＦＥＴＱのゲ
ートＧに印加されている駆動電圧を停止すると −〇Ｓ
Ｆ Ｅ Ｔ ＱのドレインＤとソースＳ間はオフとなる
。
ートＧに印加されている駆動電圧を停止すると −〇Ｓ
Ｆ Ｅ Ｔ ＱのドレインＤとソースＳ間はオフとなる
。
すると、 ＭＯＳＦ Ｅ Ｔ Ｑを介して主端子ＴＩ。
７２間に流れていた主電流は遮断され、主電流はバイパ
スし、電流１．どなって主端子Ｔ１→ＧＴＯのアノード
Ａ→ゲートＧ→引き抜き用のダイオードＤ −＋ＭＯ３
ＦＥＴＱの’／−スＳ−＋主端子Ｔ２と流れ、主電流か
ＧＴＯのゲートＧから引抜かれ、ＧＴＯはターンオフす
る。
スし、電流１．どなって主端子Ｔ１→ＧＴＯのアノード
Ａ→ゲートＧ→引き抜き用のダイオードＤ −＋ＭＯ３
ＦＥＴＱの’／−スＳ−＋主端子Ｔ２と流れ、主電流か
ＧＴＯのゲートＧから引抜かれ、ＧＴＯはターンオフす
る。
ＧＴＯをターンオフさせるときのゲート引抜き電流は従
来の通常の場合は主電流の数分の−であるのに、この複
合半導体装ＭＣ８では１００％引抜くので、ターンオフ
時間は著しく短い。
来の通常の場合は主電流の数分の−であるのに、この複
合半導体装ＭＣ８では１００％引抜くので、ターンオフ
時間は著しく短い。
また、ダイオードにバイパスされた主電流によって引き
抜き用のタイオードＤのアノード・カソード間には順方
向電圧が発生し、ＭＯ３ＦＥＴＱのドレインＤとソース
Ｓ間には破線で示すように寄生のダイオードが内包され
ているので、ＧＴＯのゲートＧとカソードに間にはこの
順方向電圧性の逆バイアス電圧が印加されたのと等価に
なる。
抜き用のタイオードＤのアノード・カソード間には順方
向電圧が発生し、ＭＯ３ＦＥＴＱのドレインＤとソース
Ｓ間には破線で示すように寄生のダイオードが内包され
ているので、ＧＴＯのゲートＧとカソードに間にはこの
順方向電圧性の逆バイアス電圧が印加されたのと等価に
なる。
以上のようにＭＯＳＦ Ｅ Ｔ ＱのゲートＧに印加さ
れている駆動電圧を停止するだけで、ＧＴＯかターンオ
フし、主端子Ｔｌ、７２間はオフする。
れている駆動電圧を停止するだけで、ＧＴＯかターンオ
フし、主端子Ｔｌ、７２間はオフする。
これにより主電源ｐｓから負荷りへの電力の供給は断た
れる。
れる。
第２図は複合半導体装置の第２実施例を示している。
ｔ５１実施例と異なる部分は、引き抜き用のダイオード
Ｄを、ツェナーダイオードＺに置き換えたことであり、
他の構成は同様であるので同様の部位に同一符号を付し
て重複した説明を省略する。
Ｄを、ツェナーダイオードＺに置き換えたことであり、
他の構成は同様であるので同様の部位に同一符号を付し
て重複した説明を省略する。
ツェナーダイオード２のツェナー電圧Ｖｚは第１実施例
の引き抜き用のダイオードＤの場合と同様に約５ｖ位の
ものを使用することによってＭＯ８ＦＥＴＱのオン電圧
Ｖ。、よりも高く設定する。
の引き抜き用のダイオードＤの場合と同様に約５ｖ位の
ものを使用することによってＭＯ８ＦＥＴＱのオン電圧
Ｖ。、よりも高く設定する。
ｐｉ４２実施例のターンオンおよびターンオフ動作は第
１実施例と同様である。ターンオフ移行時の動作は主電
流！。がＭＯＳＦ Ｅ Ｔ Ｑのターンオフによってツ
ェナーダイオードｚにバイパスし、電流Ｉ、となってゲ
ートＧから主電流が引抜かれ、ＧＴＯはターンオフする
。
１実施例と同様である。ターンオフ移行時の動作は主電
流！。がＭＯＳＦ Ｅ Ｔ Ｑのターンオフによってツ
ェナーダイオードｚにバイパスし、電流Ｉ、となってゲ
ートＧから主電流が引抜かれ、ＧＴＯはターンオフする
。
なお、前記実施例は、図において破線枠内の複合半導体
装置として述べてきたが、複合半導体装置による、ある
いはソリッドステートによるスイッチング回路として本
発明の思想を実現することができる。
装置として述べてきたが、複合半導体装置による、ある
いはソリッドステートによるスイッチング回路として本
発明の思想を実現することができる。
第１図、第２図に示す複合半導体装置の構成および動作
についてはすでに述べたとおりであり、この複合半導体
装置の端子Ｔ４，７５間に直流電源Ｅを接続するとスイ
ッチング回路が構成される。
についてはすでに述べたとおりであり、この複合半導体
装置の端子Ｔ４，７５間に直流電源Ｅを接続するとスイ
ッチング回路が構成される。
そして、ターンオン用直流電［Ｅの電圧ｖ６は次のよう
にして決定される。
にして決定される。
まず複合半導体装置として構成される直列接続された引
き抜き用のダイオードＤのｊ＠方向電圧ｖ２、ツェナー
ダイオードＺのツェナー電圧Ｖ２に対し電源ＥのＶアは
Ｖ、＞Ｖ、若しくはＶ、＞Ｖ、とする。この理由は、Ｖ
、、Ｖ２よりもｖ６か高いと電源Ｅと、引き抜き用のダ
イオードＤまたは電源ＥとツェナーダイオードＺで閉回
路を形成し電源ＥからＧＴＯのゲートＧヘオン信号を送
ることが出来なくなるためである。
き抜き用のダイオードＤのｊ＠方向電圧ｖ２、ツェナー
ダイオードＺのツェナー電圧Ｖ２に対し電源ＥのＶアは
Ｖ、＞Ｖ、若しくはＶ、＞Ｖ、とする。この理由は、Ｖ
、、Ｖ２よりもｖ６か高いと電源Ｅと、引き抜き用のダ
イオードＤまたは電源ＥとツェナーダイオードＺで閉回
路を形成し電源ＥからＧＴＯのゲートＧヘオン信号を送
ることが出来なくなるためである。
図示を省略したか、引き抜き用のダイオードＤまたは引
き抜き用ツェナーダイオードＺに並列にコンデンサを接
続し、ＧＴＯのターンオフ動作初期に発生する跳あがり
電圧を吸収させてもよい。
き抜き用ツェナーダイオードＺに並列にコンデンサを接
続し、ＧＴＯのターンオフ動作初期に発生する跳あがり
電圧を吸収させてもよい。
以上のように電源Ｅを設定すると第１図、第２図のスイ
ッチング回路はターンオフ時には主電流がダイオードＤ
にバイパスしてターンオフし。
ッチング回路はターンオフ時には主電流がダイオードＤ
にバイパスしてターンオフし。
ターンオンはＭＯ３Ｆ Ｅ Ｔ ＱのゲートＧにターン
オン信号を送れば、電源ＥによってＧＴＯのゲートＧに
ターンオン信号が送られ、主電源ＰＳから負荷りへの供
給電力が制御される。
オン信号を送れば、電源ＥによってＧＴＯのゲートＧに
ターンオン信号が送られ、主電源ＰＳから負荷りへの供
給電力が制御される。
［発明の効果］
本発明に係る複合半導体装置およびスイッチング回路に
よれば次のような効果を上げることができる。
よれば次のような効果を上げることができる。
■、主電源電圧はＧＴＯとｌｌｌ０３Ｆ Ｅ Ｔによっ
て分圧されるため１Ｍ０８Ｆ Ｅ Ｔたけでは不可能な
高電圧の主電源にも対応することができる。
て分圧されるため１Ｍ０８Ｆ Ｅ Ｔたけでは不可能な
高電圧の主電源にも対応することができる。
■、 ＭＯ３Ｆ Ｅ Ｔに主電流を流して８制御する
ようにしたので、ＧＴＯと共働する大容量のＭＯＳＦＥ
Ｔによって高速のスイッチングを行なうことができる。
ようにしたので、ＧＴＯと共働する大容量のＭＯＳＦＥ
Ｔによって高速のスイッチングを行なうことができる。
■、ＧＴＯかターンオフする時にゲートから引抜かれる
電流は主電流のバイパスとなるので、主電流と同じであ
り、ＧＴＯをターンオフさせるときのゲート引抜き電流
が従来の通常の場合は主電流の数分の−であるのに、本
願の場合は１００％引抜くので、ターンオフ時間は著し
く短縮され、スイッチングスピードが早い。
電流は主電流のバイパスとなるので、主電流と同じであ
り、ＧＴＯをターンオフさせるときのゲート引抜き電流
が従来の通常の場合は主電流の数分の−であるのに、本
願の場合は１００％引抜くので、ターンオフ時間は著し
く短縮され、スイッチングスピードが早い。
■、従来のＧＴＯのスイッチング駆動回路はカソードに
とデー１０間を順バイアスするときくターンオン〉と逆
バイアス（ターンオフ）するときと両極性の電源を包含
しなければならないか本発明の場合は一極性の直流電源
のみで動作させることができ２回路構成が簡略化される
。
とデー１０間を順バイアスするときくターンオン〉と逆
バイアス（ターンオフ）するときと両極性の電源を包含
しなければならないか本発明の場合は一極性の直流電源
のみで動作させることができ２回路構成が簡略化される
。
第１図は本発明の第１実施例に係る複合半導体装置を示
す回路図、第２図は第２実施例に係る複合半導体装置を
示す回路図である。 ＣＳ・・・複合半導体装置 ＧＴＯ・・・ゲートターンオフサイリスタＱ・・・電界
効果トランジスタ（ＭＯＳＦＥＴ）Ｄ・・・引き抜き用
のダイオード Ｅ・・・ターンオン用直流電源 ｐｓ・・・主電源 Ｌ・・・負荷第２図
す回路図、第２図は第２実施例に係る複合半導体装置を
示す回路図である。 ＣＳ・・・複合半導体装置 ＧＴＯ・・・ゲートターンオフサイリスタＱ・・・電界
効果トランジスタ（ＭＯＳＦＥＴ）Ｄ・・・引き抜き用
のダイオード Ｅ・・・ターンオン用直流電源 ｐｓ・・・主電源 Ｌ・・・負荷第２図
Claims (1)
- 【特許請求の範囲】 １大電力を高速度でスイッチングするためのスイッチン
グ回路に使用される複合半導体装置において、 ゲートターンオフサイリスタのカソードと電界効果トラ
ンジスタのドレインとを直列接続し、前記ゲートターン
オフサイリスタのゲートと前記電界効果トランジスタの
ソース間に、ゲートターンオフサイリスタのゲートから
ターンオフ時に電流を引き抜けるよう電界効果トランジ
スタのオン電圧より少なくとも数倍高い順方向電圧を有
する引き抜き用のダイオードを介挿し、 前記ゲートターンオフサイリスタのアノードと電界効果
トランジスタのソースとに電源および負荷を接続する主
端子を設け、前記電界効果トランジスタのゲートにスイ
ッチング駆動端子を設け、前記ダイオードに接続するタ
ーンオン用直流電源の接続端子を設け、各要素を封止し
たことを特徴とする複合半導体装置。 ２大電力を高速度でスイッチングするためのスイッチン
グ回路に使用される複合半導体装置において、 ゲートターンオフサイリスタのカソードと電界効果トラ
ンジスタのドレインとを直列接続し、前記ゲートターン
オフサイリスタのゲートと前記電界効果トランジスタの
ソース間に、ゲートターンオフサイリスタのゲートから
ターンオフ時に電流を引き抜けるよう電界効果トランジ
スタのオン電圧より数倍高いツェナー電圧を有するツェ
ナーダイオードを介挿し、 前記ゲートターンオフサイリスタのアノードと電界効果
トランジスタのソースとに電源および負荷を接続する主
端子を設け、前記電界効果トランジスタのゲートにスイ
ッチング駆動端子を設け、前記ツェナーダイオードに接
続するターンオン用直流電源の接続端子を設け、各要素
を封止したことを特徴とする複合半導体装置。 ３大電力を高速度でスイッチングするためのスイッチン
グ回路において、 ゲートターンオフサイリスタのカソードと電界効果トラ
ンジスタのドレインとを直列接続し、前記ゲートターン
オフサイリスタのゲートと前記電界効果トランジスタの
ソース間に、ゲートターンオフサイリスタのゲートから
ターンオフ時に電流を引き抜けるよう電界効果トランジ
スタのオン電圧より数倍高い順方向電圧のダイオードま
たは電界効果トランジスタのオン電圧より数倍高いツェ
ナー電圧を有するツェナーダイオードを介挿し、 前記ゲートターンオフサイリスタのアノードと電界効果
トランジスタのソースとに電源および負荷を接続し、前
記電界効果トランジスタのゲートにスイッチング駆動入
力を接続し、 前記ダイオードの両端に、ゲートターンオフサイリスタ
のゲート側を正極、電界効果トランジスタのソース側を
負極とした、前記ダイオードの順方向電圧または前記ツ
ェナー電圧より低い電圧のターンオン用直流電源を接続
したことを特徴とするスイッチング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18131489A JPH0345011A (ja) | 1989-07-13 | 1989-07-13 | 複合半導体装置およびスイッチング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18131489A JPH0345011A (ja) | 1989-07-13 | 1989-07-13 | 複合半導体装置およびスイッチング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0345011A true JPH0345011A (ja) | 1991-02-26 |
Family
ID=16098514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18131489A Pending JPH0345011A (ja) | 1989-07-13 | 1989-07-13 | 複合半導体装置およびスイッチング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0345011A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008089797A (ja) * | 2006-09-29 | 2008-04-17 | Hamamatsu Photonics Kk | 許可信号生成回路及びそれを用いた閃光放電管用電源回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60214566A (ja) * | 1984-04-11 | 1985-10-26 | Meidensha Electric Mfg Co Ltd | Ｇｔｏサイリスタ |
-
1989
- 1989-07-13 JP JP18131489A patent/JPH0345011A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60214566A (ja) * | 1984-04-11 | 1985-10-26 | Meidensha Electric Mfg Co Ltd | Ｇｔｏサイリスタ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008089797A (ja) * | 2006-09-29 | 2008-04-17 | Hamamatsu Photonics Kk | 許可信号生成回路及びそれを用いた閃光放電管用電源回路 |
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