JPH0311573B2 - - Google Patents
Info
- Publication number
- JPH0311573B2 JPH0311573B2 JP58050852A JP5085283A JPH0311573B2 JP H0311573 B2 JPH0311573 B2 JP H0311573B2 JP 58050852 A JP58050852 A JP 58050852A JP 5085283 A JP5085283 A JP 5085283A JP H0311573 B2 JPH0311573 B2 JP H0311573B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- main
- sub
- base
- drive circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004804 winding Methods 0.000 claims description 21
- 230000005669 field effect Effects 0.000 claims 2
- 229910044991 metal oxide Inorganic materials 0.000 claims 1
- 150000004706 metal oxides Chemical group 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000004907 flux Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000004146 energy storage Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はトランジスタ駆動回路に係り、特にパ
ワートランジスタの開閉駆動を行なう回路とし
て、高周波で大電力を開閉制御するチヨツパ、イ
ンバータ等に好適なトランジスタ開閉駆動回路に
関するものである。
ワートランジスタの開閉駆動を行なう回路とし
て、高周波で大電力を開閉制御するチヨツパ、イ
ンバータ等に好適なトランジスタ開閉駆動回路に
関するものである。
一般に、パワートランジスタを開閉制御して電
力を変換する回路等においては、トランジスタの
スイツチング損失及び定常損失（VCE(sat)）を低減
するために、パワートランジスタに、正、逆とも
十分に大きなベース駆動電流を高速に流す必要が
あり、しかも、パワートランジスタの制御性能が
良好でなくてはならない。
力を変換する回路等においては、トランジスタの
スイツチング損失及び定常損失（VCE(sat)）を低減
するために、パワートランジスタに、正、逆とも
十分に大きなベース駆動電流を高速に流す必要が
あり、しかも、パワートランジスタの制御性能が
良好でなくてはならない。
従来、この種のトランジスタ駆動回路として、
第１図に示されるものが知られている。第１図ａ
は従来の一例を示すパワートランジスタ駆動回路
である。
第１図に示されるものが知られている。第１図ａ
は従来の一例を示すパワートランジスタ駆動回路
である。
第１図ａに示す駆動回路において、Q1は主ト
ランジスタで、主トランジスタQ1のエミツタ側
から直列に副トランジスタQ2が接続されている。
主トランジスタQ1のベースからはダイオードD1，
D2，D3が直列に副トランジスタQ2のエミツタに
接続されている。この駆動回路において、主トラ
ンジスタQ1のターンオンは、主トランジスタQ1
と副トランジスタQ2を同時に順方向にバイアス
することによつて行なつており、ターンオフは、
副トランジスタQ2をターンオフすることによつ
て行なつている。これを詳しく説明すると、まず
副トランジスタQ2がターンオフすると主トラン
ジスタQ1のエミツタが瞬時にオープンされたこ
とになる、しかし主トランジスタQ1のベースは
依然余剰キヤリアで飽和したままであり、よつて
コレクタ−ベース間の抵抗は低いままである。そ
の結果主トランジスタQ1のコレクタ−電流IBは主
トランジスタQ1のベースから副トランジスタQ2
のエミツタに接続されているダイオードD1，D2，
D3を通して流れる。この電流IBは余剰キヤリアを
消し去つたのちコレクター電流ICをしや断する。
従つて、主トランジスタQ1はターンオフする。
ランジスタで、主トランジスタQ1のエミツタ側
から直列に副トランジスタQ2が接続されている。
主トランジスタQ1のベースからはダイオードD1，
D2，D3が直列に副トランジスタQ2のエミツタに
接続されている。この駆動回路において、主トラ
ンジスタQ1のターンオンは、主トランジスタQ1
と副トランジスタQ2を同時に順方向にバイアス
することによつて行なつており、ターンオフは、
副トランジスタQ2をターンオフすることによつ
て行なつている。これを詳しく説明すると、まず
副トランジスタQ2がターンオフすると主トラン
ジスタQ1のエミツタが瞬時にオープンされたこ
とになる、しかし主トランジスタQ1のベースは
依然余剰キヤリアで飽和したままであり、よつて
コレクタ−ベース間の抵抗は低いままである。そ
の結果主トランジスタQ1のコレクタ−電流IBは主
トランジスタQ1のベースから副トランジスタQ2
のエミツタに接続されているダイオードD1，D2，
D3を通して流れる。この電流IBは余剰キヤリアを
消し去つたのちコレクター電流ICをしや断する。
従つて、主トランジスタQ1はターンオフする。
このターンオフのメカニズムは副トランジスタ
を使用することにより、パワートランジスタの高
速スイツチングを大きな逆バイアス電源なしで可
能にしている。しかも、高耐圧化が容易である。
しかしながらパワートランジスタの高耐圧化と直
流電流増幅率hfeとは相反する関係にあるので、
一般的にこの種のパワートランジスタのhfeは低
い、この結果主トランジスタを順バイアスする回
路は大きくなり、その回路に消費される損失も大
きくなる。またその他の例として第１図ｂに示す
移動回路がある。第１図ｂに示す駆動回路ではパ
ワートランジスタON用変成器T1の動作を磁気エ
ネルギー蓄積形として用いており、高速で大き
い、ベース電流を流すことができるものである。
を使用することにより、パワートランジスタの高
速スイツチングを大きな逆バイアス電源なしで可
能にしている。しかも、高耐圧化が容易である。
しかしながらパワートランジスタの高耐圧化と直
流電流増幅率hfeとは相反する関係にあるので、
一般的にこの種のパワートランジスタのhfeは低
い、この結果主トランジスタを順バイアスする回
路は大きくなり、その回路に消費される損失も大
きくなる。またその他の例として第１図ｂに示す
移動回路がある。第１図ｂに示す駆動回路ではパ
ワートランジスタON用変成器T1の動作を磁気エ
ネルギー蓄積形として用いており、高速で大き
い、ベース電流を流すことができるものである。
変成器T1は、帰還巻線W1を備えており、これ
により、一度主トランジスタQ1がONすると、そ
のベース電流はコレクタ−電流により維持される
方向に作用するので、ONに要する駆動側に電力
供給量が低減できる。しかしこの変成器帰還方式
は負荷３に供給する電力を０〜100％まで制御す
ることができず、その制御性能が悪いという欠点
を持つている。このことを具体的に説明すると、
変成器T1が帰還巻線W1によつて正帰還を維持し
ようとすると、必ず変成器T1の磁束をリセツト
するリセツト期間が必要となり、このリセツト期
間が制御不能期間となるからであつて、原理的に
も100％導通（全導通）は、実現できない。これ
とは別に同じ変成器帰還方式で制御性を良くした
方式もあるが今度はバイアス回路が大型化し複雑
となる。
により、一度主トランジスタQ1がONすると、そ
のベース電流はコレクタ−電流により維持される
方向に作用するので、ONに要する駆動側に電力
供給量が低減できる。しかしこの変成器帰還方式
は負荷３に供給する電力を０〜100％まで制御す
ることができず、その制御性能が悪いという欠点
を持つている。このことを具体的に説明すると、
変成器T1が帰還巻線W1によつて正帰還を維持し
ようとすると、必ず変成器T1の磁束をリセツト
するリセツト期間が必要となり、このリセツト期
間が制御不能期間となるからであつて、原理的に
も100％導通（全導通）は、実現できない。これ
とは別に同じ変成器帰還方式で制御性を良くした
方式もあるが今度はバイアス回路が大型化し複雑
となる。
本発明は上記のような従来のものの欠点を除去
するためになされたもので、主トランジスタと、
主トランジスタのエミツタに接続された副トラン
ジスタと、主トランジスタのベース・副トランジ
スタのエミツタに接続されたベース供給回路と、
同じく主トランジスタのベースと副トランジスタ
のエミツタに接続されたダイオードより成るバイ
パス回路を備え、前記ベース供給回路により、前
記主トランジスタの蓄積時間よりも短かい周期の
断続時間を持つパルス列のベース電流を前記主ト
ランジスタに供給し、前記副トランジスタを開閉
駆動することにより、該主トランジスタを駆動す
るようにしてなる構成を有し、この主トランジス
タのスイツチング損失、定常損失を低下させると
共に、ベース供給回路を小形化し、制御性能を向
上させるべくトランジスタ駆動回路を提供するこ
とを目的としている。
するためになされたもので、主トランジスタと、
主トランジスタのエミツタに接続された副トラン
ジスタと、主トランジスタのベース・副トランジ
スタのエミツタに接続されたベース供給回路と、
同じく主トランジスタのベースと副トランジスタ
のエミツタに接続されたダイオードより成るバイ
パス回路を備え、前記ベース供給回路により、前
記主トランジスタの蓄積時間よりも短かい周期の
断続時間を持つパルス列のベース電流を前記主ト
ランジスタに供給し、前記副トランジスタを開閉
駆動することにより、該主トランジスタを駆動す
るようにしてなる構成を有し、この主トランジス
タのスイツチング損失、定常損失を低下させると
共に、ベース供給回路を小形化し、制御性能を向
上させるべくトランジスタ駆動回路を提供するこ
とを目的としている。
以下、本発明の一実施例を図に従つて説明す
る。
る。
第２図は本発明の一実施例を示すパワートラン
ジスタ駆動回路図であつて、第１図と同等部分は
同一符号を用いて表示してあり、その詳細な説明
は省略する。
ジスタ駆動回路図であつて、第１図と同等部分は
同一符号を用いて表示してあり、その詳細な説明
は省略する。
第２図において、主パワートランジスタON用
変成器T1の３次巻線W3は、ON制御用トランジ
スタQ3直流電源１１との直列に接続され、この
ON制御用トランジスタQ3のベースにはON制御
用信号が抵抗R1を介して入力される。
変成器T1の３次巻線W3は、ON制御用トランジ
スタQ3直流電源１１との直列に接続され、この
ON制御用トランジスタQ3のベースにはON制御
用信号が抵抗R1を介して入力される。
変成器T1の２次巻線W2は、３次巻線W3と、逆
極性の関係にあり、一方の端子が整流ダイオード
D5を介して主パワートランジスタQ1のベースに
接続され、他方の端子は副トランジスタQ2のエ
ミツタに接続される。変成器T1の１次巻線W1
は、２次巻線W2と同極性の関係にあり、主パワ
ートランジスタQ1、副トランジスタQ2と負荷３
とに直列に接続され、主回路側直流電源１から電
流の供給が行なわれる。副トランジスタQ2は変
成器T1の１次巻線W1と、主パワートランジスタ
Q1などに直列に接続されて、主パワートランジ
スタQ1のベースから副トランジスタQ2のエミツ
タに接続されているダイオードD1，D2，D3と共
に主パワートランジスタQ1のターンオフを主に
司る。第３図は第２図に示すパワートランジスタ
駆動回路における各部の出力波形図である。
極性の関係にあり、一方の端子が整流ダイオード
D5を介して主パワートランジスタQ1のベースに
接続され、他方の端子は副トランジスタQ2のエ
ミツタに接続される。変成器T1の１次巻線W1
は、２次巻線W2と同極性の関係にあり、主パワ
ートランジスタQ1、副トランジスタQ2と負荷３
とに直列に接続され、主回路側直流電源１から電
流の供給が行なわれる。副トランジスタQ2は変
成器T1の１次巻線W1と、主パワートランジスタ
Q1などに直列に接続されて、主パワートランジ
スタQ1のベースから副トランジスタQ2のエミツ
タに接続されているダイオードD1，D2，D3と共
に主パワートランジスタQ1のターンオフを主に
司る。第３図は第２図に示すパワートランジスタ
駆動回路における各部の出力波形図である。
次に、上記第２図に示される本発明の一実施例
であるパワートランジスタ駆動回路の動作につい
て、第３図を参照しながら説明する。
であるパワートランジスタ駆動回路の動作につい
て、第３図を参照しながら説明する。
まず、主パワートランジスタQ1を周期τ1で、
かつ導通時間τ2で駆動するものとして、この基本
信号を第３図ａで示すe1とする。この信号e1とは
無関係に周期τ1に対して十分に小さいパルス幅τ4
で周期τ3のパルス列を作成し、この信号を第３図
ｂに示すe2とする。上記の信号e1を第２図のＡ端
子、e2をＢ端子に入力したとすると、トランジス
タQ3は時間τ4の期間ONし、時間τ3−τ4の期間
OFFする。これによりトランジスタQ3がONする
時、変成器T1の各巻線W1，W2，W3の電圧極性
は第２図ａの黒点で示す極性がプラス電圧となる
ため、２次巻線W2には電流が流れず、主パワー
トランジスタQ1はしや断状態となる。したがつ
て、１次巻線W1にも電流は流れず、３次巻線W3
のみに電流が流れて変成器T1は、磁気エネルギ
を蓄える。トランジスタQ3が時間τ4後にOFFの
状態となると、変成器T1の磁気エネルギーは２
次巻線W2及び整流ダイオードD5を介して放出さ
れる。この時副トランジスタQ2は信号e1により
ON状態であるので主パワートランジスタQ1にベ
ース電流IB1が流れる。このベース電流IB1は２次
巻線W2が巻線のインダクタンスにより高電圧が
発生し得る状態になつていたので急速に流れ始め
る。これにより、主パワートランジスタQ1は導
通して負荷電流ICが流れるので１次巻線W1にも
負荷電流が流れ、この１次巻線W1と２次巻線W2
とは変流器の関係となり、主パワートランジスタ
Q1のベース電流が維持される。ところが、変成
器T1の磁束は、整流ダイオードD5の順方向電圧
と主パワートランジスタQ1のベース・エミツタ
間電圧と副トランジスタQ2の飽和電圧の積分に
より変化するので、変成器T1が上記のような変
流器の関係を維持しようとすると、この変成器
T1の磁束は、いずれ、どちらか一方方向に飽和
する。しかるに時間τ3−τ4後に再びトランジスタ
Q3がONとなると、主パワートランジスタQ1には
整流ダイオードD5の整流作用により逆方向電流
が流れないので、主パワートランジスタQ1の蓄
積時間により、主パワートランジスタQ1がしや
断状態にならない内に変成器T1の磁束がリセツ
トされ、この磁束のリセツトにより再び主パワー
トランジスタQ1のベースには１次巻線W1と２次
巻線W2との間の変流器の関係によつて電流が供
給される。したがつて、トランジスタQ3に第３
図ｂに示すようなパルス列が印加され続ける限
り、主パワートランジスタQ1は導通状態を続け
る。
かつ導通時間τ2で駆動するものとして、この基本
信号を第３図ａで示すe1とする。この信号e1とは
無関係に周期τ1に対して十分に小さいパルス幅τ4
で周期τ3のパルス列を作成し、この信号を第３図
ｂに示すe2とする。上記の信号e1を第２図のＡ端
子、e2をＢ端子に入力したとすると、トランジス
タQ3は時間τ4の期間ONし、時間τ3−τ4の期間
OFFする。これによりトランジスタQ3がONする
時、変成器T1の各巻線W1，W2，W3の電圧極性
は第２図ａの黒点で示す極性がプラス電圧となる
ため、２次巻線W2には電流が流れず、主パワー
トランジスタQ1はしや断状態となる。したがつ
て、１次巻線W1にも電流は流れず、３次巻線W3
のみに電流が流れて変成器T1は、磁気エネルギ
を蓄える。トランジスタQ3が時間τ4後にOFFの
状態となると、変成器T1の磁気エネルギーは２
次巻線W2及び整流ダイオードD5を介して放出さ
れる。この時副トランジスタQ2は信号e1により
ON状態であるので主パワートランジスタQ1にベ
ース電流IB1が流れる。このベース電流IB1は２次
巻線W2が巻線のインダクタンスにより高電圧が
発生し得る状態になつていたので急速に流れ始め
る。これにより、主パワートランジスタQ1は導
通して負荷電流ICが流れるので１次巻線W1にも
負荷電流が流れ、この１次巻線W1と２次巻線W2
とは変流器の関係となり、主パワートランジスタ
Q1のベース電流が維持される。ところが、変成
器T1の磁束は、整流ダイオードD5の順方向電圧
と主パワートランジスタQ1のベース・エミツタ
間電圧と副トランジスタQ2の飽和電圧の積分に
より変化するので、変成器T1が上記のような変
流器の関係を維持しようとすると、この変成器
T1の磁束は、いずれ、どちらか一方方向に飽和
する。しかるに時間τ3−τ4後に再びトランジスタ
Q3がONとなると、主パワートランジスタQ1には
整流ダイオードD5の整流作用により逆方向電流
が流れないので、主パワートランジスタQ1の蓄
積時間により、主パワートランジスタQ1がしや
断状態にならない内に変成器T1の磁束がリセツ
トされ、この磁束のリセツトにより再び主パワー
トランジスタQ1のベースには１次巻線W1と２次
巻線W2との間の変流器の関係によつて電流が供
給される。したがつて、トランジスタQ3に第３
図ｂに示すようなパルス列が印加され続ける限
り、主パワートランジスタQ1は導通状態を続け
る。
次いで第３図ａに示すように、時間T1におい
て副トランジスタQ2のベースに加えられていた
信号e1をしや断する。すると副トランジスタQ2
はしや断状態となり、今まで流れていた主パワー
トランジスタQ1のベース電流もしや断され、主
パワートランジスタQ1のエミツタも瞬時にオー
プンされたことになる。しかも主パワートランジ
スタQ1のベースは依然余剰キヤリアで飽和した
ままである、よつてコレクタ−ベース間の抵抗は
低いままである。その結果主パワートランジスタ
Q1の電流IB2は、主パワートランジスタQ1のベー
スから副トランジスタQ2のエミツタに接続され
ているダイオードD1，D2，D3を通して流れる。
この電流IBは、余剰キヤリアを消し去つたのちコ
レクタ−電流ICをしや断する。従つて主パワート
ランジスタQ1は高速でターンオフする。
て副トランジスタQ2のベースに加えられていた
信号e1をしや断する。すると副トランジスタQ2
はしや断状態となり、今まで流れていた主パワー
トランジスタQ1のベース電流もしや断され、主
パワートランジスタQ1のエミツタも瞬時にオー
プンされたことになる。しかも主パワートランジ
スタQ1のベースは依然余剰キヤリアで飽和した
ままである、よつてコレクタ−ベース間の抵抗は
低いままである。その結果主パワートランジスタ
Q1の電流IB2は、主パワートランジスタQ1のベー
スから副トランジスタQ2のエミツタに接続され
ているダイオードD1，D2，D3を通して流れる。
この電流IBは、余剰キヤリアを消し去つたのちコ
レクタ−電流ICをしや断する。従つて主パワート
ランジスタQ1は高速でターンオフする。
すなわち蓄積時間tsもフオールタイムtfも非常
に小さいので損失も少ない。
に小さいので損失も少ない。
この時当然トランジスタQ3、全パワートラン
ジスタQ1のベース電流IB1を供給しようとしまい
と関係はない。すなわち副トランジスタQ2とは
無関係に動作しても良い。したがつてベース供給
回路が簡単化する。
ジスタQ1のベース電流IB1を供給しようとしまい
と関係はない。すなわち副トランジスタQ2とは
無関係に動作しても良い。したがつてベース供給
回路が簡単化する。
第２図ｂは副トランジスタQ2にパワー
MOSFET M2を使用したものであり、又第４図
は本発明の他の実施例であり副トランジスタQ2
と１次巻線W1の位置を変えたものであるが同様
の効果が得られる。
MOSFET M2を使用したものであり、又第４図
は本発明の他の実施例であり副トランジスタQ2
と１次巻線W1の位置を変えたものであるが同様
の効果が得られる。
以上のように、本発明に係るトランジスタ駆動
回路によれば、ベース供給回路によりパワートラ
ンジスタの蓄積時間よりも短かい周期の断続時間
を持つパルス列のベース電流を上記パワートラン
ジスタに供給し続け、副トランジスタを開閉する
ことにより、このパワートランジスタを駆動する
と共に、オフ時にバイパス回路により、上記パワ
ートランジスタのベース電流を副トランジスタの
エミツタに流すようにした構成となしたので、少
ない駆動電力で主トランジスタを駆動でき、かつ
高周波スイツチング、高耐圧化が容易で、パワー
損失も少ない高性能のパワートランジスタ駆動回
路が実現出来る優れた効果を奏するものである。
回路によれば、ベース供給回路によりパワートラ
ンジスタの蓄積時間よりも短かい周期の断続時間
を持つパルス列のベース電流を上記パワートラン
ジスタに供給し続け、副トランジスタを開閉する
ことにより、このパワートランジスタを駆動する
と共に、オフ時にバイパス回路により、上記パワ
ートランジスタのベース電流を副トランジスタの
エミツタに流すようにした構成となしたので、少
ない駆動電力で主トランジスタを駆動でき、かつ
高周波スイツチング、高耐圧化が容易で、パワー
損失も少ない高性能のパワートランジスタ駆動回
路が実現出来る優れた効果を奏するものである。
第１図ａ，ｂは従来のパワートランジスタ駆動
を示す回路図、第２図ａ，ｂは本発明の一実施例
を示す回路図、第３図ａないしｃは第２図に示す
回路における各部の出力波形図、第４図は本発明
の他の実施例を示す回路図である。 １，１１…直流電源、３…負荷、Q1…主パワ
ートランジスタ、Q2…副トランジスタ、Q3…ト
ランジスタ、T1…変成器、D5…整流ダイオード、
D1，D2，D3…ダイオード。なお、図中、同一符
号は同一、又は相当部分を示す。
を示す回路図、第２図ａ，ｂは本発明の一実施例
を示す回路図、第３図ａないしｃは第２図に示す
回路における各部の出力波形図、第４図は本発明
の他の実施例を示す回路図である。 １，１１…直流電源、３…負荷、Q1…主パワ
ートランジスタ、Q2…副トランジスタ、Q3…ト
ランジスタ、T1…変成器、D5…整流ダイオード、
D1，D2，D3…ダイオード。なお、図中、同一符
号は同一、又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 主トランジスタと、該主トランジスタのエミ
ツタに接続されたコレクタを持つ副トランジスタ
と、該主トランジスタのベース・該副トランジス
タのエミツタに接続され、前記主トランジスタの
蓄積時間よりも短かい周期の断続時間を持つパル
ス列のベース電流を該主トランジスタに供給する
ベース供給回路と、オフ時に該主トランジスタの
ベース電流を該副トランジスタのエミツタに流す
バイパス回路とより成り、該副トランジスタを開
閉することにより、該主トランジスタを駆動する
ようにしてなる構成としたことを特徴とするトラ
ンジスタ駆動回路。 ２ バイパス回路は、ベース供給回路と並列にダ
イオードを接続することを特徴とする特許請求の
範囲第１項記載のトランジスタ駆動回路。 ３ ベース供給回路より供給するベース電流は、
変成器を介して与えるようにしたことを特徴とす
る特許請求の範囲第１項または第２項記載のトラ
ンジスタ駆動回路。 ４ 変成器には、主トランジスタのコレクタ・エ
ミツタ間の通電電流が流れる帰還巻線が具備され
ていることを特徴とする特許請求の範囲第３項記
載のトランジスタ駆動回路。 ５ 副トランジスタが電界効果トランジスタで構
成されていることを特徴とする特許請求の範囲第
１項、第２項、第３項または第４項のいずれかに
記載のトランジスタ駆動回路。 ６ 副トランジスタが金属酸化被膜電界効果トラ
ンジスタで構成されていることを特徴とする特許
請求の範囲第１項、第２項、第３項または第４項
のいずれかに記載のトランジスタ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58050852A JPS59176928A (ja) | 1983-03-26 | 1983-03-26 | トランジスタ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58050852A JPS59176928A (ja) | 1983-03-26 | 1983-03-26 | トランジスタ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59176928A JPS59176928A (ja) | 1984-10-06 |
| JPH0311573B2 true JPH0311573B2 (ja) | 1991-02-18 |
Family
ID=12870247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58050852A Granted JPS59176928A (ja) | 1983-03-26 | 1983-03-26 | トランジスタ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59176928A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59178821A (ja) * | 1983-03-29 | 1984-10-11 | Mitsubishi Electric Corp | トランジスタ駆動回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50137461A (ja) * | 1974-04-11 | 1975-10-31 | ||
| JPS5466066A (en) * | 1977-11-05 | 1979-05-28 | Toshiba Corp | Base driver circuit for transistor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54103145U (ja) * | 1977-12-28 | 1979-07-20 |
-
1983
- 1983-03-26 JP JP58050852A patent/JPS59176928A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50137461A (ja) * | 1974-04-11 | 1975-10-31 | ||
| JPS5466066A (en) * | 1977-11-05 | 1979-05-28 | Toshiba Corp | Base driver circuit for transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59176928A (ja) | 1984-10-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4716514A (en) | Synchronous power rectifier | |
| GB2080651A (en) | Voltage controlled non-saturating semiconductor switch and voltage converter circuits employing same | |
| EP0184963A2 (en) | Synchronous power rectifier and applications thereof | |
| JPS61288617A (ja) | 半導体装置 | |
| JPH0311574B2 (ja) | ||
| JPH0311573B2 (ja) | ||
| JPS6151406B2 (ja) | ||
| JPH0562826A (ja) | バルブ駆動用ソレノイドの電流制御回路 | |
| JP2737391B2 (ja) | リンギングチョークコンバータ | |
| JPS6041546B2 (ja) | ゲ−トタ−ンオフ・サイリスタのゲ−ト制御回路 | |
| JPH0330881Y2 (ja) | ||
| JPH0328845B2 (ja) | ||
| JPH04157918A (ja) | スイッチング装置 | |
| JPH0445303Y2 (ja) | ||
| JPH062475Y2 (ja) | スイッチング電源装置 | |
| KR940005059Y1 (ko) | 인버터 베이스 드라이브 회로 | |
| JPH0426528B2 (ja) | ||
| JPS58188929A (ja) | トランジスタ駆動回路 | |
| JPS5816370B2 (ja) | スイツチングトランジスタクドウカイロ | |
| JPH055699Y2 (ja) | ||
| JPH0424655Y2 (ja) | ||
| JP2509611B2 (ja) | 電流ドライブコンバ−タ | |
| JPS6027224A (ja) | Ｆｅｔのドライブ回路 | |
| JP2863614B2 (ja) | スイッチング電源回路 | |
| JPS619173A (ja) | 電力スイツチング回路 |