JPS6027224A - Ｆｅｔのドライブ回路 - Google Patents
Ｆｅｔのドライブ回路Info
- Publication number
- JPS6027224A JPS6027224A JP58135014A JP13501483A JPS6027224A JP S6027224 A JPS6027224 A JP S6027224A JP 58135014 A JP58135014 A JP 58135014A JP 13501483 A JP13501483 A JP 13501483A JP S6027224 A JPS6027224 A JP S6027224A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- transformer
- turned
- gate
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04126—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in bipolar transistor switches
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高速スイッチングを要求されるＦＥＴのドライ
ブ回路に関する。
ブ回路に関する。
スイッチングレギュレータ等に使用されるスイッチ素子
はそのスイッチング速度を高めることが望まれる。
はそのスイッチング速度を高めることが望まれる。
従来、ＦＥＴをスイッチング素子として使用する場合、
オフ時のスイッチング速度はゲートソース間に蓄積され
た電荷を放′成する速度によって決定されるためドライ
ブ回路にはトランスヲ使用しトランスのフライバック電
圧を利用してゲートソース間の電荷を放電する方法が考
えられるが、この方法においてはオンデユーテイが小さ
くなるとトランスに蓄積されるエネルギーが減少するこ
とによりフライバック電圧が減少し、スイッチング速度
が遅くなるという欠点があった。
オフ時のスイッチング速度はゲートソース間に蓄積され
た電荷を放′成する速度によって決定されるためドライ
ブ回路にはトランスヲ使用しトランスのフライバック電
圧を利用してゲートソース間の電荷を放電する方法が考
えられるが、この方法においてはオンデユーテイが小さ
くなるとトランスに蓄積されるエネルギーが減少するこ
とによりフライバック電圧が減少し、スイッチング速度
が遅くなるという欠点があった。
また、この欠点を除去するためにＦＥＴのソースドレイ
ン間に抵抗を接続するという方法も考えられるが、この
場合ＦＢＴをオンする期１１ｔｌに抵抗に゛覗流が流れ
ドライブ電力が増加するという欠点があった。
ン間に抵抗を接続するという方法も考えられるが、この
場合ＦＢＴをオンする期１１ｔｌに抵抗に゛覗流が流れ
ドライブ電力が増加するという欠点があった。
本発明の目的はドライブ電力を増加させることなしにそ
のオフ時のスイッチング速度を高速化したＦＢＴのドラ
イブ回路を提供することにある。
のオフ時のスイッチング速度を高速化したＦＢＴのドラ
イブ回路を提供することにある。
前記目的を達成するために本発明によるＦＥＴのドライ
ブ回路はＦＢＴのゲートソース間にスイッチ素子を設け
、ＦＥＴを実動するトランスの２次側の一端にダイオー
ドを介してＦＢＴのゲートを接続し、２次側の他端にＰ
ＥＴのソースを接続し、スイッチ素子の制御端子を２次
側の一端とダーｆオードの接続点に接読して構成しであ
る。
ブ回路はＦＢＴのゲートソース間にスイッチ素子を設け
、ＦＥＴを実動するトランスの２次側の一端にダイオー
ドを介してＦＢＴのゲートを接続し、２次側の他端にＰ
ＥＴのソースを接続し、スイッチ素子の制御端子を２次
側の一端とダーｆオードの接続点に接読して構成しであ
る。
前記構成によれば本発明の目的は完全に達成される。
以下、本発明の実施例を第１図に基づいて説明する。第
１図は本発明によるドライブ回路でスイッチ素子にトラ
ンジスタを使用した例を示している。
１図は本発明によるドライブ回路でスイッチ素子にトラ
ンジスタを使用した例を示している。
制御回路０ＯＮＴよりトランスＴ１を通してトランスＴ
１の２次側出力端子１に正電位が生じるようなパルスが
印加されると、トランジスタＴＲ２はエミッタ、ベース
間が逆バイアスされるためオフになり）・ランジスタＴ
Ｒ２は本回路から切り雌なされたことと等価になる。ま
た、ダイオードＸ１を通゛してＦＥＴＴＲ１のゲート、
ソース間にトランスＴ１の出力電圧が印加されトランジ
スタＴＲ・１はオンになる。次に制御回路０ＯＮＴから
のパルスが断となると、トランスＴ１に蓄積されたエネ
ルギーによってトランスＴ１の出力端子１に負電位が生
じるようなフライバック電圧が生じる。このフライバッ
ク電圧が生じている期間ＦＥＴＴＲ，１はダイオードＸ
１が逆バイアスされるためトランスＴＩから切り離なさ
れる、トランジスタＴＲｚはトランスＴ１のフライバッ
ク電圧により抵抗Ｒ１を通して電流が供給されるためオ
ンになる。
１の２次側出力端子１に正電位が生じるようなパルスが
印加されると、トランジスタＴＲ２はエミッタ、ベース
間が逆バイアスされるためオフになり）・ランジスタＴ
Ｒ２は本回路から切り雌なされたことと等価になる。ま
た、ダイオードＸ１を通゛してＦＥＴＴＲ１のゲート、
ソース間にトランスＴ１の出力電圧が印加されトランジ
スタＴＲ・１はオンになる。次に制御回路０ＯＮＴから
のパルスが断となると、トランスＴ１に蓄積されたエネ
ルギーによってトランスＴ１の出力端子１に負電位が生
じるようなフライバック電圧が生じる。このフライバッ
ク電圧が生じている期間ＦＥＴＴＲ，１はダイオードＸ
１が逆バイアスされるためトランスＴＩから切り離なさ
れる、トランジスタＴＲｚはトランスＴ１のフライバッ
ク電圧により抵抗Ｒ１を通して電流が供給されるためオ
ンになる。
トランジスタＴＲ２がオンになることによってＦＥＴ
ＴＲｘのゲート、ソース間がショートされるためＦＥＴ
ＴＲｔ のゲート、ソース間に蓄積されていた電荷は
瞬時に放電されＦＢＴＴＲＩは瞬時にオフになる。
ＴＲｘのゲート、ソース間がショートされるためＦＥＴ
ＴＲｔ のゲート、ソース間に蓄積されていた電荷は
瞬時に放電されＦＢＴＴＲＩは瞬時にオフになる。
以上のことから、本発明によるＦＥＴのドライブ回路は
ゲート、ソース間に蓄積された９荷を瞬時に放電できる
ためオフ時のスイッチング速度を容易に上げることがで
きる。
ゲート、ソース間に蓄積された９荷を瞬時に放電できる
ためオフ時のスイッチング速度を容易に上げることがで
きる。
第１図は本発明によるドライブ回路の実施例を示す回路
図である。 Ｔ Ｂ、 １・・・スイッチング用ＦＥＴＴ Ｒ２・・
・スイッチ素子（トランジスタ）Ｔ１・・・ドライブ用
トランス Ｒ１・・・ベース抵抗 Ｘｌ・・・ダイオード ０ＯＮＴ・・・制御回路 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 詰 才１図 ＲＩ
図である。 Ｔ Ｂ、 １・・・スイッチング用ＦＥＴＴ Ｒ２・・
・スイッチ素子（トランジスタ）Ｔ１・・・ドライブ用
トランス Ｒ１・・・ベース抵抗 Ｘｌ・・・ダイオード ０ＯＮＴ・・・制御回路 特許出願人 日本電気株式会社 代理人 弁理士 井 ノ ロ 詰 才１図 ＲＩ
Claims (1)
- ＦＥＴのゲートソース間にスイッチ素子を設け、ＦｇＴ
を駆動するトランスの２次側の一端にダイオードを介し
てＦＥＴのゲートを接続し、２次側の他端にＦＥＴのソ
ースを接続し、スイッチ素子の制御端子を２次側の一端
とダイオードの接続点に接続して構成したことを特徴と
するＦＥＴのドライブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58135014A JPS6027224A (ja) | 1983-07-22 | 1983-07-22 | Ｆｅｔのドライブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58135014A JPS6027224A (ja) | 1983-07-22 | 1983-07-22 | Ｆｅｔのドライブ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6027224A true JPS6027224A (ja) | 1985-02-12 |
Family
ID=15141911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58135014A Pending JPS6027224A (ja) | 1983-07-22 | 1983-07-22 | Ｆｅｔのドライブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027224A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61182324A (ja) * | 1985-02-08 | 1986-08-15 | Mitsubishi Electric Corp | ゲ−ト駆動装置 |
-
1983
- 1983-07-22 JP JP58135014A patent/JPS6027224A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61182324A (ja) * | 1985-02-08 | 1986-08-15 | Mitsubishi Electric Corp | ゲ−ト駆動装置 |
| JPH0438164B2 (ja) * | 1985-02-08 | 1992-06-23 | Mitsubishi Electric Corp |
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