JPH10136645A - 電源回路 - Google Patents
電源回路Info
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- JPH10136645A JPH10136645A JP28403996A JP28403996A JPH10136645A JP H10136645 A JPH10136645 A JP H10136645A JP 28403996 A JP28403996 A JP 28403996A JP 28403996 A JP28403996 A JP 28403996A JP H10136645 A JPH10136645 A JP H10136645A
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Abstract
(57)【要約】
【課題】 ＭＯＳＦＥＴを整流回路に用いたフォワード
コンバータにおいて、整流用ＦＥＴと環流用ＦＥＴの同
時ＯＮによる電力損失を防止する。 【解決手段】 フォワードコンバータにおけるＭＯＳＦ
ＥＴを用いた整流回路駆動方式において、主トランス３
の一方の二次巻線を抵抗器９、コンデンサ１０及びダイ
オード８からなる時定数回路とＦＥＴ駆動用ＩＣ１１で
構成される第１の波形整形回路を経由し整流用ＦＥＴ１
３のゲートに接続する。さらに、前記二次巻線を抵抗器
５、コンデンサ６及びダイオード４からなる時定数回路
とＦＥＴ駆動用ＩＣ７で構成される第２の波形整形回路
を経由し環流用ＦＥＴ１２のゲートに接続する。これに
より、整流用ＦＥＴ１３と環流用ＦＥＴ１２の駆動パル
スにデッドタイムを作り、両ＦＥＴの同時オンを防止
し、電力損失を改善する。
コンバータにおいて、整流用ＦＥＴと環流用ＦＥＴの同
時ＯＮによる電力損失を防止する。 【解決手段】 フォワードコンバータにおけるＭＯＳＦ
ＥＴを用いた整流回路駆動方式において、主トランス３
の一方の二次巻線を抵抗器９、コンデンサ１０及びダイ
オード８からなる時定数回路とＦＥＴ駆動用ＩＣ１１で
構成される第１の波形整形回路を経由し整流用ＦＥＴ１
３のゲートに接続する。さらに、前記二次巻線を抵抗器
５、コンデンサ６及びダイオード４からなる時定数回路
とＦＥＴ駆動用ＩＣ７で構成される第２の波形整形回路
を経由し環流用ＦＥＴ１２のゲートに接続する。これに
より、整流用ＦＥＴ１３と環流用ＦＥＴ１２の駆動パル
スにデッドタイムを作り、両ＦＥＴの同時オンを防止
し、電力損失を改善する。
Description
【０００１】
【発明の属する技術分野】本発明は、フォワードコンバ
ータのＭＯＳＦＥＴ同期整流回路に関し、特に整流用Ｆ
ＥＴ及び環流用ＦＥＴの駆動方法に関するものである。
ータのＭＯＳＦＥＴ同期整流回路に関し、特に整流用Ｆ
ＥＴ及び環流用ＦＥＴの駆動方法に関するものである。
【０００２】
【従来の技術】まず、図３に従来の一般的な同期整流用
駆動回路の一例を示す。
駆動回路の一例を示す。
【０００３】従来の同期整流回路は、図３に示すように
環流用ＦＥＴ１２及び整流用ＦＥＴ１３のソースが共通
である直列回路を主トランス３の二次巻線に並列に接続
し、環流用ＦＥＴ１２のドレインとソース間にチョーク
コイル１４、出力コンデンサ１５で構成されるフィルタ
回路の入力を接続する。また、整流用ＦＥＴ１３のゲー
トと環流用ＦＥＴ１２のドレイン間及び環流用ＦＥＴ１
２のゲートと整流用ＦＥＴ１３のドレイン間に抵抗器１
６，１７をそれぞれ接続する。なお、１は入力コンデン
サである。
環流用ＦＥＴ１２及び整流用ＦＥＴ１３のソースが共通
である直列回路を主トランス３の二次巻線に並列に接続
し、環流用ＦＥＴ１２のドレインとソース間にチョーク
コイル１４、出力コンデンサ１５で構成されるフィルタ
回路の入力を接続する。また、整流用ＦＥＴ１３のゲー
トと環流用ＦＥＴ１２のドレイン間及び環流用ＦＥＴ１
２のゲートと整流用ＦＥＴ１３のドレイン間に抵抗器１
６，１７をそれぞれ接続する。なお、１は入力コンデン
サである。
【０００４】主スイッチ２がオンすると、主トランス３
の二次巻線からゲート抵抗器１６を経由して整流用ＦＥ
Ｔ１３がオンする。この整流用ＦＥＴ１３がオンする
と、環流用ＦＥＴ１２のゲート電圧がソース電圧に対し
て減少し、環流用ＦＥＴ１２がオフする。このとき、主
トランス３の二次巻線からチョークコイル１４、コンバ
ータの負荷を経由し、整流用ＦＥＴ１３、主トランス３
の二次巻線の経路で負荷電流が流れる。
の二次巻線からゲート抵抗器１６を経由して整流用ＦＥ
Ｔ１３がオンする。この整流用ＦＥＴ１３がオンする
と、環流用ＦＥＴ１２のゲート電圧がソース電圧に対し
て減少し、環流用ＦＥＴ１２がオフする。このとき、主
トランス３の二次巻線からチョークコイル１４、コンバ
ータの負荷を経由し、整流用ＦＥＴ１３、主トランス３
の二次巻線の経路で負荷電流が流れる。
【０００５】一方、主スイッチ２がオフすると、主トラ
ンス３の二次巻線にフライバック電圧が発生し、環流用
ＦＥＴ１２がオンとなり、整流用ＦＥＴ１３がオフす
る。これによりチョークコイル１４、コンバータの負
荷、環流用ＦＥＴ１２、チョークコイル１４と負荷電流
が流れる。
ンス３の二次巻線にフライバック電圧が発生し、環流用
ＦＥＴ１２がオンとなり、整流用ＦＥＴ１３がオフす
る。これによりチョークコイル１４、コンバータの負
荷、環流用ＦＥＴ１２、チョークコイル１４と負荷電流
が流れる。
【０００６】
【発明が解決しようとする課題】従来の同期整流駆動回
路において、整流用ＦＥＴと環流用ＦＥＴが同時オンに
なる現象が起こり、その結果、トランスに短絡電流が流
れ、電源効率が低下する問題点があった。
路において、整流用ＦＥＴと環流用ＦＥＴが同時オンに
なる現象が起こり、その結果、トランスに短絡電流が流
れ、電源効率が低下する問題点があった。
【０００７】その理由は、同期整流素子として使用する
ＭＯＳＦＥＴのゲートの寄生容量により、整流用ＦＥＴ
及び環流用ＦＥＴの動作が遅れることである。
ＭＯＳＦＥＴのゲートの寄生容量により、整流用ＦＥＴ
及び環流用ＦＥＴの動作が遅れることである。
【０００８】本発明は、フォワードコンバータのＭＯＳ
ＦＥＴ整流回路において、環流用ＦＥＴ及び整流用ＦＥ
Ｔの同時オン状態における電力損失を防止する回路を提
供しようとするものである。
ＦＥＴ整流回路において、環流用ＦＥＴ及び整流用ＦＥ
Ｔの同時オン状態における電力損失を防止する回路を提
供しようとするものである。
【０００９】
【課題を解決するための手段】本発明は、前記課題を解
決するため、次の手段を採用する。
決するため、次の手段を採用する。
【００１０】（１）ＭＯＳＦＥＴを同期整流に用いたス
イッチング電源回路において、前記同期整流用駆動回路
が、主トランスの一方の二次巻線の端子より、第１の波
形整形回路及び第２の波形整形回路を経由し、それぞれ
環流用ＦＥＴ、整流用ＦＥＴを駆動する電源回路。
イッチング電源回路において、前記同期整流用駆動回路
が、主トランスの一方の二次巻線の端子より、第１の波
形整形回路及び第２の波形整形回路を経由し、それぞれ
環流用ＦＥＴ、整流用ＦＥＴを駆動する電源回路。
【００１１】（２）前記第１の波形整形回路及び前記第
２の波形整形回路が、それぞれ抵抗器、コンデンサ及び
ダイオードからなる時定数回路とＦＥＴ駆動用ＩＣで構
成される前記（１）記載の電源回路。
２の波形整形回路が、それぞれ抵抗器、コンデンサ及び
ダイオードからなる時定数回路とＦＥＴ駆動用ＩＣで構
成される前記（１）記載の電源回路。
【００１２】（３）前記第１の波形整形回路において、
第１のダイオードが逆方向に第１の抵抗器と並列に接続
され、前記第２の波形整形回路において、第２のダイオ
ードが順方向に第２の抵抗器と並列に接続されている前
記（２）記載の電源回路。
第１のダイオードが逆方向に第１の抵抗器と並列に接続
され、前記第２の波形整形回路において、第２のダイオ
ードが順方向に第２の抵抗器と並列に接続されている前
記（２）記載の電源回路。
【００１３】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００１４】図１は、本発明の一実施の形態例を示す回
路図である。また、図２は、図１に示した各部波形であ
る。この実施の形態例において、図３に示した従来例の
電源回路と異なる点は、次のとおりである。
路図である。また、図２は、図１に示した各部波形であ
る。この実施の形態例において、図３に示した従来例の
電源回路と異なる点は、次のとおりである。
【００１５】［１］構成の説明 主トランス３の一方の二次巻線を抵抗器９、抵抗器９に
逆方向に並列接続されたダイオード８及びコンデンサ１
０で構成される時定数回路とＦＥＴ駆動用ＩＣ１１の直
列回路で構成される第１の波形整形回路の入力に接続
し、前記第１の波形整形回路の出力を整流用ＦＥＴ１３
のゲートに接続する。さらに、前記二次巻線を抵抗器
５、抵抗器５に順方向に並列接続されたダイオード４及
びコンデンサ６で構成される時定数回路とＦＥＴ駆動用
ＩＣ７の直列回路で構成される第２の波形整形回路の入
力に接続し、前記第２の波形整形回路の出力を環流用Ｆ
ＥＴ１２のゲートに接続する。このようにして、前記各
時定数回路と前記各ＦＥＴ駆動用ＩＣ７，１１により駆
動パルスのデッドタイムを作り、整流用ＦＥＴ１３と環
流用ＦＥＴ１２を駆動する。
逆方向に並列接続されたダイオード８及びコンデンサ１
０で構成される時定数回路とＦＥＴ駆動用ＩＣ１１の直
列回路で構成される第１の波形整形回路の入力に接続
し、前記第１の波形整形回路の出力を整流用ＦＥＴ１３
のゲートに接続する。さらに、前記二次巻線を抵抗器
５、抵抗器５に順方向に並列接続されたダイオード４及
びコンデンサ６で構成される時定数回路とＦＥＴ駆動用
ＩＣ７の直列回路で構成される第２の波形整形回路の入
力に接続し、前記第２の波形整形回路の出力を環流用Ｆ
ＥＴ１２のゲートに接続する。このようにして、前記各
時定数回路と前記各ＦＥＴ駆動用ＩＣ７，１１により駆
動パルスのデッドタイムを作り、整流用ＦＥＴ１３と環
流用ＦＥＴ１２を駆動する。
【００１６】［２］動作の説明 次に上記実施の形態例の動作を図２を参照して説明す
る。図２（ａ）は主トランス３の二次巻線電圧波形、
（ｂ）はダイオード４、抵抗器５及びコンデンサ６で構
成される時定数回路の出力波形、（ｃ）は環流用ＦＥＴ
１２のゲート電圧波形、（ｄ）はダイオード８、抵抗器
９及びコンデンサ１０で構成される時定数回路の出力波
形、（ｅ）は整流用ＦＥＴ１３のゲート電圧波形であ
る。ここで主スイッチ２がオンしたとき、主トランス３
の二次巻線に電圧が印加される（（ａ）Ｔ０−Ｔ２間）
と、抵抗器９及びコンデンサ１０の時定数により（ｄ）
のＴ０−Ｔ２間の波形となり、ＦＥＴ駆動用ＩＣ１１に
入力される。そして、駆動回路のスレッショルド電圧に
なると、デッドタイム（Ｔ０−Ｔ１間）を持った（ｅ）
の波形が出力され、整流用ＦＥＴ１３をオン状態にす
る。また、このとき主トランス３の二次巻線電圧がダイ
オード４を経由しＦＥＴ駆動用ＩＣ７に入力され、この
ＦＥＴ駆動用ＩＣ７によって（ｃ）のＴ０−Ｔ２間の波
形となり、整流用ＦＥＴ１２をオフ状態とする。
る。図２（ａ）は主トランス３の二次巻線電圧波形、
（ｂ）はダイオード４、抵抗器５及びコンデンサ６で構
成される時定数回路の出力波形、（ｃ）は環流用ＦＥＴ
１２のゲート電圧波形、（ｄ）はダイオード８、抵抗器
９及びコンデンサ１０で構成される時定数回路の出力波
形、（ｅ）は整流用ＦＥＴ１３のゲート電圧波形であ
る。ここで主スイッチ２がオンしたとき、主トランス３
の二次巻線に電圧が印加される（（ａ）Ｔ０−Ｔ２間）
と、抵抗器９及びコンデンサ１０の時定数により（ｄ）
のＴ０−Ｔ２間の波形となり、ＦＥＴ駆動用ＩＣ１１に
入力される。そして、駆動回路のスレッショルド電圧に
なると、デッドタイム（Ｔ０−Ｔ１間）を持った（ｅ）
の波形が出力され、整流用ＦＥＴ１３をオン状態にす
る。また、このとき主トランス３の二次巻線電圧がダイ
オード４を経由しＦＥＴ駆動用ＩＣ７に入力され、この
ＦＥＴ駆動用ＩＣ７によって（ｃ）のＴ０−Ｔ２間の波
形となり、整流用ＦＥＴ１２をオフ状態とする。
【００１７】一方、主スイッチ２がオフになると、主ト
ランス３の二次巻線電圧は（ａ）のＴ２−Ｔ４間とな
り、抵抗器５及びコンデンサ６の時定数により放電波形
（（ｂ）Ｔ２−Ｔ４間）となり、ＦＥＴ駆動用ＩＣ７に
入力される。そして、前記放電波形がＦＥＴ駆動用ＩＣ
７のスレッショルド電圧になると、デッドタイム
（（ｃ）Ｔ２−Ｔ３間）を持つ波形（ｃ）が出力され、
環流用ＦＥＴ１２がオン状態となる。さらに、ダイオー
ド８により整流用ＦＥＴ１３を経由しオフ状態になる
（（ｅ）のＴ２−Ｔ４間）。
ランス３の二次巻線電圧は（ａ）のＴ２−Ｔ４間とな
り、抵抗器５及びコンデンサ６の時定数により放電波形
（（ｂ）Ｔ２−Ｔ４間）となり、ＦＥＴ駆動用ＩＣ７に
入力される。そして、前記放電波形がＦＥＴ駆動用ＩＣ
７のスレッショルド電圧になると、デッドタイム
（（ｃ）Ｔ２−Ｔ３間）を持つ波形（ｃ）が出力され、
環流用ＦＥＴ１２がオン状態となる。さらに、ダイオー
ド８により整流用ＦＥＴ１３を経由しオフ状態になる
（（ｅ）のＴ２−Ｔ４間）。
【００１８】以上の動作を繰り返すことにより、本実施
の形態例において、主トランス３の一方の二次巻線のパ
ルスを基準パルスとし、抵抗器５、コンデンサ６及びダ
イオード４からなる時定数回路とＦＥＴ駆動用ＩＣ７、
さらに、抵抗器９、コンデンサ１０及びダイオード８か
らなる時定数回路とＦＥＴ駆動用ＩＣ１１により環流用
ＦＥＴ１２、整流用ＦＥＴ１３のタイミングを計ること
で、環流用ＦＥＴ１２と整流用ＦＥＴ１３の同時オン状
態を防止することができる。また、前記両素子を矩形波
にて駆動するために、安定動作が可能となり、電力損失
を改善することができる。
の形態例において、主トランス３の一方の二次巻線のパ
ルスを基準パルスとし、抵抗器５、コンデンサ６及びダ
イオード４からなる時定数回路とＦＥＴ駆動用ＩＣ７、
さらに、抵抗器９、コンデンサ１０及びダイオード８か
らなる時定数回路とＦＥＴ駆動用ＩＣ１１により環流用
ＦＥＴ１２、整流用ＦＥＴ１３のタイミングを計ること
で、環流用ＦＥＴ１２と整流用ＦＥＴ１３の同時オン状
態を防止することができる。また、前記両素子を矩形波
にて駆動するために、安定動作が可能となり、電力損失
を改善することができる。
【００１９】
【発明の効果】本発明は、単純な部品及び少ない部品点
数により、整流用ＦＥＴと環流用ＦＥＴの同時ＯＮを防
止することができ、高効率化を図ることができる。
数により、整流用ＦＥＴと環流用ＦＥＴの同時ＯＮを防
止することができ、高効率化を図ることができる。
【００２０】その理由は、主トランスの一方の二次巻線
の電圧を基準パルスとして整流用ＦＥＴと環流用ＦＥＴ
の各波形整形回路を構成できるので、容易にデッドタイ
ムを作ることができるからである。
の電圧を基準パルスとして整流用ＦＥＴと環流用ＦＥＴ
の各波形整形回路を構成できるので、容易にデッドタイ
ムを作ることができるからである。
【図１】本発明の一実施の形態例の電源回路を示す図で
ある。
ある。
【図２】本発明の一実施の形態例の電源回路の各部の動
作波形を示す図である。
作波形を示す図である。
【図３】従来例の電源回路を示す図である。
１ 入力コンデンサ ２ 主スイッチ ３ 主トランス ４，８ ダイオード ５，９，１６，１７ 抵抗器 ６，１０ コンデンサ ７，１１ ＦＥＴ駆動用ＩＣ １２ 環流用ＦＥＴ １３ 整流用ＦＥＴ １４ チョークコイル １５ 出力コンデンサ
Claims (3)
- 【請求項１】 ＭＯＳＦＥＴを同期整流に用いたスイッ
チング電源回路において、前記同期整流用駆動回路が、
主トランスの一方の二次巻線の端子より、第１の波形整
形回路及び第２の波形整形回路を経由し、それぞれ環流
用ＦＥＴ、整流用ＦＥＴを駆動することを特徴とする電
源回路。 - 【請求項２】 前記第１の波形整形回路及び前記第２の
波形整形回路が、それぞれ抵抗器、コンデンサ及びダイ
オードからなる時定数回路とＦＥＴ駆動用ＩＣで構成さ
れることを特徴とする請求項１記載の電源回路。 - 【請求項３】 前記第１の波形整形回路において、第１
のダイオードが逆方向に第１の抵抗器と並列に接続さ
れ、前記第２の波形整形回路において、第２のダイオー
ドが順方向に第２の抵抗器と並列に接続されていること
を特徴とする請求項２記載の電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8284039A JP3063823B2 (ja) | 1996-10-25 | 1996-10-25 | 電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8284039A JP3063823B2 (ja) | 1996-10-25 | 1996-10-25 | 電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10136645A true JPH10136645A (ja) | 1998-05-22 |
| JP3063823B2 JP3063823B2 (ja) | 2000-07-12 |
Family
ID=17673513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8284039A Expired - Lifetime JP3063823B2 (ja) | 1996-10-25 | 1996-10-25 | 電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3063823B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1120896A2 (en) * | 2000-01-28 | 2001-08-01 | Densei-Lambda K.K. | Resonant power converter |
| KR100508208B1 (ko) * | 2002-09-26 | 2005-08-17 | 동양이엔피 주식회사 | 스위칭 전원 장치용 동기 정류 회로 |
| WO2008025700A1 (de) * | 2006-09-01 | 2008-03-06 | Siemens Aktiengesellschaft | Schaltung zur getakteten stromversorgung |
| JP2009054963A (ja) * | 2007-08-29 | 2009-03-12 | Hitachi Kokusai Electric Inc | スイッチング回路 |
| JPWO2007032233A1 (ja) * | 2005-09-15 | 2009-03-19 | 株式会社村田製作所 | 同期整流型フォワードコンバータ |
-
1996
- 1996-10-25 JP JP8284039A patent/JP3063823B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1120896A2 (en) * | 2000-01-28 | 2001-08-01 | Densei-Lambda K.K. | Resonant power converter |
| EP1120896A3 (en) * | 2000-01-28 | 2002-01-23 | Densei-Lambda K.K. | Resonant power converter |
| US6483721B2 (en) | 2000-01-28 | 2002-11-19 | Densei-Lambda K.K. | Resonant power converter |
| KR100508208B1 (ko) * | 2002-09-26 | 2005-08-17 | 동양이엔피 주식회사 | 스위칭 전원 장치용 동기 정류 회로 |
| JPWO2007032233A1 (ja) * | 2005-09-15 | 2009-03-19 | 株式会社村田製作所 | 同期整流型フォワードコンバータ |
| JP4613951B2 (ja) * | 2005-09-15 | 2011-01-19 | 株式会社村田製作所 | 同期整流型フォワードコンバータ |
| WO2008025700A1 (de) * | 2006-09-01 | 2008-03-06 | Siemens Aktiengesellschaft | Schaltung zur getakteten stromversorgung |
| JP2009054963A (ja) * | 2007-08-29 | 2009-03-12 | Hitachi Kokusai Electric Inc | スイッチング回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3063823B2 (ja) | 2000-07-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000405 |