JP3328671B2 - 同期整流回路、これを備えたフォワードコンバータおよび同期整流方法 - Google Patents
同期整流回路、これを備えたフォワードコンバータおよび同期整流方法Info
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- JP3328671B2 JP3328671B2 JP33904497A JP33904497A JP3328671B2 JP 3328671 B2 JP3328671 B2 JP 3328671B2 JP 33904497 A JP33904497 A JP 33904497A JP 33904497 A JP33904497 A JP 33904497A JP 3328671 B2 JP3328671 B2 JP 3328671B2
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- H02M1/38—Means for preventing simultaneous conduction of switches
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- Engineering & Computer Science (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、フォワードコンバ
ータにおける同期整流回路に関し、特に整流用および転
流用の各トランジスタを最適にオンオフ駆動する技術に
関する。
ータにおける同期整流回路に関し、特に整流用および転
流用の各トランジスタを最適にオンオフ駆動する技術に
関する。
【０００２】
【従来の技術】よく知られているフォワードコンバータ
を図７のブロック図に示す。同図のものは二次側制御タ
イプである。先ず構成について説明すると、直流入力端
子間にトランスＴの一次巻線Ｌ１とスイッチングトラン
ジスタＱ０とを直列に接続する。スイッチングトランジ
スタＱ０としてはＦＥＴ（電解効果型トランジスタ）を
用いる。トランスＴの一次巻線Ｌ１間にはコンデンサＣ
ｒを接続しておく。スイッチングトランジスタＱ０のゲ
ートにはスイッチング駆動回路１０の出力端子が接続さ
れる。このスイッチング駆動回路１０にはパルス幅制御
回路２０の出力端子が接続される。トランスＴのニ次巻
線間には整流用のトランジスタＱ１および転流用のトラ
ンジスタＱ２を直列に接続する。各トランジスタＱ１，
Ｑ２はＦＥＴで構成され、各ゲートには同期整流駆動回
路３０の各出力端子が接続される。この同期整流駆動回
路３０にはパルス幅制御回路２０の出力端子が接続され
る。整流用および転流用トランジスタＱ１，Ｑ２と同期
整流駆動回路３０とでもって同期整流回路が構成され
る。転流用のトランジスタＱ２のドレインソース間にチ
ョークコイルＬ０と平滑コンデンサＣ０とを直列に接続
する。平滑コンデンサＣ０の両端を負荷に接続する出力
端子とする。
を図７のブロック図に示す。同図のものは二次側制御タ
イプである。先ず構成について説明すると、直流入力端
子間にトランスＴの一次巻線Ｌ１とスイッチングトラン
ジスタＱ０とを直列に接続する。スイッチングトランジ
スタＱ０としてはＦＥＴ（電解効果型トランジスタ）を
用いる。トランスＴの一次巻線Ｌ１間にはコンデンサＣ
ｒを接続しておく。スイッチングトランジスタＱ０のゲ
ートにはスイッチング駆動回路１０の出力端子が接続さ
れる。このスイッチング駆動回路１０にはパルス幅制御
回路２０の出力端子が接続される。トランスＴのニ次巻
線間には整流用のトランジスタＱ１および転流用のトラ
ンジスタＱ２を直列に接続する。各トランジスタＱ１，
Ｑ２はＦＥＴで構成され、各ゲートには同期整流駆動回
路３０の各出力端子が接続される。この同期整流駆動回
路３０にはパルス幅制御回路２０の出力端子が接続され
る。整流用および転流用トランジスタＱ１，Ｑ２と同期
整流駆動回路３０とでもって同期整流回路が構成され
る。転流用のトランジスタＱ２のドレインソース間にチ
ョークコイルＬ０と平滑コンデンサＣ０とを直列に接続
する。平滑コンデンサＣ０の両端を負荷に接続する出力
端子とする。
【０００３】このような構成のフォワードコンバータに
ついて動作を説明する。スイッチング駆動回路１０によ
って駆動されるスイッチングトランジスタＱのオンオフ
動作によって直流入力電圧Ｖｉｎは高周波電圧に変換さ
れる。この高周波電圧はトランスＴにより変換されてそ
の二次巻線Ｌ２からは所定の周波数のパルス正電圧Ｂが
出力される。このパルス正電圧Ｂは、同期整流駆動回路
３０で駆動されるトランジスタＱ１，Ｑ２の相補的なオ
ンオフ動作により整流される。これが同期整流回路によ
る整流作用である。転流用トランジスタＱ２のドレイン
ソース間から得られる整流出力をチョークコイルＬ０お
よび平滑コンデンサＣ０の平滑回路で平滑する。平滑コ
ンデンサＣ０の両端からは負荷に供給する直流出力Ｖｏ
ｕｔが得られる。
ついて動作を説明する。スイッチング駆動回路１０によ
って駆動されるスイッチングトランジスタＱのオンオフ
動作によって直流入力電圧Ｖｉｎは高周波電圧に変換さ
れる。この高周波電圧はトランスＴにより変換されてそ
の二次巻線Ｌ２からは所定の周波数のパルス正電圧Ｂが
出力される。このパルス正電圧Ｂは、同期整流駆動回路
３０で駆動されるトランジスタＱ１，Ｑ２の相補的なオ
ンオフ動作により整流される。これが同期整流回路によ
る整流作用である。転流用トランジスタＱ２のドレイン
ソース間から得られる整流出力をチョークコイルＬ０お
よび平滑コンデンサＣ０の平滑回路で平滑する。平滑コ
ンデンサＣ０の両端からは負荷に供給する直流出力Ｖｏ
ｕｔが得られる。
【０００４】同期整流回路による整流動作について説明
する。この同期整流回路は、図８のタイミングチャート
に示すようにパルス幅制御回路２０の制御信号Ａに同期
して各トランジスタＱ１，Ｑ２の駆動信号Ｘ，Ｙを生成
して出力する。すなわち、スイッチングトランジスタＱ
０のターンオンに合わせて整流用トランジスタＱ１をオ
ンする一方、スイッチングトランジスタＱ０のターンオ
フに合わせて整流用トランジスタＱ１をオフする。転流
用トランジスタＱ２には、スイッチングトランジスタＱ
０および整流用トランジスタＱ１に対して反転したオン
オフ信号Ｙが与えられる。このことで、整流用トランジ
スタＱ１と転流用トランジスタＱ２とが交互にオンオフ
動作する。
する。この同期整流回路は、図８のタイミングチャート
に示すようにパルス幅制御回路２０の制御信号Ａに同期
して各トランジスタＱ１，Ｑ２の駆動信号Ｘ，Ｙを生成
して出力する。すなわち、スイッチングトランジスタＱ
０のターンオンに合わせて整流用トランジスタＱ１をオ
ンする一方、スイッチングトランジスタＱ０のターンオ
フに合わせて整流用トランジスタＱ１をオフする。転流
用トランジスタＱ２には、スイッチングトランジスタＱ
０および整流用トランジスタＱ１に対して反転したオン
オフ信号Ｙが与えられる。このことで、整流用トランジ
スタＱ１と転流用トランジスタＱ２とが交互にオンオフ
動作する。
【０００５】このような同期整流回路の駆動方法による
各トランジスタＱ０〜Ｑ２の動作波形を図９（ａ）〜
（ｇ）に示す。スイッチングトランジスタＱ０について
ゲートソース間電圧を同図（ａ）に示し、ドレインソー
ス間電圧を同図（ｂ）に示す。トランスＴの二次巻線Ｌ
２から得られるパルス正電圧Ｂを同図（ｃ）に示す。整
流用トランジスタＱ１についてゲートソース間電圧を同
図（ｄ）に示し、そのチャネル電流を同図（ｅ）に示
す。転流用トランジスタＱ２についてゲートソース間電
圧を同図（ｆ）に示し、そのチャネル電流を同図（ｇ）
に示す。
各トランジスタＱ０〜Ｑ２の動作波形を図９（ａ）〜
（ｇ）に示す。スイッチングトランジスタＱ０について
ゲートソース間電圧を同図（ａ）に示し、ドレインソー
ス間電圧を同図（ｂ）に示す。トランスＴの二次巻線Ｌ
２から得られるパルス正電圧Ｂを同図（ｃ）に示す。整
流用トランジスタＱ１についてゲートソース間電圧を同
図（ｄ）に示し、そのチャネル電流を同図（ｅ）に示
す。転流用トランジスタＱ２についてゲートソース間電
圧を同図（ｆ）に示し、そのチャネル電流を同図（ｇ）
に示す。
【０００６】このような図９の動作波形図では、ゲート
ソース間電圧の立ち上がり（ターンオン）および立ち下
がり（ターンオフ）の各タイミングは、整流用トランジ
スタＱ１とスイッチングトランジスタＱ０とで一致して
いる。一方、転流用トランジスタＱ２のターンオフのタ
イミングはスイッチングトランジスタＱ０のターンオン
のそれと一致し、転流用トランジスタＱ２のターンオン
のタイミングはスイッチングトランジスタＱ０のターン
オフのそれと一致する。
ソース間電圧の立ち上がり（ターンオン）および立ち下
がり（ターンオフ）の各タイミングは、整流用トランジ
スタＱ１とスイッチングトランジスタＱ０とで一致して
いる。一方、転流用トランジスタＱ２のターンオフのタ
イミングはスイッチングトランジスタＱ０のターンオン
のそれと一致し、転流用トランジスタＱ２のターンオン
のタイミングはスイッチングトランジスタＱ０のターン
オフのそれと一致する。
【０００７】このような同期整流動作を行うことによ
り、各トランジスタＱ１，Ｑ２に代えてショットキーバ
リアダイオード（ＳＢＤ）のみを用いた場合に比べ、同
様の整流作用を確保した上でＳＢＤの順方向降下電圧に
よる損失をなくせる。
り、各トランジスタＱ１，Ｑ２に代えてショットキーバ
リアダイオード（ＳＢＤ）のみを用いた場合に比べ、同
様の整流作用を確保した上でＳＢＤの順方向降下電圧に
よる損失をなくせる。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな同期整流回路にあっては、整流用トランジスタＱ１
および転流用トランジスタＱ２が同時に導通する期間が
生じる問題がある。このような導通をクロスコンダクシ
ョンと称する。同期整流駆動回路３０による応答遅れと
各トランジスタＱ１，Ｑ２の寄生容量とによって各トラ
ンジスタＱ１，Ｑ２のＯＮ時間が広がるためにクロスコ
ンダクションが生じる。
うな同期整流回路にあっては、整流用トランジスタＱ１
および転流用トランジスタＱ２が同時に導通する期間が
生じる問題がある。このような導通をクロスコンダクシ
ョンと称する。同期整流駆動回路３０による応答遅れと
各トランジスタＱ１，Ｑ２の寄生容量とによって各トラ
ンジスタＱ１，Ｑ２のＯＮ時間が広がるためにクロスコ
ンダクションが生じる。
【０００９】具体的には図９（ａ）（ｃ）に示すよう
に、トランスＴのパルス正電圧Ｂは、スイッチングトラ
ンジスタＱ０がターンオフしてもトランスＴの応答遅れ
分だけ出力電圧をわずかに維持しほぼリニアに降下する
（図中斜線部分）。この応答遅れ期間中では、図９
（ｅ）に示すように整流用トランジスタＱ１のターンオ
フ後に減少するチャネル電流が残存するとともに、図９
（ｇ）に示すように転流用トランジスタＱ２のターンオ
ン後に上昇するチャネル電流が存在する（図中斜線部
分）。
に、トランスＴのパルス正電圧Ｂは、スイッチングトラ
ンジスタＱ０がターンオフしてもトランスＴの応答遅れ
分だけ出力電圧をわずかに維持しほぼリニアに降下する
（図中斜線部分）。この応答遅れ期間中では、図９
（ｅ）に示すように整流用トランジスタＱ１のターンオ
フ後に減少するチャネル電流が残存するとともに、図９
（ｇ）に示すように転流用トランジスタＱ２のターンオ
ン後に上昇するチャネル電流が存在する（図中斜線部
分）。
【００１０】また図９には表れていないが、スイッチン
グトランジスタＱ０がターンオンする前後において、転
流用トランジスタＱ２のターンオフ後に減少するチャネ
ル電流が残存するとともに、整流用トランジスタＱ１の
ターンオン後に上昇するチャネル電流が存在する。ここ
でもクロスコンダクションが発生する。このようなクロ
スコンダクションにより無駄なチャネル電流が流れて効
率を悪化させる。
グトランジスタＱ０がターンオンする前後において、転
流用トランジスタＱ２のターンオフ後に減少するチャネ
ル電流が残存するとともに、整流用トランジスタＱ１の
ターンオン後に上昇するチャネル電流が存在する。ここ
でもクロスコンダクションが発生する。このようなクロ
スコンダクションにより無駄なチャネル電流が流れて効
率を悪化させる。
【００１１】本発明は、上記事情に鑑みてなされたもの
であって、その目的は、整流用および転流用のトランジ
スタが同時に導通するクロスコンダクションを確実にな
くして効率的な同期整流動作を行うことにある。
であって、その目的は、整流用および転流用のトランジ
スタが同時に導通するクロスコンダクションを確実にな
くして効率的な同期整流動作を行うことにある。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に、本発明に係る同期整流回路では、トランスの一次巻
線と、スイッチング制御駆動回路のスイッチング信号に
よって動作するスイッチング素子とが直列に直流入力端
子間に接続されて、このスイッチング動作により前記ト
ランスの二次巻線から生成される出力を整流平滑して直
流出力を得るフォワードコンバータに用いられ、前記ト
ランスの二次巻線間に直列に接続された整流用トランジ
スタおよび転流用トランジスタと、これらトランジスタ
を前記スイッチング信号と前記トランス出力のパルス正
電圧とに基づいて相補的にオンオフ駆動することで前記
トランス出力を整流する同期整流制御駆動回路とを備え
た同期整流回路であって、前記同期整流制御駆動回路
は、前記スイッチング素子のターンオンに合わせて前記
転流用トランジスタをターンオフさせるとともに、前記
パルス正電圧の立ち上がりに合わせて前記整流用トラン
ジスタをターンオンさせる一方、前記スイッチング素子
のターンオフに合わせて前記整流用トランジスタをター
ンオフさせるとともに、前記パルス正電圧の立ち下がり
に合わせて前記転流用トランジスタをターンオンさせ、
パルス正電圧が生じている時間内において前記整流用ト
ランジスタのターンオンからターンオフまでの動作を完
了し、パルス正電圧が生じていない時間内に前記転流用
トランジスタのターンオンからターンオフするまでの動
作を完了する。
に、本発明に係る同期整流回路では、トランスの一次巻
線と、スイッチング制御駆動回路のスイッチング信号に
よって動作するスイッチング素子とが直列に直流入力端
子間に接続されて、このスイッチング動作により前記ト
ランスの二次巻線から生成される出力を整流平滑して直
流出力を得るフォワードコンバータに用いられ、前記ト
ランスの二次巻線間に直列に接続された整流用トランジ
スタおよび転流用トランジスタと、これらトランジスタ
を前記スイッチング信号と前記トランス出力のパルス正
電圧とに基づいて相補的にオンオフ駆動することで前記
トランス出力を整流する同期整流制御駆動回路とを備え
た同期整流回路であって、前記同期整流制御駆動回路
は、前記スイッチング素子のターンオンに合わせて前記
転流用トランジスタをターンオフさせるとともに、前記
パルス正電圧の立ち上がりに合わせて前記整流用トラン
ジスタをターンオンさせる一方、前記スイッチング素子
のターンオフに合わせて前記整流用トランジスタをター
ンオフさせるとともに、前記パルス正電圧の立ち下がり
に合わせて前記転流用トランジスタをターンオンさせ、
パルス正電圧が生じている時間内において前記整流用ト
ランジスタのターンオンからターンオフまでの動作を完
了し、パルス正電圧が生じていない時間内に前記転流用
トランジスタのターンオンからターンオフするまでの動
作を完了する。
【００１３】また前記目的を達成するために、本発明に
係るフォワードコンバータでは、同期整流回路を備え、
前記転流用トランジスタの端子間に接続された平滑回路
から直流出力が得られる。
係るフォワードコンバータでは、同期整流回路を備え、
前記転流用トランジスタの端子間に接続された平滑回路
から直流出力が得られる。
【００１４】さらに前記目的を達成するために、本発明
に係る同期整流方法は、トランスの一次巻線と、スイッ
チング制御駆動回路のスイッチング信号によって動作す
るスイッチング素子とが直列に直流入力端子間に接続さ
れて、このスイッチング動作により前記トランスの二次
巻線から生成される出力を整流平滑して直流出力を得る
フォワードコンバータにおいて、前記トランスの二次巻
線間に直列に接続された整流用トランジスタおよび転流
用トランジスタを前記スイッチング信号と前記トランス
出力のパルス正電圧とに基づいて相補的にオンオフ駆動
することで前記トランス出力を整流する前記同期整流回
路における同期整流方法であって、前記スイッチング素
子のターンオンに合わせて前記転流用トランジスタをタ
ーンオフさせるとともに、前記パルス正電圧の立ち上が
りに合わせて前記整流用トランジスタをターンオンさせ
る一方、前記スイッチング素子のターンオフに合わせて
前記整流用トランジスタをターンオフさせるとともに、
前記パルス正電圧の立ち下がりに合わせて前記転流用ト
ランジスタをターンオンさせる。
に係る同期整流方法は、トランスの一次巻線と、スイッ
チング制御駆動回路のスイッチング信号によって動作す
るスイッチング素子とが直列に直流入力端子間に接続さ
れて、このスイッチング動作により前記トランスの二次
巻線から生成される出力を整流平滑して直流出力を得る
フォワードコンバータにおいて、前記トランスの二次巻
線間に直列に接続された整流用トランジスタおよび転流
用トランジスタを前記スイッチング信号と前記トランス
出力のパルス正電圧とに基づいて相補的にオンオフ駆動
することで前記トランス出力を整流する前記同期整流回
路における同期整流方法であって、前記スイッチング素
子のターンオンに合わせて前記転流用トランジスタをタ
ーンオフさせるとともに、前記パルス正電圧の立ち上が
りに合わせて前記整流用トランジスタをターンオンさせ
る一方、前記スイッチング素子のターンオフに合わせて
前記整流用トランジスタをターンオフさせるとともに、
前記パルス正電圧の立ち下がりに合わせて前記転流用ト
ランジスタをターンオンさせる。
【００１５】
【発明の実施の形態】この形態の一実施例として同期整
流回路を含むフォワードコンバータのブロック回路図を
図１に示す。前述した図７の従来例と同一の構成要素に
は同一符号を付してある。従来と共通する事項で説明の
重複する部分は省略し、相違する事項を中心に説明す
る。主たる相違事項は次の（イ）（ロ）である。
流回路を含むフォワードコンバータのブロック回路図を
図１に示す。前述した図７の従来例と同一の構成要素に
は同一符号を付してある。従来と共通する事項で説明の
重複する部分は省略し、相違する事項を中心に説明す
る。主たる相違事項は次の（イ）（ロ）である。
【００１６】（イ）同期整流駆動回路３０には同期整流
制御回路４０の出力端子が接続される。この同期整流制
御回路４０にはパルス幅制御回路２０の出力端子および
トランスＴの二次巻線Ｌ２の高圧ラインが接続される。
すなわち同期整流制御回路４０には、図１に示すように
パルス幅制御信号ＡとトランスＴのパルス正電圧Ｂとが
入力される。整流用および転流用トランジスタＱ１，Ｑ
２と同期整流の駆動回路３０および制御回路４０とでも
って同期整流回路が構成される。 （ロ）同期整流駆動回路３０からの各トランジスタＱ
１，Ｑ２の駆動信号Ｘ，Ｙは、パルス幅制御信号Ａだけ
でなくパルス正電圧Ｂにも基づき、所定の制御アルゴリ
ズムでもって生成出力される。
制御回路４０の出力端子が接続される。この同期整流制
御回路４０にはパルス幅制御回路２０の出力端子および
トランスＴの二次巻線Ｌ２の高圧ラインが接続される。
すなわち同期整流制御回路４０には、図１に示すように
パルス幅制御信号ＡとトランスＴのパルス正電圧Ｂとが
入力される。整流用および転流用トランジスタＱ１，Ｑ
２と同期整流の駆動回路３０および制御回路４０とでも
って同期整流回路が構成される。 （ロ）同期整流駆動回路３０からの各トランジスタＱ
１，Ｑ２の駆動信号Ｘ，Ｙは、パルス幅制御信号Ａだけ
でなくパルス正電圧Ｂにも基づき、所定の制御アルゴリ
ズムでもって生成出力される。
【００１７】この制御アルゴリズムについて説明する。
整流用トランジスタＱ１のターンオンは、図２のタイミ
ングチャートに示すようにトランスＴのパルス正電圧Ｂ
が立ち上がるのに合わせて行う。整流用トランジスタＱ
１のターンオフは従来同様にパルス幅制御信号Ａの立ち
下がりに合わせる。このことで、転流用トランジスタＱ
２のチャネル電流の立ち下がりと整流用トランジスタＱ
１のチャネル電流の立ちあがりとの重複期間を確実にな
くす。アルゴリズムとして、整流用トランジスタＱ１の
ゲート駆動信号Ｘは、パルス幅制御信号Ａとパルス正電
圧Ｂとの論理積となる。
整流用トランジスタＱ１のターンオンは、図２のタイミ
ングチャートに示すようにトランスＴのパルス正電圧Ｂ
が立ち上がるのに合わせて行う。整流用トランジスタＱ
１のターンオフは従来同様にパルス幅制御信号Ａの立ち
下がりに合わせる。このことで、転流用トランジスタＱ
２のチャネル電流の立ち下がりと整流用トランジスタＱ
１のチャネル電流の立ちあがりとの重複期間を確実にな
くす。アルゴリズムとして、整流用トランジスタＱ１の
ゲート駆動信号Ｘは、パルス幅制御信号Ａとパルス正電
圧Ｂとの論理積となる。
【００１８】転流用トランジスタＱ２のターンオンは、
図２のタイミングチャートに示すようにトランスＴのパ
ルス正電圧Ｂが立ち下がるのに合わせて行う。転流用ト
ランジスタＱ２のターンオフは従来同様にパルス幅制御
信号Ａの立ち上がりに合わせる。このことで、スイッチ
ングトランジスタＱ０のターンオフより適宜な遅延時間
をもって転流用トランジスタＱ２のターンオンを行わ
せ、整流用トランジスタＱ１のチャネル電流の立ち下が
りと転流用トランジスタＱ２のチャネル電流の立ちあが
りとの重複期間を確実になくす。アルゴリズムとして、
転流用トランジスタＱ２のゲート駆動信号Ｙは、パルス
幅制御信号Ａの反転信号とパルス正電圧Ｂの反転信号と
の論理積となる。
図２のタイミングチャートに示すようにトランスＴのパ
ルス正電圧Ｂが立ち下がるのに合わせて行う。転流用ト
ランジスタＱ２のターンオフは従来同様にパルス幅制御
信号Ａの立ち上がりに合わせる。このことで、スイッチ
ングトランジスタＱ０のターンオフより適宜な遅延時間
をもって転流用トランジスタＱ２のターンオンを行わ
せ、整流用トランジスタＱ１のチャネル電流の立ち下が
りと転流用トランジスタＱ２のチャネル電流の立ちあが
りとの重複期間を確実になくす。アルゴリズムとして、
転流用トランジスタＱ２のゲート駆動信号Ｙは、パルス
幅制御信号Ａの反転信号とパルス正電圧Ｂの反転信号と
の論理積となる。
【００１９】このような制御アルゴリズムによる実際の
動作波形を図３（ａ）〜（ｇ）に示す。各（ａ）〜
（ｇ）は前述した従来の図９の各（ａ）〜（ｇ）と同じ
動作波形を示している。図３（ｃ）（ｄ）に示すように
トランスＴの二次巻線Ｌ２にパルス正電圧Ｂが発生して
いる時間内において整流用トランジスタＱ１のターンオ
ンしてからターンオフするまでの動作を完了する。そし
て、図３（ｃ）（ｆ）に示すようにトランスＴの二次巻
線Ｌ２にパルス正電圧が発生していない時間内に転流用
トランジスタＱ２のターンオンからターンオフするまで
の動作を完了する。このことで、整流用トランジスタＱ
１と転流用トランジスタＱ２とが同時にオフしているデ
ッドタイムが生じ、クロスコンダクションの発生を確実
に防止する。
動作波形を図３（ａ）〜（ｇ）に示す。各（ａ）〜
（ｇ）は前述した従来の図９の各（ａ）〜（ｇ）と同じ
動作波形を示している。図３（ｃ）（ｄ）に示すように
トランスＴの二次巻線Ｌ２にパルス正電圧Ｂが発生して
いる時間内において整流用トランジスタＱ１のターンオ
ンしてからターンオフするまでの動作を完了する。そし
て、図３（ｃ）（ｆ）に示すようにトランスＴの二次巻
線Ｌ２にパルス正電圧が発生していない時間内に転流用
トランジスタＱ２のターンオンからターンオフするまで
の動作を完了する。このことで、整流用トランジスタＱ
１と転流用トランジスタＱ２とが同時にオフしているデ
ッドタイムが生じ、クロスコンダクションの発生を確実
に防止する。
【００２０】このクロスコンダクションの除去によるフ
ォワードコンバータの効率向上の効果を図４に示す。横
軸は負荷に出力される電流値を示し、縦軸が効率を示
す。図１で示した実施例を黒い三角印でプロットしたグ
ラフで示し、図１の設計変更として各トランジスタＱ
１，Ｑ２を二つずつ用いた例を白抜きの菱形でプロット
したグラフで示す。図７で示した従来例を黒い四角印で
プロットしたグラフで示す。図４に示すように、従来例
より実施例の方が効率が明らかによい。負荷電流が１０
Ａ以上では約５％もの効率の向上が認められる。
ォワードコンバータの効率向上の効果を図４に示す。横
軸は負荷に出力される電流値を示し、縦軸が効率を示
す。図１で示した実施例を黒い三角印でプロットしたグ
ラフで示し、図１の設計変更として各トランジスタＱ
１，Ｑ２を二つずつ用いた例を白抜きの菱形でプロット
したグラフで示す。図７で示した従来例を黒い四角印で
プロットしたグラフで示す。図４に示すように、従来例
より実施例の方が効率が明らかによい。負荷電流が１０
Ａ以上では約５％もの効率の向上が認められる。
【００２１】図１の実施例の具体的な回路設計の一例を
図５に示す。発明の特徴事項である整流用および転流用
トランジスタＱ１，Ｑ２の制御アルゴリズムを実現した
部分を説明する。同期整流制御回路４０がパルス幅制御
回路２０の出力ＡおよびトランスＴのパルス正電圧Ｂを
ＮＡＮＤ出力して反転Ｘを出力する。この反転Ｘを同期
整流駆動回路が反転して整流用トランジスタＱ１のゲー
トに駆動信号Ｘを出力する。また、同期整流制御回路が
パルス幅制御回路２０の信号ＡおよびトランスＴのパル
ス正電圧Ｂをそれそれ反転させた信号をＮＡＮＤ出力し
て反転Ｙを出力する。この反転Ｙを同期整流駆動回路３
０が反転して転流用トランジスタＱ２のゲートに駆動信
号Ｙを出力する。
図５に示す。発明の特徴事項である整流用および転流用
トランジスタＱ１，Ｑ２の制御アルゴリズムを実現した
部分を説明する。同期整流制御回路４０がパルス幅制御
回路２０の出力ＡおよびトランスＴのパルス正電圧Ｂを
ＮＡＮＤ出力して反転Ｘを出力する。この反転Ｘを同期
整流駆動回路が反転して整流用トランジスタＱ１のゲー
トに駆動信号Ｘを出力する。また、同期整流制御回路が
パルス幅制御回路２０の信号ＡおよびトランスＴのパル
ス正電圧Ｂをそれそれ反転させた信号をＮＡＮＤ出力し
て反転Ｙを出力する。この反転Ｙを同期整流駆動回路３
０が反転して転流用トランジスタＱ２のゲートに駆動信
号Ｙを出力する。
【００２２】図１の実施例の変形例を図６に示す。スイ
ッチングトランジスタＱ０を一次側で制御するタイプを
示している。パルス幅制御回路の出力Ａを遅延回路５０
でスイッチング駆動回路１０に出力するとともにフォト
カプラ６０で絶縁して同期整流制御回路にも出力してい
る。フォトカプラ６０の電源はトランスＴの二次側の補
助巻線から得る。その他の構成は図１のものと同様であ
る。
ッチングトランジスタＱ０を一次側で制御するタイプを
示している。パルス幅制御回路の出力Ａを遅延回路５０
でスイッチング駆動回路１０に出力するとともにフォト
カプラ６０で絶縁して同期整流制御回路にも出力してい
る。フォトカプラ６０の電源はトランスＴの二次側の補
助巻線から得る。その他の構成は図１のものと同様であ
る。
【００２３】なお、次のような実施の形態もこの発明の
技術的範囲〜に含まれる。 整流用および転流用トランジスタＱ１，Ｑ２の制御ア
ルゴリズムを実現するために様々な回路設計を施したも
の。 図１や図６において整流用トランジスタＱ１を直流出
力の高圧ライン側に配置したもの。 整流用トランジスタＱ１および転流用トランジスタＱ
２を２個づつ用意してそれぞれ並列接続したもの。 各トランジスタＱ１，Ｑ２がＦＥＴの場合にｎｐｎ型
あるいはｐｎｐ型のいずれかを問わない。 各トランジスタＱ１，Ｑ２についてＦＥＴ以外のトラ
ンジスタ素子にダイオードを並列接続したもの。 図１においてスイッチング駆動回路１０，パルス幅制
御回路２０，同期整流駆動回路３０および同期整流制御
回路４０を適宜組み合わせチップ化したもの。 ＦＥＴで構成される各トランジスタＱ１，Ｑ２にショ
ットキーバリアダイオードを並列接続したもの。 この実施の形態で挙げた回路例以外に特許請求の範囲
に記載された技術的範囲に含まれる種々の回路。
技術的範囲〜に含まれる。 整流用および転流用トランジスタＱ１，Ｑ２の制御ア
ルゴリズムを実現するために様々な回路設計を施したも
の。 図１や図６において整流用トランジスタＱ１を直流出
力の高圧ライン側に配置したもの。 整流用トランジスタＱ１および転流用トランジスタＱ
２を２個づつ用意してそれぞれ並列接続したもの。 各トランジスタＱ１，Ｑ２がＦＥＴの場合にｎｐｎ型
あるいはｐｎｐ型のいずれかを問わない。 各トランジスタＱ１，Ｑ２についてＦＥＴ以外のトラ
ンジスタ素子にダイオードを並列接続したもの。 図１においてスイッチング駆動回路１０，パルス幅制
御回路２０，同期整流駆動回路３０および同期整流制御
回路４０を適宜組み合わせチップ化したもの。 ＦＥＴで構成される各トランジスタＱ１，Ｑ２にショ
ットキーバリアダイオードを並列接続したもの。 この実施の形態で挙げた回路例以外に特許請求の範囲
に記載された技術的範囲に含まれる種々の回路。
【００２４】
【発明の効果】トランスの二次側のパルス正電圧は、ス
イッチング素子のオンオフ動作に対して応答遅れをもっ
て立ち上がったり、立ち下がったりする。
イッチング素子のオンオフ動作に対して応答遅れをもっ
て立ち上がったり、立ち下がったりする。
【００２５】つまり、スイッチング素子のターンオンに
合わせて転流用トランジスタをターンオフさせるととも
に、トランス出力のパルス正電圧の立ち上がりに合わせ
て整流用トランジスタをターンオンさせる。すると、転
流用トランジスタがターンオフした後に整流用トランジ
スタはターンオンすることになる。一方、スイッチング
素子のターンオフに合わせて前記整流用トランジスタを
ターンオフさせるとともに、パルス正電圧の立ち下がり
に合わせて前記転流用トランジスタをターンオンさせ
る。すると、整流用トランジスタがターンオフした後に
転流用トランジスタはターンオンすることになる。
合わせて転流用トランジスタをターンオフさせるととも
に、トランス出力のパルス正電圧の立ち上がりに合わせ
て整流用トランジスタをターンオンさせる。すると、転
流用トランジスタがターンオフした後に整流用トランジ
スタはターンオンすることになる。一方、スイッチング
素子のターンオフに合わせて前記整流用トランジスタを
ターンオフさせるとともに、パルス正電圧の立ち下がり
に合わせて前記転流用トランジスタをターンオンさせ
る。すると、整流用トランジスタがターンオフした後に
転流用トランジスタはターンオンすることになる。
【００２６】このため、トランス出力のパルス正電圧が
生じている時間内において整流用トランジスタのターン
オンからターンオフまでの動作が完了する。なおかつ、
このパルス正電圧が生じていない時間内において転流用
トランジスタのターンオンからターンオフまでの動作が
完了する。しかも、整流用トランジスタおよび転流用ト
ランジスタとが同時にオフする期間が生じる。
生じている時間内において整流用トランジスタのターン
オンからターンオフまでの動作が完了する。なおかつ、
このパルス正電圧が生じていない時間内において転流用
トランジスタのターンオンからターンオフまでの動作が
完了する。しかも、整流用トランジスタおよび転流用ト
ランジスタとが同時にオフする期間が生じる。
【００２７】したがって、同時にオンすることは全くな
く、クロスコンダクションを確実に防止することがで
き、効率を向上させることができる。
く、クロスコンダクションを確実に防止することがで
き、効率を向上させることができる。
【図１】本発明に係る同期整流回路を含むフォワードコ
ンバータの一実施例のブロック回路図である。
ンバータの一実施例のブロック回路図である。
【図２】同上実施例の同期整流回路の制御アルゴリズム
を示すタイミングチャートである。
を示すタイミングチャートである。
【図３】同上実施例の各部の動作波形図であり、（ａ）
はスイッチングトランジスタＱ０のゲートソース間電圧
を示し、（ｂ）はそのドレインソース間電圧を示し、
（ｃ）はトランスＴの二次巻線Ｌ２のパルス正電圧Ｂを
示し、（ｄ）は整流用トランジスタＱ１のゲートソース
間電圧を示し、（ｅ）はそのチャネル電流を示し、
（ｆ）は転流用トランジスタＱ２のゲートソース間電圧
を示し、（ｇ）はそのチャネル電流を示す。
はスイッチングトランジスタＱ０のゲートソース間電圧
を示し、（ｂ）はそのドレインソース間電圧を示し、
（ｃ）はトランスＴの二次巻線Ｌ２のパルス正電圧Ｂを
示し、（ｄ）は整流用トランジスタＱ１のゲートソース
間電圧を示し、（ｅ）はそのチャネル電流を示し、
（ｆ）は転流用トランジスタＱ２のゲートソース間電圧
を示し、（ｇ）はそのチャネル電流を示す。
【図４】フォワードコンバータの効率について同上実施
例と従来例とを比較したグラフである。
例と従来例とを比較したグラフである。
【図５】同上実施例の具体的な設計例を示す回路図であ
る。
る。
【図６】同上実施例の変形例を示すブロック回路図であ
る。
る。
【図７】従来の同期整流回路を含むフォワードコンバー
タのブロック回路図である。
タのブロック回路図である。
【図８】同上従来の同期整流回路の制御アルゴリズムを
示すタイミングチャートである。
示すタイミングチャートである。
【図９】同上従来の各部の動作波形図であり、（ａ）は
スイッチングトランジスタＱ０のゲートソース間電圧を
示し、（ｂ）はそのドレインソース間電圧を示し、
（ｃ）はトランスＴの二次巻線Ｌ２のパルス正電圧Ｂを
示し、（ｄ）は整流用トランジスタＱ１のゲートソース
間電圧を示し、（ｅ）はそのチャネル電流を示し、
（ｆ）は転流用トランジスタＱ２のゲートソース間電圧
を示し、（ｇ）はそのチャネル電流を示す。
スイッチングトランジスタＱ０のゲートソース間電圧を
示し、（ｂ）はそのドレインソース間電圧を示し、
（ｃ）はトランスＴの二次巻線Ｌ２のパルス正電圧Ｂを
示し、（ｄ）は整流用トランジスタＱ１のゲートソース
間電圧を示し、（ｅ）はそのチャネル電流を示し、
（ｆ）は転流用トランジスタＱ２のゲートソース間電圧
を示し、（ｇ）はそのチャネル電流を示す。
Ｃｒ コンデンサ Ｌ０ チョークコイル Ｃ０ 平滑コンデンサ Ｔ トランス Ｌ１ 一次巻線 Ｌ２ 二次巻線 Ｑ０ スイッチングトランジスタ Ｑ１ 整流用トランジスタ Ｑ２ 転流用トランジスタ １０ スイッチング駆動回路 ２０ パルス幅制御回路 ３０ 同期整流駆動回路 ４０ 同期整流制御回路 ５０ 遅延回路 ６０ フォトカプラ Ａ パルス幅制御信号 Ｂ パルス正電圧 Ｘ，Ｙ 各トランジスタＱ１，Ｑ２の駆動信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−289538（ＪＰ，Ａ) 特開 平４−127869（ＪＰ，Ａ) 特開 平８−37777（ＪＰ，Ａ) 特開 平７−337006（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H02M 3/28
Claims (3)
- 【請求項１】 トランスの一次巻線と、スイッチング制
御駆動回路のスイッチング信号によって動作するスイッ
チング素子とが直列に直流入力端子間に接続されて、こ
のスイッチング動作により前記トランスの二次巻線から
生成される出力を整流平滑して直流出力を得るフォワー
ドコンバータに用いられ、 前記トランスの二次巻線間に直列に接続された整流用ト
ランジスタおよび転流用トランジスタと、これらトラン
ジスタを前記スイッチング信号と前記トランス出力のパ
ルス正電圧とに基づいて相補的にオンオフ駆動すること
で前記トランス出力を整流する同期整流制御駆動回路と
を備えた同期整流回路であって、 前記同期整流制御駆動回路は、前記スイッチング素子の
ターンオンに合わせて前記転流用トランジスタをターン
オフさせるとともに、前記パルス正電圧の立ち上がりに
合わせて前記整流用トランジスタをターンオンさせる一
方、前記スイッチング素子のターンオフに合わせて前記
整流用トランジスタをターンオフさせるとともに、前記
パルス正電圧の立ち下がりに合わせて前記転流用トラン
ジスタをターンオンさせ、パルス正電圧が生じている時間内において前記整流用ト
ランジスタのターンオンからターンオフまでの動作を完
了し、パルス正電圧が生じていない時間内に前記転流用
トランジスタのターンオンからターンオフするまでの動
作を完了すること を特徴とする同期整流回路。 - 【請求項２】 請求項１に記載の同期整流回路を備えた
フォワードコンバータであって、前記転流用トランジス
タの端子間に接続された平滑回路から直流出力が得られ
ることを特徴とする。 - 【請求項３】 請求項１に記載の同期整流回路における
同期整流方法であって、 前記スイッチング素子のターンオンに合わせて前記転流
用トランジスタをターンオフさせるとともに、前記パル
ス正電圧の立ち上がりに合わせて前記整流用トランジス
タをターンオンさせる一方、前記スイッチング素子のタ
ーンオフに合わせて前記整流用トランジスタをターンオ
フさせるとともに、前記パルス正電圧の立ち下がりに合
わせて前記転流用トランジスタをターンオンさせること
を特徴とする同期整流方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33904497A JP3328671B2 (ja) | 1997-12-09 | 1997-12-09 | 同期整流回路、これを備えたフォワードコンバータおよび同期整流方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33904497A JP3328671B2 (ja) | 1997-12-09 | 1997-12-09 | 同期整流回路、これを備えたフォワードコンバータおよび同期整流方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11178334A JPH11178334A (ja) | 1999-07-02 |
| JP3328671B2 true JP3328671B2 (ja) | 2002-09-30 |
Family
ID=18323744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33904497A Expired - Fee Related JP3328671B2 (ja) | 1997-12-09 | 1997-12-09 | 同期整流回路、これを備えたフォワードコンバータおよび同期整流方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3328671B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6111769A (en) * | 1999-09-24 | 2000-08-29 | Ericsson, Inc. | External driving circuit for bridge type synchronous rectification |
| US6188592B1 (en) * | 1999-11-05 | 2001-02-13 | Ericsson Inc. | Externally-driven scheme for synchronous rectification |
| CN106300921B (zh) * | 2015-06-01 | 2020-11-06 | 中兴通讯股份有限公司 | 同步整流管驱动方法、同步整流管电路和开关电源 |
| JP6917274B2 (ja) * | 2017-10-30 | 2021-08-11 | Ntn株式会社 | 同期整流型フォワードコンバータ |
-
1997
- 1997-12-09 JP JP33904497A patent/JP3328671B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11178334A (ja) | 1999-07-02 |
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