CN112017597B

CN112017597B - 像素电路以及显示装置

Info

Publication number: CN112017597B
Application number: CN201910456153.XA
Authority: CN
Inventors: 黄飞
Original assignee: Chengdu Vistar Optoelectronics Co Ltd
Current assignee: Chengdu Vistar Optoelectronics Co Ltd
Priority date: 2019-05-29
Filing date: 2019-05-29
Publication date: 2021-10-12
Anticipated expiration: 2039-05-29
Also published as: CN112017597A

Abstract

本发明提供一种像素电路以及显示装置，像素电路包括：选通模块，选通模块响应于扫描信号以导通或者关断，导通时输出数据信号；存储控制模块，存储控制模块响应于第一信号，以存储数据信号，且在第一信号具有第一电平时，存储控制模块存储数据信号，第一信号具有第二电平时，存储控制模块停止存储数据信号，第二电平与第一电平的相位相反，所述第一信号为占空比可调的脉冲信号；驱动模块，驱动模块响应于存储控制模块存储的数据信号以导通，驱动发光器件发光。采用本发明实施例提供的像素电路，能够实现不同灰阶等级的显示。

Description

像素电路以及显示装置

技术领域

本发明实施例涉及显示技术领域，特别涉及一种像素电路以及显示装置。

背景技术

OLED(Organic Light-Emitting Diode)称为有机电致发光二极管。OLED显示技术具有全固态、主动发光、高对比度、超薄、低功耗、效应速度快、工作范围宽、易于实现柔性显示和3D显示等诸多优点，使它在目前在众多显示设备上得到应用，例如应用于电视机和移动设备上。

OLED显示面板内具有呈阵列式排布的多个像素，每一像素通过OLED像素驱动电路来进行驱动。有机发光二极管是电流驱动器件，当有电流流经有机发光二极管时，有机发光二极管发光，且发光亮度由流经有机发光二极管自身的电流决定。大部分已有的集成电路(IC，Integrated Circuit)都只传输电压信号，因而OLED显示面板的像素驱动电路通常需要完成将电压信号转变为电流信号的任务。

发明内容

本发明提供一种像素电路以及显示装置，以实现不同灰阶的显示。

本发明实施例提供一种像素电路，包括：选通模块，所述选通模块响应于来自扫描线的扫描信号以导通或者关断，所述选通模块导通时所述选通模块的输出端输出来自数据线的数据信号；存储控制模块，所述存储控制模块响应于所一信号，以存储所述选通模块的输出端输出的所述数据信号，且在所述第一信号具有第一电平时，所述存储控制模块存储所述数据信号，所述第一信号具有第二电平时，所述存储控制模块停止存储所述数据信号，所述第二电平与所述第一电平的相位相反，其中，所述第一信号为占空比可调的脉冲信号；驱动模块，所述驱动模块响应于所述存储控制模块存储的数据信号以导通，驱动发光器件发光。

存储控制模块响应于第一信号以及第二信号，以存储选通模块的输出端输出的数据信号，第一信号为占空比可调的脉冲信号，当第一信号具有第一电平时存储数据信号，相应的驱动模块响应于存储控制模块存储的数据信号以导通，从而点亮发光器件，而当第一信号具有第二电平时停止存储数据信号，相应的发光器件不发光。也就是说，发光器件发光的时长与第一信号具有第一电平的时长有关，通过控制第一信号具有的第一电平的时长，可以使得在选通模块不同的导通期间发光器件的发光时长不同，从而实现不同灰阶显示。

另外，所述存储控制模块包括：反相单元，用于接收第一信号并输出第二信号，第二信号与第一信号的电平相位相反；存储单元，用于存储所述数据信号；控制单元，响应于所述第一信号以及所述第二信号，以控制所述存储单元存储所述数据信号的时长，且在存储单元停止存储数据信号期间还控制驱动模块处于截止状态。

另外，所述存储单元具有第一节点、第二节点以及第三节点，所述第二节点与所述第一节点的电平相位相反，且所述第一节点与所述第三节点电连接且接收所述数据信号期间，所述存储单元存储所述数据信号；所述控制单元用于，控制所述第一节点以及所述第三节点电连接或者断开，且还控制所述第一节点以及所述第三节点接收所述数据信号，且还用于控制所述第一节点的电平相位。所述驱动模块与所述第二节点连接，在所述存储单元存储数据信号期间，所述驱动模块响应于所述第二节点以导通或者截止。

另外，所述控制单元包括：第一开关管，连接所述第一节点与所述第三节点，且响应于所述第一信号以导通或者关断；第二开关管，连接所述选通模块的输出端与所述第一节点，且与所述第一开关管同步导通或者关断；第三开关管，连接所述第一节点与地端，所述第三开关管响应于所述第二信号以导通或者关断，且所述第三开关管与所述第二开关管的导通或者关断状态相反。

另外，所述存储单元包括：第一反相器，所述第一反相器的输入端经由所述第二开关管与所述选通模块连接，且所述第一反相器分别连接工作电源以及地端；第二反相器，所述第二反相器的输入端与所述第一反相器的输出端连接，所述第二反相器分别连接工作电源以及地端，且所述第一反相器的输入端为所述第一节点，所述第一反相器的输出端为所述第二节点，所述第二反相器的输出端为所述第三节点。

另外，所述第一开关管、所述第二开关管或者所述第三开关管中的任意个为传输门，且所述传输门在所述第一信号以及所述第二信号的控制下导通或者关断；优选的，所述第一开关管为第一传输门，所述第二开关管为第二传输门，所述第三开关管为第三传输门。如此，可以降低通路电阻和特性互补，能更好提升信号传输质量，有利于提高像素电路工作稳定性。

另外，所述第一开关管、所述第二开关管或者所述第三开关管中的任意个为MOS管；优选的，所述第一开关管、所述第二开关管以及所述第三开关管均为MOS管，且所述第一开关管的栅极接收所述第一信号，所述第一开关管的第一端与所述第三节点连接，所述第一开关管的第二端与所述第一节点连接；所述第二开关管的栅极接收所述第一信号，所述第二开关管的第一端与所述选通模块的输出端连接，所述第二开关管的第二端与所述第一节点连接；所述第三开关管的栅极接收所述第二信号，所述第三开关管的第一端与所述第一节点连接，所述第三开关管的第二端与地端连接；优选的，所述第一开关管、所述第二开关管以及所述第三开关管均为NMOS管。如此，有利于简化像素电路。

另外，驱动模块包括：驱动传输门，所述驱动传输门响应于所述第一节点以及所述第二节点以导通或者关断，且所述驱动传输门的第一端与工作电源连接，所述驱动传输门的第二端与发光器件连接；或者，驱动MOS管，所述驱动MOS管的栅极与所述第二节点连接，所述驱动MOS管的第一端与工作电源连接，所述驱动MOS管的第二端与发光器件连接；优选的，所述驱动MOS管为PMOS管。

相应的，本发明实施例还提供一种显示装置，包括上述的像素电路。

另外，还包括：第一信号产生电路，所述第一信号产生电路用于提供第一信号。

与现有技术相比，本发明实施例提供的技术方案具有以下优点：

上述技术方案中，在选通模块导通期间，存储控制模块不再是持续存储数据信号，而是受到第一信号的控制，当第一信号为高电平或者低电平时才能存储数据信号，相应的通过第一信号的占空比大小来控制第一信号具有高电平或者低电平的时长，从而控制存储控制模块存储数据信号的时间长短，以控制驱动模块导通的时长，相应的控制发光器件点亮的时间长短，最终实现不同的灰阶显示。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。

图1为一种像素电路的结构示意图；

图2为本发明一实施例提供的像素电路的功能框图；

图3为本发明另一实施例提供的像素电路的电路结构示意图；

图4为图3所示像素电路工作的时序图；

图5为本发明又一实施例提供的像素电路的结构示意图；

图6为图5所示像素电路工作的时序图。

具体实施方式

图1为一种像素电路的结构示意图。参考图1，像素电路包括：

选通晶体管M58，选通晶体管M58响应于SCAN信号以及DATA信号以导通或者截止，选通晶体管M58导通时对应像素被选中相应的发光器件D6发光，SCAN信号为低电平选通晶体管M58导通时选通晶体管M58为PMOS管，选通晶体管M58栅极接扫描线，漏接接数据线；

与选通晶体管M58连接的存储结构，存储结构由第二反相器构成，第一反相器包括第一PMOS管M56以及第一NMOS管M57，第二反相器包括第二PMOS管M50以及第二NMOS管M51，第一PMOS管M56的源极以及第二PMOS管M50的源极均与工作电源VDD连接，第一NMOS管M57的源极以及第二NMOS管M51的源极均与地端VSS连接，第一反相器的输入端i1与第二反相器的输出端o2连接，第一反相器的输出端o1与第二反相器的输入端i2连接，且选通晶体管M58的源极与第一反相器的输入端i1连接；

与第一反相器的输出端o1连接的复位晶体管M53，复位晶体管M53为PMOS管，源极连接工作电源VDD，栅极接收复位信号Reset，漏极与第一反相器的输出端o1连接；

与第一反相器的输出端o1连接的驱动管M55，驱动管M55连接发光器件D6，在选通晶体管M58导通期间，驱动管M55导通以驱动发光器件D6发光。

在选通晶体管M58导通期间DATA信号为高电平，相应的第一反相器的输入端i1为高电平，M56截止，M57导通，第一反相器的输出端o1为低电平；第二反相器的输入端i2为低电平，M50导通，M51截止，第二反相器的输出端o2为高电平，相应的第一反相器的输入端i1保持为高电平。也就是说，在选通晶体管M58导通期间，第一反相器的输出端o1始终保持为低电平，驱动晶体管M55为PMOS管，驱动晶体管M55的源极接工作电源VDD，栅极连接第一反相器的输出端o1，因而驱动晶体管M55导通，以使工作电源VDD为发光器件D6提供工作电压。

上述像素电路中，发光器件D6在恒流状态下发光，使得像素电路具有能够保持稳定有效工作的优点。然而，在SCAN信号为低电平且DATA信号为高电平期间，虽然发光器件D6能持续稳定的发光，但是难以控制像素被选中的单个周期内发光器件D6发光的时长，也就是说，难以有效的调整显示灰阶。

为解决上述问题，本发明实施例提供一种像素电路，在选通模块单次导通期间，通过调整第一信号的占空比可以调整存储控制模块存储数据信号的有效时长，从而调整驱动模块导通以驱动发光器件发光的时长，进而实现不同灰阶的显示。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。

图2为本发明一实施例提供的像素电路的功能框图。

参考图2，本实施例提供的像素电路包括：选通模块101，选通模块101响应于来自扫描线SCAN的扫描信号以导通或者关断，选通模块101导通时选通模块101的输出端输出来自数据线DATA的数据信号；存储控制模块103，存储控制模块103响应于第一信号S1，以存储选通模块101的输出端输出的数据信号，且在第一信号S1具有第一电平时，存储控制模块103存储数据信号，第一信号S1具有第二电平时，存储控制模块103停止存储数据信号，且第二电平与第一电平的相位相反，第一信号S1为占空比可调的脉冲信号；驱动模块104，且驱动模块104响应于存储控制模块103存储的数据信号以导通，驱动发光器件105发光。

由于第一信号为占空比可调的脉冲信号，根据调整第一信号的占空比，即调整第一信号的脉冲宽度大小，以调节存储控制模块103存储数据信号的时长，从而控制发光器件105发光的时间长短，最终实现不同的灰阶显示的目的。

以下将对本实施例提供的像素电路进行详细说明。

选通模块101用于，基于扫描线SCAN的扫描信号确定对应的像素是否被选中，即是否需要点亮对应像素的发光器件105。本实施例中，扫描信号处于高电平时，选通模块101截止；扫描信号处于低电平时，选通模块101导通。在其他实施例中，也可以为，扫描信号处于低电平时，选通模块截止；扫描信号处于高电平时，选通模块导通。需要说明的是，本实施例中提到的高电平以及低电平是相对而言的，高电平对应的电压高于低电平对应的电压。

在存储控制模块103存储数据信号期间，驱动模块104导通以驱动发光器件105发光；在存储控制模块103停止存储数据信号期间，驱动模块104截止，发光器件105停止发光。举例来说，第一电平为高电平期间，存储控制模块103存储数据信号，且驱动模块104导通以驱动发光器件105发光；第一电平为低电平期间，存储控制模块103停止存储数据信号，且驱动模块104截止，发光器件105停止发光。或者，第一电平为低电平期间，存储控制模块103存储数据信号，且驱动模块104驱动发光器件105发光；第一电平为高电平期间，存储控制模块103停止存储数据信号，且驱动模块104截止，发光器件105停止发光。

存储控制模块103包括：反相单元112，用于接收第一信号S1并提供第二信号S2，第二信号S2与第一信号S1电平相位相反；存储单元113，用于存储数据信号；控制单元114，与存储单元113相连，且响应于第一信号S1以及第二信号S2，以控制存储单元113存储数据信号的时长，且在存储单元113停止存储数据信号期间，控制单元114还控制驱动模块104截止。

反相单元112用于提供与第一信号S1电平相位相反的第二信号S2，以便于使存储控制模块103能够基于第一信号S1以及第二信号S2，控制存储数据信号的时长，更具体地，在选通模块101单次导通期间，存储控制模块103能够基于第一信号S1以及第二信号S2控制存储数据信号的时长。其中，第二信号S2与第一信号S1的电压值相同。

第一信号S1为占空比可调的交流脉冲信号，也就是说，第一信号S1为脉冲宽度可调的信号。脉冲宽度可调指的是，在选通模块101导通期间，第一信号S1的脉冲宽度可调。

具体地，存储单元113具有第一节点、第二节点以及第三节点，第二节点与第一节点的电平相位相反，且在第一节点与第三节点电连接且接收数据信号期间，存储单元113存储数据信号。相应的，第二节点还与驱动模块104连接，驱动模块104响应于第二节点以导通或者截止。更具体的，在存储单元113存储数据信号期间，第二节点控制驱动模块104导通，在存储单元113停止存储数据信号期间，第二节点控制驱动模块104截止。

控制单元114还用于，控制第一节点与第三节点电连接或者断开，且还控制第一节点以及第三节点接收数据信号，以使存储单元113开始存储数据信号或者停止存储信号，从而控制存储单元113存储数据的时长。

并且，由于第一节点的电平相位与第二节点的电平相位相反，且第二节点控制驱动模块104导通或者截止，相应的，控制单元114还用于控制第一节点的电平相位，从而间接的控制第二节点的电平相位，以使第二节点控制驱动模块104截止。

驱动模块104连接工作电源VDD与发光器件105。具体地，当驱动模块104导通时，相当于工作电源为发光器件105提供工作电压，也就是说，驱动模块104导通时发光器件105发光且处于恒流状态。

本实施例提供的像素电路，改变第一信号的脉冲宽度的大小，即调整选通模块101每次导通期间的第一信号的脉冲宽度，从而控制数据信号输入至存储控制模块103的时间长短，以控制驱动模块104导通时长，也就是说发光器件105点亮的时间长短得到控制，最终实现不同的灰阶显示的目的。

本发明另一实施例还提供一种像素电路，与前一实施例不同的是，本实施例提供的像素电路具体说明了选通模块、存储控制模块以及驱动模块的具体电路结构。图3为本发明另一实施例提供的像素电路的电路结构示意图。

参考图3，像素电路包括：选通模块201；存储控制模块203以及驱动模块204，驱动模块204连接发光器件d。

以下将结合附图对本实施例提供的像素电路进行详细说明。

选通模块201包括选通晶体管m1，选通晶体管m1的栅极连接扫描线SCAN，选通晶体管m1的第一端连接数据线DATA，第二端输出数据信号且连接存储控制模块203。本实施例中，以扫描信号为低电平时选通晶体管m1导通为例，相应的，选通晶体管m1为PMOS管，且选通晶体管m1的第一端为漏极，第二端为源极。在其他实施例中，也可以为扫描信号为高电平时选通晶体管导通，相应的选通晶体管m1为NMOS管。

存储控制模块203包括反相单元212、存储单元213以及控制单元214。且存储单元213具有第一节点1、第二节点2以及第三节点3，有关所述第一节点1、第二节点2以及第三节点3的具体描述，可参考前一实施例的详细描述，在此不再赘述。

第一信号pwm为脉冲宽度调制信号(PWM，Pulse Width Modulation)，占空比越大脉冲宽度越大，即占空比越大单个周期内高电平的时长越长。

反相单元212包括反相器inv，反相器inv的输入端a接收第一信号pwm，反相器inv的输出端y输出第二信号。

控制单元214包括：第一开关管m11，连接第一节点1与第三节点3，且响应于第一信号pwm以导通或者关断；第二开关管m12，连接选通模块201的输出端与第一节点1，且与第一开关管m11同步导通或者关断；第三开关管m13，连接第一节点1与地端VSS，第三开关管m13响应于第二信号以导通或者关断，且第三开关管m13与第二开关管m12的导通或者关断状态相反。

更具体地，第二开关管m12与选通晶体管m1的第二端连接。

在一个实施例中，根据选择合适的第一开关管m11，使得在第一信号a具有高电平期间第一开关管m11导通，相应的第一节点1与第三节点3电连接；相应的，第一信号pwm具有高电平，第二开关管m12导通，使得第一节点1以及第三节点3接收选通模块201输出的数据信号；相应的，第二信号具有低电平，第三开关管m13关断，因此第一节点1未连接地端VSS。如此，在第一信号pwm具有高电平期间：第一节点1与第三节点3电连接且接收数据信号，存储单元213存储数据信号；且第一节点1具有高电平，相应的第二节点2具有低电平，第二节点2控制驱动模块204导通，驱动发光器件d发光。在第一信号pwm具有低电平期间：存储单元213停止存储数据信号；第二节点2具有高电平，且第二节点2控制驱动模块204截止，发光器件d不发光。

在另一实施例中，也可以选择合适的第一开关管m11，使得在第一信号pwm具有低电平期间第一开关管m11导通，相应的第一节点1与第三节点3电连接；相应的，第二开关管m12导通，使得第一节点1以及第三节点3接收选通模块201输出的数据信号；相应的，第三开关管m13截止。如此，在第一信号pwm具有低电平期间，存储单元213存储数据信号，且驱动模块204导通以驱动发光器件d发光。在第一信号pwm具有高电平期间，存储单元213停止存储数据信号，且驱动模块204截止。

存储单元213为静态寄存器(SRAM，Static Random-Access Memory)结构。本实施例中，为了简化像素电路结构，以存储单元213包括两个首位连接的反相器作为示例，每一个反相器由一个PMOS管以及一个NMOS管构成。

具体地，存储单元213包括：第一反相器21，第一反相器21的输入端in1经由第二开关管m12与选通模块201连接，且第一反相器21分别连接工作电源VDD以及地端VSS；第二反相器22，第二反相器22的输入端in2与第一反相器21的输出端out1连接，第二反相器22分别连接工作电源VDD以及地端VSS，且第一反相器21的输入端in1为第一节点1，第一反相器21的输出端out1为第二节点2，第二反相器22的输出端out2为第三节点3。

更具体的，第一反相器21包括：第一PMOS管m4以及第一NMOS管m5；第一PMOS管m4的栅极以及第一NMOS管m5的栅极连接且作为第一反相器21的输入端in1；第一PMOS管m4的源极与工作电源VDD连接，第一PMOS管m4的漏极与第一NMOS管m5的漏极连接且作为第一反相器21的输出端out1；第一NMOS管m5的源极与地端VSS连接。

第二反相器22包括：第二PMOS管m2以及第二NMOS管m3；第二PMOS管m2的栅极以及第二NMOS管m3的栅极连接且作为第二反相器22的输入端in2；第二PMOS管m2的源极与工作电源VDD连接，第二PMOS管m2的漏极与第二NMOS管m3的漏极连接且作为第二反相器22的输出端out2；第二NMOS管m3的源极与地端VSS连接。

第一开关管m11位于第一反相器21的输入端in1与第二反相器22的输出端out2之间。更具体地，第一开关管m11一端连接第一PMOS管m4的栅极，另一端连接第二PMOS管m2的漏极。

第二开关管m12位于第一反相器21的输入端in1与选通晶体管m1的第二端之间。更具体地，第二开关管m12一端连接第一PMOS管m4的栅极，另一端连接选通晶体管m1的第二端。

第一开关管m11、第二开关管m12或者第三开关管m13中的任意个为MOS管，其它为传输门。

为了简化像素电路结构，以第一开关管m11、第二开关管m12以及第三开关管m13均为MOS管为例。第一开关管m11的栅极接收第一信号pwm，第一开关管m11的第一端与第三节点3连接，第一开关管m11的第二端与第一节点1连接；第二开关管m12的栅极接收第一信号pwm，第二开关管m12的第一端与选通模块201的输出端连接，第二开关管m12的第二端与第一节点1连接；第三开关管m13的栅极接收第二信号，也就是说，第三开关管m13的栅极与反相器inv的输出端y连接，第三开关管m13的第一端与第一节点1连接，第三开关管m13的第二端与地端VSS连接。

本实施例中，第一开关管m11、第二开关管m12以及第三开关管m13均为NMOS管；第一开关管m11的第一端为漏极，第一开关管m11的第二端为源极；第二开关管m12的第一端为源极，第二开关管m12的第二端为漏极；第三开关管m13的第一端为源极，第三开关管m13的第二端为漏极。

相应的，在第一信号pwm为高电平时，第一开关管m11导通、第二开关管m12导通，且第三开关管m13截止，存储单元214存储数据信号；在第一信号pwm为低电平时，存储单元214停止存储数据信号。

需要说明的是，在其他实施例中，第一开关管、第二开关管以及第三开关管也可以为PMOS管；或者第一开关管、第二开关管以及第三开关管中的部分为NOMS管，其余为PMOS管。

驱动模块204包括：驱动MOS管m14，驱动MOS管的栅极m14与第二节点2连接，驱动MOS管m14的第一端与工作电源VDD连接，驱动MOS管m14的第二端与发光器件d连接。

本实施例中，驱动MOS管m14为PMOS管，驱动MOS管m14的第一端为漏极，驱动MOS管m14的第二端为源极。

需要说明的是，在其他实施例中，驱动模块也可以为驱动传输门，即驱动模块有传输门构成，传输门为NMOS管和PMOS管的并联结构，有利于降低通路电阻和特性互补，特性互补能够减小或者消除漏电流变大或者寄生效应突出的问题。

发光器件d可以为包括LCD、Micro-LED、LED或OLED在内的多种电流驱动发光器件，也可为其他类型的发光器件。本实施例中以发光器件d为OLED为例，在图3中以二极管示出发光器件d，二极管的正极连接驱动MOS管m14的源极，二极管的负极连接地端VSS。本实施例中，发光器件d发光期间处于恒流状态。

本实施例提供的像素电路，由于第一信号pwm的脉冲宽度可调，因此在选通模块201导通期间，可以通过控制第一信号pwm的脉冲宽度，控制存储单元214存储数据信号的时间长短，相应的控制存储单元214中的第二节点2控制驱动MOS管m14导通的时长，使得发光器件d在保持恒流的状态下发光的时长不同，从而实现不同的灰阶显示。

以下将结合时序图对图3所示像素电路的工作原理进行说明，图4为图3所示像素电路工作的时序图，包括第一信号pwm、扫描信号scan以及数据信号data的时序图，为了便于说明，图4中示出了扫描信号scan的3个周期包括第一时长T1、第二时长T2以及第三时长T3的波形图。

参考图3及图4，在第一时长T1、第二时长T2以及第三时长T3，扫描信号scan具有低电平，数据信号data具有高电平，选通晶体管m1导通，且选通晶体管m1输出数据信号；扫描信号scan具有高电平，数据信号data具有低电平，选通晶体管m1截止。以下将对第一时长T1进行详细说明，以第一信号pwm具有两次高电平状态为例：

在t1期间，第一信号pwm具有高电平，第一开关管m11以及第二开关管m12导通，第一节点1与第二节点3连接且接收数据信号data，数据信号data经由选通晶体管m1、第二开关管m12以及第一开关管m11进入存储单元(由第一PMOS管m4、第二PMOS管m2、第一NMOS管m5以及第二NMOS管m3构成)，第三开关管m13截止；第一节点1为高电平，相应的第二节点2为低电平，驱动MOS管m14导通，发光器件d发光。

在t2期间，第一信号pwm具有低电平，第一开关管m11以及第二开关管m12截止，第一节点1与第三节点3断开且不再接受数据信号data，数据信号data不再输入至存储单元；第三开关管m13导通，第一节点1变为低电平，相应的第二节点2为高电平，驱动MOS管m14截止，发光器件d不发光。

在t3期间，第一信号pwm具有高电平，发光器件d发光，像素电路的工作状况可参考t1期间的说明；在t4期间，第一信号pwm具有低电平，发光器件d不发光。

根据上述分析可知，在第一时长T1，发光器件d的发光时长取决于第一信号pwm的高电平的脉冲宽度，即，发光器件d的发光时长等于t1与t3之和。需要说明的是，在其他实施例中，在第一时长内，第一信号pwm也可以具有1次、3次或者其他任意数量次高电平状态，相应的，发光器件d的发光时长等于所有高电平状态时长之和。

在第二时长T2内，第一信号pwm具有一次高电平状态，如前述分析，在t5期间发光器件d发光，在t6期间发光器件d不发光，在第二时长T2内发光器件d发光时长等于t5。在第三时长T3内，第一信号pwm具有三次高电平状态，如前述分析，在t7、t8以及t9期间发光器件d发光，在第三时长T3内发光器件d发光时长等于t7、t8以及t9之和。

因此，通过调整选通晶体管m1导通期间的第一信号pwm脉冲宽度的大小，控制选通晶体管m1每次导通期间数据信号输入至存储单元的时间长短，从而控制发光器件发光的时间长短，最终实现不同的灰阶显示的目的。

另外，像素电路还可以包括复位晶体管(未图示)，与第一节点1或者第三节点3连接，用于对存储单元213进行复位处理。例如，复位晶体管可以为PMOS管，复位晶体管的源极连接工作电源VDD，漏极连接第一节点1或者第三节点3，复位晶体管的栅极接收复位信号。

本发明又一实施例还提供一种像素电路，该像素电路与前一实施例提供的像素电路大致相同，不同的是该像素电路中的第一开关管、第二开关管或者第三开关管为传输门(TG，Transmission Gate)。以下将结合附图对本实施例提供的像素电路进行详细说明，需要说明的是，与前一实施例相同或者相应部分，以下将不做详细赘述。

图5为本发明又一实施例提供的像素电路的结构示意图。

参考图5，本实施例提供的像素电路包括：选通模块301；存储控制模块303以及驱动模块304，驱动模块304连接发光器件D，且发光器件D发光期间处于恒流状态。

选通模块301包括选通晶体管M1，选通晶体管M1的栅极连接扫描线SCAN，第一端连接数据线DATA，第二端输出数据信号且连接存储控制模块303。本实施例中，选通晶体管M1为NMOS管。

存储控制模块303包括反相单元312、存储单元313以及控制单元314，且存储单元313具有第一节点1、第二节点2以及第三节点3。反相单元312包括反相器INY，反相器INY的输入端A接收第一信号PWM，输出端Y输出第二信号。存储单元313包括第一反相器以及第二反相器，第一反相器包括第一PMOS管M4以及第一NMOS管M5，第二反相器包括第二PMOS管M2以及第二NMOS管M3。

控制单元314包括第一开关管TG1、第二开关管TG2以及第三开关管TG3。与前一实施例不同的是，第一开关管TG1、第二开关管TG2以及第三开关管TG3中的任意个为传输门，且传输门在第一信号PWM以及第二信号的控制下导通或者关断。

本实施例中，第一开关管TG1、第二开关管TG2以及第三开关管TG3均为传输门，有利于有效的降低通路电阻以及特性互补，避免或者消除漏电流变大或者寄生效应问题。

其中，第一开关管TG1以及第二开关管TG2同步导通或者截止，第三开关管TG3与第二开关管TG2的导通状态相反，即第二开关管TG2导通时第三开关管TG3截止，第二开关管TG2截止时第三开关管TG3导通。

以第一信号PWM为高电平、第二信号为低电平时，第一开关管TG1以及第二开关管TG2导通且第三开关管TG3截止作为示例，相应的，第一信号PWM为低电平、第二信号为高电平时，第三开关管TG3导通且第一开关管TG1以及第二开关管TG2截止。

传输门由并联的NMOS管和PMOS管构成，传输门具有第一控制端以及第二控制端，第一控制端为NMOS管的栅极，第二控制端为PMOS管的栅极。第一控制端为高电平且第二控制端为低电平时，传输门导通；第一控制端为低电平且第二控制端为高电平时，传输门截止。

具体地，本实施例中，第一开关管TG1的第一控制端接收第一信号PWM，第二控制端接收第二信号，第一开关管TG1的第一端与选通晶体管M1的源极连接，第二端与第一节点1连接；第二开关管TG2的第一控制端接收第一信号PWM，第二控制端接收第二信号，第二开关管TG2的第一端与第三节点3连接，第二开关管TG2的第二端与第一节点1连接；第三开关管TG3的第一控制端接收第二信号，第二控制端接收第一信号PWM，第三开关管TG3的第一端连接第一节点1，第二端连接地端VSS。

需要说明的是，在其他实施例中，当第一信号为低电平传输门开启时，则相应改变第一开关管、第二开关管以及第三开关管的各控制端接收第一信号以及第二信号的情况。还需要说明的是，在其他实施例中，第一开关管、第二开关管以及第三开关管中的部分可以为传输门，其余为MOS管。

为了进一步的降低导通电阻以及提高像素电路工作稳定性，本实施例中，驱动模块304为驱动传输门TG4，驱动传输门TG4响应于第一节点1以及第二节点2以导通或者关断，且驱动传输门TG4的第一端与工作电源VDD连接，驱动传输门TG4的第二端连接发光器件D。

可以理解的是，在其他实施例中，驱动模块也可以为驱动MOS管。

本实施例提供的像素电路，通过调整第一信号的脉冲宽度能够调整存储单元313存储数据信号的时长，相应的来控制存储单元313能够向驱动模块304输出有效信号的时间长短，在保持恒流的状态下使得发光器件D发光的时间不同，从而控制不同的灰阶显示。

并且，由于第一开关管TG1、第二开关管TG2、第三开关管TG3以及驱动传输门TG4均为传输门，不仅可以降低通路电阻，且避免由于工作时间变长带来的漏电流变大以及寄生效应问题，有利于提高像素电路的工作稳定性。

以下将结合时序图对图5所示像素电路的工作原理进行说明，图6为图5所示像素电路工作的时序图，包括第一信号PWM、扫描线SCAN的扫描信号scan以及数据线DATA的数据信号data的时序图。为了便于说明，图6中示出了扫描信号scan的2个周期包括第一时长T1以及第二时长T2的波形图。

参考图5及图6，在第一时长T1以及第二时长T2，扫描信号scan具有低电平，数据信号data具有高电平，选通晶体管M1导通，且选通晶体管M1输出数据信号；扫描信号scan具有高电平，数据信号data具有低电平，选通晶体管M1截止。以下将对第一时长T1进行详细说明，以第一信号PWM具有两次高电平状态为例：

在t1期间，第一信号PWM具有高电平，第一开关管TG1以及第二开关管TG2导通，第一节点1与第二节点3连接且接收数据信号data，数据信号data经由选通晶体管M1、第二开关管TG2以及第一开关管TG1进入存储单元(由第一PMOS管M4、第二PMOS管M2、第一NMOS管M5以及第二NMOS管M3构成)，第三开关管TG3截止；第一节点1为高电平，相应的第二节点2为低电平，驱动传输门TG4导通，发光器件D发光。

在t2期间，第一信号PWM具有低电平，第一开关管TG1以及第二开关管TG2截止，第一节点1与第三节点3断开且不再接受数据信号data，数据信号data不再输入至存储单元；第三开关管TG3导通，第一节点1变为低电平，相应的第二节点2为高电平，驱动传输门TG4截止，发光器件D不发光。

根据上述分析可知，在第一时长T1，发光器件D的发光时长取决于第一信号PWM的高电平的脉冲宽度，即，发光器件D的发光时长等于t1与t3之和。需要说明的是，在其他实施例中，在第一时长内，第一信号也可以具有1次、3次或者其他任意数量次高电平状态，相应的，发光器件的发光时长等于所有高电平状态时长之和。

在第二时长T2内，第一信号PWM具有一次高电平状态，如前述分析，在t5期间发光器件D发光，在t6期间发光器件D不发光，在第二时长T2内发光器件D发光时长等于t5。

因此，通过调整选通晶体管M1导通期间的第一信号PWM脉冲宽度的大小，控制选通晶体管M1每次导通期间数据信号输入存储单元的时间长短，从而控制发光器件D发光的时间长短，最终实现不同的灰阶显示的目的。

可以理解的是，虽然本发明实施例具体描述了上述两种具体像素电路，在其他实施例中，第一开关管、第二开关管、第三开关管以及驱动模块中的任意个可以为传输门，其他为普通MOS管。

相应的，本发明实施例还提供一种显示装置，包括上述的像素电路以及发光器件，驱动模块连接发光器件。显示装置可以为显示面板、手机、平板电脑、电视机、显示器、数码相框或者导航仪等具有电视功能的产品或者部件。

本实施例中，显示装置还包括：第一信号产生电路，用于提供第一信号。需要说明的是，在其他实施例中，第一信号产生电路也可以由显示装置以外的部件提供，有利于降低显示装置的结构复杂度，例如可以由外部电路如FPGA控制器或者IC器件提供。

本发明实施例提供的显示装置，不仅能够实现不同灰阶显示，且有利于提高显示稳定性。

本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims

1.一种像素电路，其特征在于，包括：

选通模块，所述选通模块响应于来自扫描线的扫描信号以导通或者关断，所述选通模块导通时所述选通模块的输出端输出来自数据线的数据信号；

存储控制模块，所述存储控制模块响应于第一信号，以存储所述选通模块的输出端输出的所述数据信号，且在所述第一信号具有第一电平时，所述存储控制模块存储所述数据信号，所述第一信号具有第二电平时，所述存储控制模块停止存储所述数据信号，所述第二电平与所述第一电平的相位相反，其中，所述第一信号为占空比可调的脉冲信号；

驱动模块，所述驱动模块响应于所述存储控制模块存储的数据信号以导通，驱动发光器件发光；

所述存储控制模块包括：反相单元，用于接收所述第一信号并输出第二信号，所述第二信号与所述第一信号的电平相位相反；存储单元，用于存储所述数据信号；控制单元，响应于所述第一信号以及所述第二信号，以控制所述存储单元存储所述数据信号的时长，且在存储单元停止存储数据信号期间还控制驱动模块处于截止状态。

2.如权利要求1所述的像素电路，其特征在于，所述存储单元具有第一节点、第二节点以及第三节点，所述第二节点与所述第一节点的电平相位相反，且所述第一节点与所述第三节点电连接且接收所述数据信号期间，所述存储单元存储所述数据信号；

所述控制单元用于，控制所述第一节点以及所述第三节点电连接或者断开，且还控制所述第一节点以及所述第三节点接收所述数据信号，且还用于控制所述第一节点的电平相位；

所述驱动模块与所述第二节点连接，在所述存储单元存储数据信号期间，所述驱动模块响应于所述第二节点以导通或者截止。

3.如权利要求2所述的像素电路，其特征在于，所述控制单元包括：第一开关管，连接所述第一节点与所述第三节点，且响应于所述第一信号以导通或者关断；

第二开关管，连接所述选通模块的输出端与所述第一节点，且与所述第一开关管同步导通或者关断；

第三开关管，连接所述第一节点与地端，所述第三开关管响应于所述第二信号以导通或者关断，且所述第三开关管与所述第二开关管的导通或者关断状态相反。

4.如权利要求3所述的像素电路，其特征在于，所述存储单元包括：第一反相器，所述第一反相器的输入端经由所述第二开关管与所述选通模块连接，且所述第一反相器分别连接工作电源以及地端；第二反相器，所述第二反相器的输入端与所述第一反相器的输出端连接，所述第二反相器分别连接工作电源以及地端，且所述第一反相器的输入端为所述第一节点，所述第一反相器的输出端为所述第二节点，所述第二反相器的输出端为所述第三节点。

5.如权利要求3所述的像素电路，其特征在于，所述第一开关管、所述第二开关管或者所述第三开关管中的任意个为传输门，且所述传输门在所述第一信号以及所述第二信号的控制下导通或者关断。

6.如权利要求5所述的像素电路，其特征在于，所述第一开关管为第一传输门，所述第二开关管为第二传输门，所述第三开关管为第三传输门。

7.如权利要求3所述的像素电路，其特征在于，所述第一开关管、所述第二开关管或者所述第三开关管中的任意个为MOS管。

8.如权利要求7所述的像素电路，其特征在于，所述第一开关管、所述第二开关管以及所述第三开关管均为MOS管，且所述第一开关管的栅极接收所述第一信号，所述第一开关管的第一端与所述第三节点连接，所述第一开关管的第二端与所述第一节点连接；所述第二开关管的栅极接收所述第一信号，所述第二开关管的第一端与所述选通模块的输出端连接，所述第二开关管的第二端与所述第一节点连接；所述第三开关管的栅极接收所述第二信号，所述第三开关管的第一端与所述第一节点连接，所述第三开关管的第二端与地端连接。

9.如权利要求7所述的像素电路，其特征在于，所述第一开关管、所述第二开关管以及所述第三开关管均为NMOS管。

10.如权利要求3所述的像素电路，其特征在于，所述驱动模块连接工作电源，所述驱动模块包括：驱动传输门，所述驱动传输门响应于所述第一节点以及所述第二节点以导通或者关断，且所述驱动传输门的第一端与所述工作电源连接，所述驱动传输门的第二端与发光器件连接；或者，驱动MOS管，所述驱动MOS管的栅极与所述第二节点连接，所述驱动MOS管的第一端与所述工作电源连接，所述驱动MOS管的第二端与发光器件连接。

11.如权利要求10所述的像素电路，其特征在于，所述驱动MOS管为PMOS管。

12.一种显示装置，其特征在于，包括如权利要求1-11任一项所述的像素电路以及发光器件，所述驱动模块连接所述发光器件。

13.如权利要求12所述的显示装置，其特征在于，还包括：第一信号产生电路，所述第一信号产生电路用于提供第一信号。