JP5325824B2 - 半導体装置の電源配線レイアウト方法及び電源配線レイアウト装置 - Google Patents

Description

本発明は、半導体装置の電源配線レイアウト方法及び電源配線レイアウト装置に関する。

論理回路が多数搭載されたデジタル回路では、論理回路のスイッチング動作による電源ノイズが発生する。特に、アナログ回路とデジタル回路とが同一基板に混載されたアナログ・デジタル混載ＬＳＩでは、デジタル回路による電源ノイズが基板を介してアナログ回路へ伝達され、アナログ回路の誤動作を引き起こす。このように、基板を介して伝達される電源ノイズを、特に基板ノイズという。

そのため、この基板ノイズ低減が回路設計において重要となる。単純にアナログ回路とデジタル回路との間の距離を広げれば、基板ノイズは低減するが、ＬＳＩが大型化してしまう。そこで、アナログ回路の周囲にガードリングを設ける手法が知られている。非特許文献１には、ガードリングを備えたアナログ・デジタル混載ＬＳＩについての回路シミュレーション方法が開示されている。しかしながら、ガードリングによるチップ面積の増加や製造プロセス増加を招いてしてしまう。

また、デジタル回路にデカップリンキャパシタを設けことによっても基板ノイズを低減することができる。特許文献１には、デカップリンキャパシタを効果的に設けるための回路設計方法が開示されている。デカップリングキャパシタを追加することによるチップ面積の増加、リークによる消費電力の増加を招いてしてしまう。

他方、基板ノイズは電源電圧の変動に起因するため、ダイナミックＩＲドロップの問題として捉えることもできる。そのため、ダイナミックＩＲドロップを解消するのと同様に、デジタル回路の電源配線幅を広げることにより、基板ノイズを低減することもできる。非特許文献２には、ＩＲドロップ違反があった場合、ある領域内の配線全体を太くすることにより、ＩＲドロップ違反を解消する電源配線手法が開示されている。

なお、特許文献２には、発明者自らの発明である基板ノイズの解析を容易化する半導体デバイス設計支援方法が開示されている。

特開２００６−１７２４８８号公報 特開２００９−２７６８２２号公報

D. K. Su, M. J. Loinaz, S. Masui and B. A. Wooley, "Experimental Results and Modeling Techniques for Substrate Noise in Mixed-Signal Integrated Circuits," IEEE Journal of Solid-State Circuits, vol. 28, no. 4, pp. 420-430, April. 1993. J. Singh, and S. S. Sapatnekar, "Partition-Based Algorithm for Power Grid Design Using Locality," IEEE Transactions on Computer-aided Design of Integrated Circuits and Systems, vol. 25, no. 4, pp. 664-677, April. 2006.

発明者は以下の問題を見出した。基板ノイズ違反を解消するために配線幅を大きくすることは、電源配線の面積が増大し、半導体集積回路の大型化につながるため、最小限に留めたい。しかしながら、非特許文献２に開示された手法では、配線全体の配線幅を大きくするため、半導体集積回路の大型化につながり易いという問題があった。

本発明に係る半導体装置の電源配線レイアウト方法は、
アナログ回路とデジタル回路とが混載された半導体集積回路の電源配線レイアウト方法であって、
前記電源配線を、複数のノードと、それぞれが互いに隣接する前記ノード間に配置された複数の要素抵抗と、を含む解析モデルとしてモデル化し、
回路シミュレーションにより各前記複数のノードにおける電圧値を求め、
前記アナログ回路のノードの電圧値に基板ノイズ違反がある場合、前記デジタル回路のノードのうち当該アナログ回路のノードへ流れ込む電流量が最大となる最大電流ノードを探索し、
前記デジタル回路において前記最大電流ノードへ流れ込む電流経路を探索し、
前記複数の要素抵抗のうち、前記電流経路に含まれる要素抵抗からボトルネック要素抵抗を選択し、
前記ボトルネック要素抵抗の抵抗値を変更するものである。

本発明に係る半導体装置の電源配線レイアウト装置は、
アナログ回路とデジタル回路とが混載された半導体集積回路の電源配線のレイアウトを行なう電源配線レイアウト装置であって、
前記電源配線を、複数のノードと、それぞれが２つの当該ノード間に配置された複数の要素抵抗と、を含む解析モデルとしてモデル化する電源配線モデル化部と、
各前記複数のノードにおける電圧値を求め、前記アナログ回路のノードの電圧値に基板ノイズ違反があるか否かを判定する基板ノイズ判定部と、
前記デジタル回路のノードのうち前記アナログ回路のノードへ流れ込む電流量が最大となる最大電流ノードを探索し、当該最大電流ノードへ流れ込む前記デジタル回路内の電流経路に含まれる要素抵抗からボトルネック要素抵抗を決定し、抵抗値を変更するボトルネック決定部と、を備えるものである。

本発明では、デジタル回路のノードのうちアナログ回路のノードへ流れ込む電流量が最大となる最大電流ノードを探索し、デジタル回路において最大電流ノードへ流れ込む電流経路を探索し、複数の要素抵抗のうち、当該電流経路に含まれる要素抵抗からボトルネック要素抵抗を選択し、その抵抗値を変更する。そのため、ＩＲドロップ違反を解消しつつ、半導体集積回路の大型化を抑制することができる。

本発明では、基板ノイズ違反を解消しつつ、半導体集積回路の大型化を抑制することができる半導体装置の電源配線レイアウト方法及び電源配線レイアウト装置を提供することができる。

実施の形態１に係る半導体装置の電源配線レイアウト方法のフローチャートである。 半導体デバイスチップ１０１のグランド配線網のレイアウトを示す平面図である。 半導体デバイスチップ１０１の基板の仮想配線網のレイアウトを示す平面図である。 半導体デバイスチップ１０１の模式的断面図であって、図２Ａ及び図２ＢのＩＩＩ−ＩＩＩ断面図である。 図２Ａのグランド配線網及び図２Ｂの基板の仮想配線網に対応する解析モデルの斜視図である。 直流解析により求められた図２Ａに示したグランド配線網の各ノードの電圧値の一例を示したものである。 直流解析により求められた図２Ｂに示した仮想配線網の各仮想ノードの電圧値の一例を示したものである。 図５の各枝にコスト＝電流量／許容電流量を付した図である。 本発明の第３の実施の形態に係る半導体装置設計用の電源配線レイアウト装置のブロック図である。

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。

（実施の形態１）
図１を参照して本発明の第１の実施の形態に係る半導体装置の電源配線レイアウト方法について説明する。図１は、実施の形態１に係る半導体装置の電源配線レイアウト方法のフローチャートである。図１に示すように、電源配線レイアウト方法は、電源配線をモデル化するステップＳＴ１、抵抗値の初期値を設定するステップＳＴ２、直流解析を実行するステップＳＴ３、基板ノイズ違反があるか否かを判定するステップＳＴ４、基板ノイズ違反があった場合、ボトルネック枝を探索し、その抵抗値を更新するステップＳＴ５の５つのステップを備えている。

まず、電源配線をモデル化するステップＳＴ１について説明する。本実施の形態に係る電源配線はグランド配線である。図２Ａは、アナログ・デジタル混載ＬＳＩ（Large Scale Integration）である半導体デバイスチップ１０１のグランド配線網のレイアウトを示す平面図である。図２Ａを参照して、モデル化の対象となるグランド配線網について説明する。図２Ａに示すように、半導体デバイスチップ１０１は、アナログ回路領域ＡＡとデジタル回路領域ＤＡとを備えている。デジタル回路領域ＤＡには、太線で示されたグランド配線網１０２が設けられている。

このグランド配線網１０２は、図面縦方向に４行、図面横方向に６列の網目状の配線を備えている。そして、横方向の配線と、縦方向の配線との交点に、合計３＋４×５＝２３個のノードを備えている。

具体的には、図面の最も左側に位置する縦方向の配線には、３つのノードＮ１１〜Ｎ１３が並んでいる。この配線の右隣に位置する縦方向の配線には、４つのノードＮ２１〜Ｎ２４が並んでいる。この配線の右隣に位置する縦方向の配線には、４つのノードＮ３１〜Ｎ３４が並んでいる。この配線の右隣に位置する縦方向の配線には、４つのノードＮ４１〜Ｎ４４が並んでいる。この配線の右隣に位置する縦方向の配線には、４つのノードＮ５１〜Ｎ５４が並んでいる。そして、この配線の右隣に位置し、図面の最も右側に位置する縦方向の配線には、４つのノードＮ６１〜Ｎ６４が並んでいる。

換言すると、図面の最も上側に位置する横方向の配線には、６つのノードＮ１１、Ｎ２１、Ｎ３１、Ｎ４１、Ｎ５１、Ｎ６１が並んでいる。この配線の下隣に位置する横方向の配線には、６つのノードＮ１２、Ｎ２２、Ｎ３２、Ｎ４２、Ｎ５２、Ｎ６２が並んでいる。この配線の下隣に位置する横方向の配線には、６つのノードＮ１３、Ｎ２３、Ｎ３３、Ｎ４３、Ｎ５３、Ｎ６３が並んでいる。そして、この配線の下隣に位置し、図面の最も下側に位置する横方向の配線には、５つのノードＮ２４、Ｎ３４、Ｎ４４、Ｎ５４、Ｎ６４が並んでいる。
また、上記２３個のノードのうち、３つの隅に位置するノードＮ１１、Ｎ６１、Ｎ６４は、それぞれグランドパッドＧＰ１、ＧＰ３、ＧＰ４に配線を介して接続されている。

一方、アナログ回路領域ＡＡには、１つのノードＮ１４が設けられている。このノードＮ１４は、グランドパッドＧＰ２に配線を介して接続されている。このように、デジタル回路のグランド配線網１０２と、アナログ回路のグランド配線とは、別々に設けられている。

図２Ｂは、図２Ａに対応した半導体デバイスチップ１０１の基板を仮想的な配線網（以下、基板仮想配線網と呼ぶ）として示した平面図である。図２Ａに示した２４個のノードＮ１１〜Ｎ１４、ノードＮ２１〜Ｎ２４、ノードＮ３１〜Ｎ３４、ノードＮ４１〜Ｎ４４、ノードＮ５１〜Ｎ５４、ノードＮ６１〜Ｎ６４に対応する２４個の仮想ノードＳＮ１１〜ＳＮ１４、仮想ノードＳＮ２１〜ＳＮ２４、仮想ノードＳＮ３１〜ＳＮ３４、仮想ノードＳＮ４１〜ＳＮ４４、仮想ノードＳＮ５１〜ＳＮ５４、仮想ノードＳＮ６１〜ＳＮ６４が配置されている。

図３は、半導体デバイスチップ１０１の模式的断面図であって、図２Ａ及び図２ＢのＩＩＩ−ＩＩＩ断面図である。半導体デバイスチップ１０１は、Ｐ基板（Ｐ ＳＵＢＳＴＲＡＴＥ）からなり、アナログ回路領域ＡＡには、ＮＭＯＳトランジスタＮＭ１とＰＭＯＳトランジスタＰＭ１とからなるＣＭＯＳトランジスタが形成されている。また、デジタル回路領域ＤＡにも、ＮＭＯＳトランジスタＮＭ２とＰＭＯＳトランジスタＰＭ２とからなるＣＭＯＳトランジスタが形成されている。

ＮＭＯＳトランジスタＮＭ１は、Ｐ基板上に形成されたｎ型拡散層とゲート電極Ｇ１から構成される。ＰＭＯＳトランジスタＰＭ１は、Ｐ基板のＮウェルＮＷ上に形成されたｐ型拡散層とゲート電極Ｇ２から構成される。同様に、ＮＭＯＳトランジスタＮＭ２は、Ｐ基板上に形成されたｎ型拡散層とゲート電極Ｇ３から構成される。そして、ＰＭＯＳトランジスタＰＭ２は、Ｐ基板のＮウェルＮＷ上に形成されたｐ型拡散層とゲート電極Ｇ４から構成される。

ここで、アナログ回路領域ＡＡとデジタル回路領域ＤＡとのそれぞれに、Ｐ基板にグランド電圧ＧＮＤを与えるグランドタップが１つずつ形成されている。ここで、実際には複数のグランドタップが形成されているが、縮退されて１つのグランドタップとして描かれている。アナログ回路領域ＡＡに形成されたグランドタップは、図２ＡにおけるノードＮ１４に該当する。また、デジタル回路領域ＤＡに形成されたグランドタップは、図２ＡにおけるノードＮ２４に該当する。同様に、アナログ回路領域ＡＡのＮウェルＮＷとデジタル回路領域ＤＡのＮウェルＮＷのそれぞれに、電源電圧ＶＤＤを与える電源タップが１つずつ形成されている。

ノードＮ１４の下側のＰ基板内部に、図２Ｂにおける仮想ノードＳＮ１４が示されている。同様に、ノードＮ２４の下側のＰ基板内部に、図２Ｂにおける仮想ノードＳＮ２４が示されている。図２Ａに示すように、別々の配線として設けられたノードＮ１４、Ｎ２４は、基板を介して接続されている。これが、基板ノイズの伝達経路である。ここで、図３に示すように、電源配線（電源電圧ＶＤＤ）とグランド配線（グランド電圧ＧＮＤ）とは、ＰＮ接合による容量を介して接続されている。そのため、直流解析を用いた基板ノイズ解析では、電源配線（電源電圧ＶＤＤ）は考慮する必要がない。

図４は、図２Ａのグランド配線網及び図２Ｂの基板仮想配線網に対応する解析モデルの斜視図である。図４に示すように、当該解析モデルは直方体形状を有しており、その上面が図２Ａに示したグランド配線網の解析モデル、下面が図２Ｂに示した基板仮想配線網の解析モデルである。図４に示すように、図２Ａに示したグランド配線網の隣接ノード間の配線（以下、枝と呼ぶ）は、要素抵抗としてモデル化されている。また、グランドパッドＧＰ１、ＧＰ２、ＧＰ３、ＧＰ４と、それぞれの最近接ノードＮ１１、Ｎ１４、Ｎ６１、Ｎ６４と、を結ぶ配線も要素抵抗としてモデル化されている。図２Ｂに示した基板仮想配線網についても同様にモデル化されている。なお、図４から明らかなように、基板仮想配線網の解析モデルについては一部省略されている。

また、図４に示す解析モデルでは、図２Ａに示したグランド配線網の２４個のノードは、対応する図２Ｂに示した基板仮想配線網の２４個のノードと、抵抗を介してそれぞれ接続されている。具体的には、図４に示すように、グランド配線のノードＮ１４は、対応する基板仮想配線のノードＳＮ１４と、抵抗を介して接続されている。同様に、グランド配線のノードＮ２４は、対応する基板仮想配線網のノードＳＮ２４と、抵抗を介して接続されている。その他のノードについても同様であるので、説明を省略する。

次に、図１におけるグランド配線網の抵抗値の初期値を設定するステップＳＴ２について説明する。抵抗値の初期値は特に制約されないが、大きい抵抗値を初期値として設定することが好ましい。ここで、抵抗値は、配線幅、配線数、配線厚さなどにより変更可能である。しかしながら、配線幅により抵抗値を変更するのが製造プロセスに及ぼす影響が少なく好ましい。即ち、大きい抵抗値を有する配線とは小さい配線幅を有するということである。このように、できる限り小さい配線幅からスタートすることにより、最終的に得られるグランド配線の面積も小さくすることができる

次に、図１における直流解析を実行するステップＳＴ３について説明する。直流解析は、例えばコンピュータ上でＳＰＩＣＥ(Simulation Program with Integrated Circuit Emphasis)を用いて行うことができる。この直流解析により、図２Ａに示したグランド配線網の各ノードの電圧及び図２Ｂに示した基板仮想配線網の各仮想ノードの電圧を求めることができる。

図５は、直流解析により求められた図２Ａに示したグランド配線網の各ノードの電圧値の一例を示したものである。図５において、グランドパッドＧＰ１〜ＧＰ４の電圧は、いずれも０Ｖである。そして、各ノードに示された値がそのノードの電圧（ｍＶ）である。また、各枝に沿って付された矢印は、電流の向きを示している。当然のことながら、電流は隣接ノード間において、電圧の高いノードから電圧の低いノードへ向かって流れる。なお、図５では、ノードＮ１４、Ｎ２２〜Ｎ２４、Ｎ３２〜Ｎ３４、Ｎ４２、Ｎ４３、Ｎ５２、Ｎ６２以外のノード名は省略されている。

図６は、直流解析により求められた図２Ｂに示した基板仮想配線網の各ノードの電圧値の一例を示したものである。図６において、各仮想ノードに示された値がそのノードの電圧（ｍＶ）である。また、各枝に沿って付された縦又は横方向の矢印は、電流の向きを示している。各仮想ノードに対し付された斜め方向の矢印は、各仮想ノードと対応するグランド配線網のノードとの間に流れる電流の向きを示している。さらに、電流の向きを示す矢印に付された四角で囲まれた値は電流値（ｍＡ）である。なお、図６では、仮想ノードＳＮ１２、ＳＮ１３、ＳＮ１４、ＳＮ２３、ＳＮ２４、ＳＮ３３以外の仮想ノード名は省略されている。

次に、図１における基板ノイズ違反があるか否かを判定するステップＳＴ４について説明する。上述の通り、基板ノイズは即ちアナログ回路のノードＮ１４におけるダイナミックＩＲドロップの問題として捉えることができる。そのため、図５に示したノードＮ１４にＩＲドロップ違反があるか否かを判定する。具体的には、グランド電圧０Ｖからの変動がある基準値を超えた場合、ＩＲドロップ違反即ち基板ノイズ違反となる。ここで、図１に示すように、基板ノイズ違反が無ければ、フローは終了する。

次に、ボトルネック枝を探索し、その抵抗値を更新するステップＳＴ５について説明する。図１に示すように、ステップＳＴ４において、ノードＮ１４にＩＲドロップ違反があった場合、ボトルネック枝を探索し、その抵抗値を更新する。ここで、図５、６を用いて、ボトルネック枝の探索方法を説明する。

まず、デジタル回路における２３個のグランド配線のノードＮ１１〜１３、ノードＮ２１〜２４、ノードＮ３１〜Ｎ３４、ノードＮ４１〜Ｎ４４、ノードＮ５１〜Ｎ５４、ノードＮ６１〜Ｎ６４のうち、アナログ回路のノードＮ１４に対し最も多く電流を供給しているノード（以下、最大電流ノードと呼ぶ）を探索する。つまり、このようなノードが、ノードＮ１４のＩＲドロップ違反に最も影響を及ぼしていると考える。図４に示すように、デジタル回路のグランド配線の各ノードからアナログ回路のノードＮ１４への電流は、基板仮想配線網を介して供給される。

上述のとおり、図６に示した各仮想ノードには、対応するグランド配線のノードとの間に流れる電流の向きを示す斜めの矢印とともに電流値（四角で囲まれた値）が示されている。図６に示すように、アナログ回路のノードＮ１４へは、仮想ノードＳＮ１４を介して２５．７６ｍＡの電流が流入する。他方、デジタル回路のノードＮ２４から対応する仮想ノードＳＮ２４へは、７．７５ｍＡの電流が流入する。同様に、デジタル回路のノードＮ１３から対応する仮想ノードＳＮ１３へは、５．３８ｍＡの電流が流入する。デジタル回路のノードＮ２３から対応する仮想ノードＳＮ２３へは、１．４７ｍＡの電流が流入する。デジタル回路のノードＮ３３から対応する仮想ノードＳＮ３３へは、２．４９ｍＡの電流が流入する。その他のノードについても、図６の通りであるため、説明を省略する。

ノードＮ２４について考える。図６の電流経路をたどると、ノードＮ２４から対応する仮想ノードＳＮ２４へ流れる電流７．７５ｍＡは、全てアナログ回路のノードＮ１４に流入する。

次に、ノードＮ１３について考える。図６の電流経路をたどると、ノードＮ１３から対応する仮想ノードＳＮ１３へ流れる電流５．３８ｍＡは、仮想ノードＳＮ１２とＳＮ１４とへ分岐する。ここで、図６に示すように、仮想ノードＳＮ１３から仮想ノードＳＮ１２への電流量は１．３３ｍＡ、仮想ノードＳＮ１３から仮想ノードＳＮ１４への電流量は１０．７４ｍＡである。そのため、ノードＮ１３からアナログ回路のノードＮ１４に流入する電流量は、５．３８×１０．７４／（１０．７４＋１．３３）＝４．７９ｍＡとなる。このような計算をデジタル回路の全ノードについて実施する。その結果、図５、６の例では、最大電流ノードはノードＮ２４となる。図５において、このノードＮ２４に丸印を付している。

次に、図５のグランド配線網において、この最大電流ノードＮ２４へ電流を供給している電流経路を探索する。この電流経路探索は、最大電流ノードＮ２４から逆方向の矢印を遡って行くことにより求めることができる。図５の例では、網掛け領域が求める電流経路となる。ここで、図５に示したグランド配線網において、隣接ノード間のＩＲドロップが最大となるのは、ノードＮ５２（電圧値：２６３．９９Ｖ）とノードＮ６２（電圧値：１２２．２３Ｖ）との間であり、その値は１４１．７６ｍＶである。しかし、この枝は、網掛け領域に含まれない。そのため、この枝の抵抗値を変更したとしても、効果的にアナログ回路のノードＮ１４の電圧値を下げ、ＩＲドロップ即ち基板ノイズを解消することができない。

図６に示すように、最大電流ノードＮ２４に至る電流経路は、Ｎ２４←Ｎ２３←Ｎ２２←Ｎ３２と、Ｎ２４←Ｎ３４←Ｎ３３←Ｎ３２と、Ｎ２４←Ｎ３４←Ｎ３３←Ｎ２３←Ｎ２２←Ｎ３２と、Ｎ２４←Ｎ３４←Ｎ３３←Ｎ４３←Ｎ４２←Ｎ３２と、の４パスである。

ここで、例えば、隣接ノード間の電位差がボトルネック基準値を超える場合、その枝をボトルネック枝と定義するとする。ここで、例えば、ボトルネック基準値を６０ｍＶとする。図５の場合、この定義に基づけば、電位差８７．６６ｍＶのノードＮ２２、Ｎ３２間の枝及び電位差６０．０２ｍＶのノードＮ３２、Ｎ３３間の枝の２つの枝がボトルネック枝となる。従って、この２つのボトルネック枝の抵抗値を更新する。具体的には、この２つのボトルネック枝の配線幅を広げて抵抗値を低くする。ここで、基準値を設けずに、隣接ノード間の電位差が最大となる枝（図５の場合、ノードＮ２２、Ｎ３２間の枝）をボトルネック枝として、その抵抗値を更新してもよい。つまり、少なくとも隣接ノード間の電位差が最大となる枝をボトルネック枝として、その抵抗値を更新すればよい。そして、ステップＳＴ３に戻り、再度直流解析を実行する。ステップＳＴ４においてＩＲドロップ違反が無くなるまで、ステップＳＴ３〜ＳＴ５の処理を繰り返し実行する。

（実施の形態２）
次に、図７を参照して本発明の第２の実施の形態に係る半導体装置の電源配線レイアウト方法について説明する。実施の形態１では、図５に示した領域において隣接ノード間の電位差が最大あるいは基準値を超えたものをボトルネック枝として選定した。実施の形態２では、図５に示した網掛け領域において各枝の電流量も考慮して、最も重要な電流経路（クリティカルパス）を決定する。さらに、そのクリティカルパスに含まれる枝において、隣接ノード間の電位差が最大となる枝をボトルネック枝として選定する。

図７は、図５の各枝にコスト＝電流量Ｉ／許容電流量Ｉａを付した図である。また、カッコ内のｒ（単位：Ω）は各枝の抵抗値を示している。この抵抗値ｒは適宜設定するものである。隣接ノード間の電位差がボトルネック基準値を超えないように設定した場合、このボトルネック基準値Ｖｂｎと各枝の抵抗値ｒとを用いて、許容電流量Ｉａ＝Ｖｂｎ／ｒと表すことができる。他方、隣接ノード間の電位差をＶとすると、電流量Ｉ＝Ｖ／ｒと表すことができる。つまり、コスト＝Ｉ／Ｉａ＝Ｖ／ｒ／（Ｖｂｎ／ｒ）＝Ｖ／Ｖｂｎとなる。

図７の例では、ボトルネック基準値Ｖｂｎ＝６０ｍＶ、各枝の抵抗値ｒ＝３Ωとした場合を示している。そのため、各枝の許容電流量Ｉａ＝６０ｍＶ／３Ω＝２０ｍＡとなる。ノードＮ２４、Ｎ２３間の電位差が図５に示すように１１７．０２−１１１．１６＝５．８６ｍＶであると、電流量Ｉ＝５．８６ｍＶ／３Ω＝１．９５ｍＡとなる。従って、コスト＝１．９５／２０となる。その他の枝についても同様にコストを求めることができる。

図７に示すように、Ｎ２４←Ｎ２３←Ｎ２２←Ｎ３２と、Ｎ２４←Ｎ３４←Ｎ３３←Ｎ３２と、Ｎ２４←Ｎ３４←Ｎ３３←Ｎ２３←Ｎ２２←Ｎ３２と、Ｎ２４←Ｎ３４←Ｎ３３←Ｎ４３←Ｎ４２←Ｎ３２と、の４パスである。各電流経路のコストの逆数即ち電流量Ｉと許容電流量Ｉａとの逆比を合計し、その値が最小のものがクリティカルパスとして定まる。図７の例では、Ｎ２４←Ｎ３４←Ｎ３３←Ｎ３２がクリティカルパスとなる。そして、このクリティカルパスＮ２４←Ｎ３４←Ｎ３３←Ｎ３２において、隣接ノード間の電位差が６０．０２ｍＶで最大となるノードＮ３２、Ｎ３３間の枝がボトルネック枝として選定される。

なお、上記４つのパスは、いずれも始点がノードＮ３２（２１０．７８ｍＶ）、終点がノードＮ２４（１１１．１６ｍＶ）である。そのため、コストの合計はいずれのパスでも同じ値（２１０．７８−１１１．１６）／６０＝１．６６となる。その他の工程は実施の形態１と同様であるため、説明を省略する。

（実施の形態３）
次に、図８を参照して本発明の第３の実施の形態に係る半導体装置設計用の電源配線レイアウト装置について説明する。図８は、本発明の第３の実施の形態に係る半導体装置設計用の電源配線レイアウト装置のブロック図である。実施の形態１、２において説明した半導体装置の電源配線レイアウト方法は、通常、半導体装置設計ツールなどのソフトウェアに組み込むことにより実施される。しかしながら、図８に示すように、ハードウェアにより実現することもできる。

図８に示すように、第３の実施の形態に係る半導体装置設計用の電源配線レイアウト装置は、配線モデル化部３０１、抵抗値設定部３０２、基板ノイズ判定部３０３、ボトルネック枝決定部３０４を備えている。配線モデル化部３０１は、図２Ａ、２Ｂに示すようなグランド配線及び基板の設計データから図４に示すような電源配線モデルを生成する。基板ノイズ判定部３０３は、配線モデル化部３０１により生成された電源配線モデルを用いて、基板ノイズ判定を行なう。具体的な基板ノイズ判定方法は、実施の形態１と同様である。ボトルネック枝決定部３０４は、基板ノイズ判定結果に基づいて、基板ノイズに影響が大きいボトルネック枝を決定し、抵抗値を変更する。具体的な探索方法は、実施の形態１と同様である。

以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

１０１ 半導体デバイスチップ
１０２ グランド配線網
３０１ 配線モデル化部
３０２ 抵抗値設定部
３０３ 基板ノイズ判定部
３０４ ボトルネック枝決定部
ＡＡ アナログ回路領域
ＤＡ デジタル回路領域
ＧＰ１〜ＧＰ４ グランドパッド
Ｎ１１〜Ｎ１４ ノード
Ｎ２１〜Ｎ２４ ノード
Ｎ３１〜Ｎ３４ ノード
Ｎ４１〜Ｎ４４ ノード
Ｎ５１〜Ｎ５４ ノード
Ｎ６１〜Ｎ６４ ノード
ＳＮ１１〜ＳＮ１４ 仮想ノード
ＳＮ２１〜ＳＮ２４ 仮想ノード
ＳＮ３１〜ＳＮ３４ 仮想ノード
ＳＮ４１〜ＳＮ４４ 仮想ノード
ＳＮ５１〜ＳＮ５４ 仮想ノード
ＳＮ６１〜ＳＮ６４ 仮想ノード
ＮＭ１ トランジスタ
ＮＭ２ トランジスタ
ＮＷ Ｎウェル
ＰＭ１ トランジスタ
ＰＭ２ トランジスタ

Claims (8)

1. コンピュータが、アナログ回路とデジタル回路とが混載された半導体集積回路の電源配線レイアウトを行う電源配線レイアウト方法であって、
   電源配線レイアウトを、複数のノードと、それぞれが互いに隣接する前記ノード間に配置された複数の要素抵抗と、を含む解析モデルとしてモデル化し、
   回路シミュレーションにより各前記複数のノードにおける電圧値を求め、
   前記アナログ回路のノードの電圧値に基板ノイズ違反がある場合、前記デジタル回路のノードのうち当該アナログ回路のノードへ流れ込む電流量が最大となる最大電流ノードを探索し、
   前記デジタル回路において前記最大電流ノードへ流れ込む電流経路を探索し、
   前記複数の要素抵抗のうち、前記電流経路に含まれる要素抵抗からボトルネック要素抵抗を選択し、
   前記ボトルネック要素抵抗の抵抗値を大きい値から小さい値へ変更し、
   前記ボトルネック要素抵抗の抵抗値の変更に対応するように、前記電源配線レイアウトを変更する、電源配線レイアウト方法。
2. 前記電流経路の探索において、
   前記最大電流ノードへ流れ込む全ての電流経路を探索することを特徴とする請求項１に記載の電源配線レイアウト方法。
3. 前記ボトルネック要素抵抗には、前記電流経路において両端ノードの電位差が最大の要素抵抗が含まれることを特徴とする請求項１又は２に記載の電源配線レイアウト方法。
4. 前記電流経路に含まれる各要素抵抗での電流量と許容電流量との逆比を求め、
   前記電流経路のうち前記逆比の合計が最小になるクリティカルパスから前記ボトルネック要素抵抗を選択することを特徴とする請求項１又は２に記載の電源配線レイアウト方法。
5. 前記ボトルネック要素抵抗には、前記クリティカルパスにおいて両端ノードの電位差が最大の要素抵抗が含まれることを特徴とする請求項４に記載の電源配線レイアウト方法。
6. 前記ボトルネック要素抵抗の抵抗値を変更した後、再度回路シミュレーションを行なうことを特徴とする請求項１〜５のいずれか一項に記載の電源配線レイアウト方法。
7. 前記電源配線レイアウトにおいて前記ボトルネック要素抵抗に対応する配線の幅を広げることにより、前記電源配線レイアウトを変更することを特徴とする請求項１〜６のいずれか一項に記載の電源配線レイアウト方法。
8. アナログ回路とデジタル回路とが混載された半導体集積回路の電源配線レイアウトを行う電源配線レイアウト装置であって、
   電源配線レイアウトを、複数のノードと、それぞれが２つの当該ノード間に配置された複数の要素抵抗と、を含む解析モデルとしてモデル化する電源配線モデル化部と、
   各前記複数のノードにおける電圧値を求め、前記アナログ回路のノードの電圧値に基板ノイズ違反があるか否かを判定する基板ノイズ判定部と、
   前記デジタル回路のノードのうち前記アナログ回路のノードへ流れ込む電流量が最大となる最大電流ノードを探索し、当該最大電流ノードへ流れ込む前記デジタル回路内の電流経路に含まれる要素抵抗からボトルネック要素抵抗を決定し、当該ボトルネック要素抵抗の抵抗値を大きい値から小さい値へ変更するボトルネック決定部と、を備え、
   前記ボトルネック要素抵抗の抵抗値の変更に対応するように、前記電源配線レイアウトを変更する、電源配線レイアウト装置。

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