JP5325825B2 - 半導体装置の電源配線レイアウト方法及び電源配線レイアウト装置 - Google Patents
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Description
前記電源配線を、複数のノードと、互いに隣接する前記ノード間に配置された複数の要素抵抗と、を含む解析モデルとしてモデル化し、
回路シミュレーションにより各前記複数のノードにおける電圧値を求め、
前記電圧値にIRドロップ違反がある場合、前記IRドロップ違反が最大となるノードへ流れ込む電流経路を探索し、
前記複数の要素抵抗のうち、前記電流経路に含まれる要素抵抗からボトルネック要素抵抗を選択し、
前記ボトルネック要素抵抗の抵抗値を変更するものである。
前記電源配線を、複数のノードと、それぞれが2つの当該ノード間に配置された複数の要素抵抗と、を含む解析モデルとしてモデル化する電源配線モデル化部と、
各前記複数のノードにおける電圧値を求め、前記電圧値にIRドロップ違反があるか否かを判定するIRドロップ判定部と、
前記IRドロップ違反が最大となるノードへ流れ込む電流経路を探索し、前記複数の要素抵抗のうち、前記電流経路に含まれる要素抵抗からボトルネック要素抵抗を決定し、当該ボトルネック要素抵抗の抵抗値を更新するボトルネック決定部と、を備えるものである。
図1を参照して本発明の第1の実施の形態に係る半導体装置の電源配線レイアウト方法について説明する。図1は、実施の形態1に係る半導体装置の電源配線レイアウト方法のフローチャートである。図1に示すように、電源配線レイアウト方法は、電源配線をモデル化するステップST1、抵抗値の初期値を設定するステップST2、直流解析を実行するステップST3、IRドロップ違反があるか否かを判定するステップST4、IR違反があった場合、ボトルネック枝を探索し、その抵抗値を更新するステップST5の5つのステップを備えている。
また、上記24個のノードのうち、四隅に位置するノードN11、N14、N61、N64は、それぞれ電源バッドPP1、PP2、PP3、PP4に配線を介して接続されている。
ここで、図2AのノードN11から対応する図2BのノードGN11に向かって電流が流れる。同様に、図2AのノードN12から対応する図2BのノードGN12に向かって電流が流れる。その他のノードについても同様であるので、説明を省略する。
次に、図7を参照して本発明の第2の実施の形態に係る半導体装置の電源配線レイアウト方法について説明する。実施の形態1では、図5に示した領域において隣接ノード間の電位差が最大あるいは基準値を超えたものをボトルネック枝として選定した。実施の形態2では、図5に示した領域において各枝の電流量も考慮して、最も重要な電流経路(クリティカルパス)を決定する。さらに、そのクリティカルパスに含まれる枝において、隣接ノード間の電位差が最大となる枝をボトルネック枝として選定する。
次に、図8を参照して本発明の第3の実施の形態に係る半導体装置設計用の電源配線レイアウト装置について説明する。図8は、本発明の第3の実施の形態に係る半導体装置設計用の電源配線レイアウト装置のブロック図である。実施の形態1、2において説明した半導体装置の電源配線レイアウト方法は、通常、半導体装置設計ツールなどのソフトウェアに組み込むことにより実施される。しかしながら、図8に示すように、ハードウェアにより実現することもできる。
102 電源配線網
301 配線モデル化部
302 抵抗値設定部
303 ドロップ判定部
304 ボトルネック枝決定部
FB1〜FB4 機能ブロック領域
GP1〜GP4 グランドバッド
PP1〜PP4 電源パッド
N11〜N14 ノード
N21〜N24 ノード
N31〜N34 ノード
N41〜N44 ノード
N51〜N54 ノード
N61〜N64 ノード
GN11〜GN14 ノード
GN21〜GN24 ノード
GN31〜GN34 ノード
GN41〜GN44 ノード
GN51〜GN54 ノード
GN61〜GN64 ノード
Claims (8)
- コンピュータが、半導体集積回路の電源配線レイアウトを行う電源配線レイアウト方法であって、
電源配線レイアウトを、複数のノードと、互いに隣接する前記ノード間に配置された複数の要素抵抗と、を含む解析モデルとしてモデル化し、
回路シミュレーションにより各前記複数のノードにおける電圧値を求め、
前記電圧値にIRドロップ違反がある場合、前記IRドロップ違反が最大となるノードへ流れ込む電流経路を探索し、
前記複数の要素抵抗のうち、前記電流経路に含まれる要素抵抗からボトルネック要素抵抗を選択し、
前記ボトルネック要素抵抗の抵抗値を大きい値から小さい値へ変更し、
前記ボトルネック要素抵抗の抵抗値の変更に対応するように、前記電源配線レイアウトを変更する、電源配線レイアウト方法。 - 前記電流経路の探索において、
前記IRドロップ違反が最大となるノードへ流れ込む全ての電流経路を探索することを特徴とする請求項1に記載の電源配線レイアウト方法。 - 前記ボトルネック要素抵抗には、前記電流経路において両端ノードの電位差が最大の要素抵抗が含まれることを特徴とする請求項1又は2に記載の電源配線レイアウト方法。
- 前記電流経路に含まれる各要素抵抗での電流量と許容電流量との逆比を求め、
前記電流経路のうち前記逆比の合計が最小になるクリティカルパスから前記ボトルネック要素抵抗を選択することを特徴とする請求項1又は2に記載の電源配線レイアウト方法。 - 前記ボトルネック要素抵抗には、前記クリティカルパスにおいて両端ノードの電位差が最大の要素抵抗が含まれることを特徴とする請求項4に記載の電源配線レイアウト方法。
- 前記ボトルネック要素抵抗の抵抗値を変更した後、再度回路シミュレーションを行なうことを特徴とする請求項1〜5のいずれか一項に記載の電源配線レイアウト方法。
- 前記電源配線レイアウトにおいて前記ボトルネック要素抵抗に対応する配線の幅を広げることにより、前記電源配線レイアウトを変更することを特徴とする請求項1〜6のいずれか一項に記載の電源配線レイアウト方法。
- 半導体集積回路の電源配線レイアウトを行う電源配線レイアウト装置であって、
電源配線レイアウトを、複数のノードと、それぞれが2つの当該ノード間に配置された複数の要素抵抗と、を含む解析モデルとしてモデル化する電源配線モデル化部と、
各前記複数のノードにおける電圧値を求め、前記電圧値にIRドロップ違反があるか否かを判定するIRドロップ判定部と、
前記IRドロップ違反が最大となるノードへ流れ込む電流経路を探索し、前記複数の要素抵抗のうち、前記電流経路に含まれる要素抵抗からボトルネック要素抵抗を決定し、当該ボトルネック要素抵抗の抵抗値を大きい値から小さい値へ変更するボトルネック決定部と、を備え、
前記ボトルネック要素抵抗の抵抗値の変更に対応するように、前記電源配線レイアウトを変更する、電源配線レイアウト装置。
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