CN109841532A - 制造半导体装置的方法 - Google Patents

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杨国男
罗婉瑜
王中兴
H·比斯瓦思
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Abstract

一种制造半导体装置的方法，其包含：提供具有多个电路单元的第一电路；分析连接所述多个电路单元中的第一电路单元与第二电路单元的第一引脚单元上的负载电容以确定所述第一引脚单元的所述负载电容是否大于第一预定电容；当所述负载电容大于所述第一预定电容时，由第二引脚单元替换所述第一引脚单元以产生第二电路，其中所述第二引脚单元不同于所述第一引脚单元；和根据所述第二电路而产生所述半导体装置。

Description

制造半导体装置的方法
技术领域
本揭露实施例是有关制造半导体装置的方法和系统。
背景技术
电迁移(EM)是当电流流动穿过集成电路(IC)中的金属结构时金属原子的运输。举例来说，EM可致使金属原子从金属迹线的部分去除，由此在所述集成电路中制造空隙和可能断路故障。传统EM分析已集中于将单元连接在一起的较高金属层。然而，随着导线尺寸缩小和电流增加，单元内的较低金属层中的电流密度现在也在其中EM效应不可见的范围中。为避免EM效应，某些人可通过为单元EM签核安放太多BEOL资源而对单元进行超规格设计，且此导致不良布线且影响功率性能区域(PPA)结果。
发明内容
本揭露的实施例涉及一种制造半导体装置的方法，所述方法包括：提供具有多个电路单元的第一电路；分析连接所述多个电路单元中的第一电路单元与第二电路单元的第一引脚单元上的负载电容以确定所述第一引脚单元的所述负载电容是否大于第一预定电容；当所述负载电容大于所述第一预定电容时，由第二引脚单元替换所述第一引脚单元以产生第二电路，其中所述第二引脚单元不同于所述第一引脚单元；和根据所述第二电路而产生所述半导体装置。
本揭露的实施例涉及一种制造半导体装置的方法，所述方法包括：提供具有多个电路单元的第一电路；分析连接所述多个电路单元中的第一电路单元与第二电路单元的第一引脚单元上的负载电容以确定所述第一引脚单元的所述负载电容是否小于预定电容；当所述负载电容小于所述预定电容时，由第二引脚单元替换所述第一引脚单元以产生第二电路，其中所述第二引脚单元不同于所述第一引脚单元；和根据所述第二电路而产生所述半导体装置。
本揭露的实施例涉及一种系统，其包括：至少一个处理器，其经配置以执行程序指令，所述程序指令将所述至少一个处理器配置为执行包括以下各项的操作的计算工具：由设计工具提供具有多个电路单元的第一电路；由分析工具分析连接所述多个电路单元中的第一电路单元与第二电路单元的第一引脚单元上的负载电容以确定所述第一引脚单元的所述负载电容是否大于第一预定电容；和当所述负载电容大于所述第一预定电容时，由修改工具用第二引脚单元替换所述第一引脚单元以产生第二电路，其中所述第二引脚单元不同于所述第一引脚单元；和由制作工具根据所述第二电路而产生所述半导体装置。
附图说明
当藉助附图阅读时，从以下详细说明最佳地理解本揭露的方面。应注意，根据工业中的标准实践，各种特征未按比例绘制。实际上，可为了论述清晰而任意地增加或减小各种特征的尺寸。
图1是根据某些实施例的用于制造半导体装置的制作流程的流程图。
图2是根据某些实施例的用于制造半导体装置的另一制作流程的流程图。
图3是根据某些实施例的用于制造半导体装置的另一制作流程的流程图。
图4是图解说明根据某些实施例的库的图。
图5是图解说明根据某些实施例的另一库的图。
图6是图解说明根据某些实施例的单元替换程序的流程图。
图7是图解说明根据某些实施例的半导体电路中的电路部分的图。
图8是图解说明根据某些实施例的半导体电路中的另一电路部分的图。
图9是根据某些实施例的用于实施EM检查程序和单元替换程序的硬件系统的图。
图10是根据某些实施例的用于制作经修改半导体电路的系统的图。
具体实施方式
以下揭示内容提供用于实施所提供标的物的不同特征的诸多不同实施例或实例。下文阐述组件和布置的具体实例以简化本揭露。当然，这些仅仅是实例且不希望是限制性的。举例来说，在以下说明中第一特征制造于第二特征上方或上可包含其中第一和第二特征制造为直接接触的实施例，且也可包含其中额外特征可制造于第一特征与第二特征之间使得第一和第二特征可不直接接触的实施例。另外，本揭露可在各种实例中重复元件符号和/或字母。此重复是出于简单和清晰目的且不自身指示所论述的各种实施例和/或配置之间的关系。
下文详细论述本揭露的实施例。然而，应了解，本揭露提供可在各种具体上下文中体现的诸多可适用发明性概念。所论述的具体实施例仅仅是说明性的且不限制本揭露的范围。
此外，为了便于阐述，可在本文中使用空间相对术语(例如，“下方”、“下面”、“下部”、“上面”、“上部”、“下部”、“左”、“右”和例如此类)来阐述一个元件或特征与另一(些)元件或特征的关系，如各图中所图解说明。所述空间相关术语希望囊括除各图中所绘示的定向以外的在使用或操作中的装置的不同定向。装备可以其它方式经定向(旋转90度或处于其它定向)，且因此可类似地解释本文中所使用的空间相对描述词。将理解，当将元件称为“连接到”或“耦合到”另一元件时，其可直接连接到或耦合到另一元件，或者可存在介入元件。
尽管陈述本揭露的宽广范围的数值范围和参数是近似值，但应尽可能精确地报告在具体实例中陈述的数值。然而，任一数值固有地含有必然由相应测试测量中存在的标准偏差所引起的某些误差。而且，如本文中所使用，术语“大约”一般意味在给定值或范围的10％、5％、1％或0.5％内。另一选择是，术语“大约”意味在当由所属领域的技术人员考量时的平均值的可接受标准误差内。除了在操作/工作实例中或除非以其它方式明确地规定，否则所有数值范围、量、值和百分比(例如本文中所揭示的材料数量、时间持续、温度、操作条件、量的比和其类似者的那些)应理解为在所有例项中由术语“大约”来修饰。因此，除非指示相反情况，否则本揭露和随附权利要求书中所陈述的数值参数是可视需要而变化的近似值。起码，每一数值参数应至少鉴于所报告有效数字的数目且通过应用普通舍入技术来解释。范围可在本文中表达为从一个端点到另一端点或在两个端点之间。本文中所揭示的所有范围包含端点，除非另有规定。
图1是根据某些实施例的用于制造半导体装置或IC(集成电路)芯片的制作流程100的流程图。制作流程100利用至少一个电子设计自动化(EDA)工具和至少一个制作工具来实施流程100中的一或多个操作。在自动放置与布线(APR)流程中，当单元的输出引脚的负载电容超过所述输出引脚的最大可容忍电容时将存在EM违规，或因将太多引脚安放在输出引脚上而将存在超规格设计单元。根据某些实施例，基于负载电容而将单元的输出引脚指派给适当输出引脚单元以随着经减小引脚密度而缓解EM现象且获得更佳PPA结果。
在合成阶段102处，由电路设计师提供IC芯片的高电平设计。在某些实施例中，基于所述高电平设计而透过逻辑合成产生半导体电路且将所述半导体电路中的门映射到标准单元库中的可用单元。所述半导体电路可为门电平网络连线表。本文中所使用的术语“网络连线表”指电路的基于图形的表示(例如示意图)和/或基于文字的表示两者。在所述合成阶段期间，将RTL(寄存器转移层次)设计转化为门电平描述。所述门电平网络连线表含有单元、对应互连、区域和其它细节的信息。所述单元可选自所述标准单元库的各种标准单元。另外，在所述合成阶段期间，可施加约束以确保门电平设计满足所需要功能性和速度。
在单元替换阶段104处，对半导体电路中的单元执行电迁移(EM)检查程序。在所述EM检查程序期间，突出显示违反EM规则的单元。所述经突出显示单元可由选自标准单元库的新输出引脚单元替换以制造经修改半导体电路。缓解所述经修改半导体电路的EM现象。可自动或手动执行所述替换。
在平面规划阶段106处，将经修改半导体电路分割成若干功能块且制造IC芯片的设计布局中的所述功能块的平面图。所述平面规划阶段是识别可靠近地放置在一起的结构且为所述结构分配空间以满足设计布局的所需要区域和性能(举例来说)的程序。所述平面规划阶段将在所述设计布局中所使用的宏、存储器和/或其它IP核心考量在内。所述平面规划阶段也将在所述设计布局中所使用的电路块的对应放置考量在内。根据某些实施例，所述平面规划阶段确定所述设计布局的IO结构和纵横比。
在放置阶段108处，将电路块的逻辑门和寄存器的经映射单元放置在设计布局中的特定位置处。
在时钟树合成(CTS)阶段110处，CTS工具可自动设计用于将时钟信号分布到响应于时钟信号脉冲而改变状态的多个经时控装置(例如正反器、寄存器和/或锁存器)的时钟树。所述CTS工具可布局以尝试等化时钟信号从接收来自外部源的时钟信号的IC输入端子行进到每一经时控装置的距离的方式制造时钟树的导体。所述CTS工具可将缓冲器或放大器放置在树的分支点处，所述树在必要时经定大小以驱动在分支点下游的所有缓冲器或经时控装置。基于对时钟树的每一分支中的信号路径延迟的估计，所述CTS工具可通过如下方式平衡时钟树：在时钟树的选定分支中插入加法缓冲器以调整那些分支内的路径延迟，从而确保时钟树将在几乎相同时间将每一时钟信号脉冲递送到每一经时控装置。
在布线阶段112处，使信号网布线。使信号网布线包括将信号网线放置在经放置标准单元内的金属层上以在不同功能块之间载运非功率信号。
在物理验证与签核阶段114处，对依据设计布局产生的物理网络连线表执行布局对比原理图(LVS)以确保设计布局与半导体电路的对应性。此外，对设计布局执行设计规则检查(DRC)以确保(举例来说)针对制造的电问题和光刻问题的设计清洁。可执行增量修理以在下线之前达成IC芯片设计的最终签核。
在制作阶段116处，制作工具接收对应于IC芯片的GDS文件以用于制作。所述GDS文件是可随后用于制成在IC制作程序中使用的光掩模的集成式芯片的图形表示。在制作阶段116中，产生对应于GDS文件的半导体装置。
在制作流程100中，在合成阶段102之后且在平面规划阶段106之前执行EM检查程序。此并非对本揭露实施例的限制。可在放置阶段108之后且在CTS阶段110之前执行EM检查程序。图2是根据某些实施例的用于制造IC芯片的制作流程200的流程图。
在合成阶段202处，由电路设计师提供IC芯片的高电平设计。在某些实施例中，基于所述高电平设计而透过逻辑合成产生半导体电路且将所述半导体电路中的门映射到标准单元库中的可用单元。
在平面规划阶段204处，将半导体电路分割成若干功能块且制造IC芯片的设计布局中的所述功能块的平面图。
在放置阶段206处，将电路块的逻辑门和寄存器的经映射单元放置在设计布局中的特定位置处。在放置阶段206中产生经修改半导体电路。
在单元替换阶段208处，对半导体电路中的单元执行EM检查程序。在所述EM检查程序期间，突出显示违反EM规则的单元。所述经突出显示单元可由选自标准单元库的新输出引脚单元替换以制造经修改半导体电路。缓解所述经修改半导体电路的EM现象。可自动或手动执行所述替换。
在CTS阶段210处，CTS工具可自动设计用于将时钟信号分布到响应于时钟信号脉冲而改变状态的多个经时控装置(例如正反器、寄存器和/或锁存器)的时钟树。
在布线阶段212处，使信号网布线。使信号网布线包括将信号网线放置在经放置标准单元内的金属层上以在不同功能块之间载运非功率信号。
在物理验证与签核阶段214处，对依据设计布局产生的物理网络连线表执行布局对比原理图(LVS)以确保设计布局与半导体电路的对应性。此外，对设计布局执行设计规则检查(DRC)以确保(举例来说)针对制造的电问题和光刻问题的设计清洁。
在制作阶段216处，制作工具接收对应于IC芯片的GDS文件以用于制作。在制作阶段216中，产生对应于所述GDS文件的半导体装置。
在制作流程200中，在放置阶段206之后且在CTS阶段210之前执行EM检查程序。此并非对本揭露实施例的限制。可在布线阶段212之后执行EM检查程序。图3是根据某些实施例的用于制造IC芯片的制作流程300的流程图。
在合成阶段302处，由电路设计师提供IC芯片的高电平设计。在某些实施例中，基于所述高电平设计而透过逻辑合成产生半导体电路且将所述半导体电路中的门映射到标准单元库中的可用单元。
在平面规划阶段304处，将半导体电路分割成若干功能块且制造IC芯片的设计布局中的所述功能块的平面图。
在放置阶段306处，将电路块的逻辑门和寄存器的经映射单元放置在设计布局中的特定位置处。
在CTS阶段308处，CTS工具可自动设计用于将时钟信号分布到响应于时钟信号脉冲而改变状态的多个经时控装置(例如正反器、寄存器和/或锁存器)的时钟树。
在布线阶段310处，使信号网布线。使信号网布线包括将信号网线放置在经放置标准单元内的金属层上以在不同功能块之间载运非功率信号。在放置阶段310中产生经修改半导体电路。
在单元替换阶段312处，对半导体电路中的单元执行EM检查程序。在所述EM检查程序期间，突出显示违反EM规则的单元。所述经突出显示单元可由选自标准单元库的新输出引脚单元替换以制造经修改半导体电路。缓解所述经修改半导体电路的EM现象。可自动或手动执行所述替换。
在物理验证与签核阶段314处，对依据设计布局产生的物理网络连线表执行布局对比原理图(LVS)以确保设计布局与半导体电路的对应性。此外，对设计布局执行设计规则检查(DRC)以确保(举例来说)针对制造的电问题和光刻问题的设计清洁。
在制作阶段316处，制作工具接收对应于IC芯片的GDS文件以用于制作。在制作阶段316中，产生对应于所述GDS文件的半导体装置。
在单元替换阶段104、208或312期间，通过EM检查程序检查半导体电路中的单元中的每一个。根据某些实施例，提供包括多个不同输出引脚单元的库。所述库可预存储于存储单元中。图4是图解说明根据某些实施例的库400的图。库400包括具有不同引脚配置的多个输出引脚单元。根据某些实施例，所述输出引脚单元中的每一个包括至少一个标准输出引脚。当输出引脚单元包括一个以上标准输出引脚时，所述标准输出引脚经布置为平行引脚。然而，此并非对本揭露实施例的限制。另外，一个输出引脚单元内的所述多个标准输出引脚彼此电连接。换句话说，一个输出引脚单元中的所述多个标准输出引脚是必须接合的输出引脚。此外，一个输出引脚单元内的所述多个标准输出引脚制造于同一金属层上。举例来说，一个输出引脚单元内的所述多个标准输出引脚可制造于第一金属层M0、第二金属层M1、第三金属层M2或半导体衬底上的更高金属层上。
出于阐述性目的，图4中的库400仅仅展示三个不同输出引脚单元402、404和406。此并非对本揭露实施例的限制。第一输出引脚单元402包括单个标准输出引脚4022。第二输出引脚单元404包括第一标准输出引脚4042和第二标准输出引脚4044。第二输出引脚单元404为双重必须接合的引脚。第一标准输出引脚4042和第二标准输出引脚4044是两个平行引脚。第三输出引脚单元406包括第一标准输出引脚4062、第二标准输出引脚4064和第三标准输出引脚4066。第三输出引脚单元406是一个三重必须接合的引脚。第一标准输出引脚4062、第二标准输出引脚4064和第三标准输出引脚4066是三个平行引脚。另外，对于第二输出引脚单元404，第一标准输出引脚4042与第二标准输出引脚4044电连接。对于第三输出引脚单元406，第一标准输出引脚4062、第二标准输出引脚4064和第三标准输出引脚4066彼此电连接。举例来说，对于第三输出引脚单元406，当第一标准输出引脚4062、第二标准输出引脚4064和第三标准输出引脚4066制造于第一金属层M0上时，第一标准输出引脚4062、第二标准输出引脚4064和第三标准输出引脚4066可通过第二金属层M1上的金属线或任何其它更高金属线而彼此电连接。
根据某些实施例，三个输出引脚单元402、404和406分别对应于三个不同最大负载电容。具体来说，第一输出引脚单元402对应于第一最大负载电容。第二输出引脚单元404对应于第二最大负载电容。第三输出引脚单元406对应于第三最大负载电容。所述第二最大负载电容大于所述第一最大负载电容。所述第三最大负载电容大于所述第二最大负载电容。举例来说，当第一输出引脚单元402经布置为电路单元的输出引脚时，由从所述电路单元的所述输出引脚连接到下一电路单元的输入引脚的互连路径或路线感应的电容可不超过第一输出引脚单元402的最大负载电容。否则，电路单元的输出引脚可引发EM现象。可将所述电容视为互连路径或路线的寄生电容。根据某些实施例，当电路单元的输出引脚经布置为第一输出引脚单元402且输出引脚的输出电容(其由从所述电路单元的所述输出引脚连接到下一电路单元的输入引脚的互连路径感应)超过第一输出引脚单元402的最大负载电容时，第一输出引脚单元402可取决于输出电容而由第二输出引脚单元404或第三输出引脚单元406替换。
表1展示根据某些实施例的就引脚密度、单元EM抗扰性和EM最大电容来说输出引脚单元402、404和406的比较。
输出引脚单元 引脚密度 单元EM抗扰性 EM最大电容
第一输出引脚单元402 低 弱 小
第二输出引脚单元404 中等 中等 中等
第三输出引脚单元406 高 强 大
所述引脚密度可被视为每单位面积引脚数目。所述EM最大电容是由EM规则限制的输出引脚单元的最大电容。如果具有输出引脚单元的输出引脚的负载电容超过对应最大电容，那么电路单元的输出引脚可引发EM现象。因此，第三输出引脚单元406与第一输出引脚单元402和第二输出引脚单元404相比较具有最强EM抗扰性。第一输出引脚单元402具有最弱EM抗扰性。
根据某些实施例，当输出引脚单元402、404和406中的标准输出引脚制造于第二金属层M1上时，标准输出引脚的方向从顶部观看是垂直的。然而，此并非对本揭露实施例的限制。标准输出引脚的方向从顶部观看可为水平的。根据某些实施例，当输出引脚单元402、404和406中的标准输出引脚制造于第三金属层M2上时，标准输出引脚的方向从顶部观看是水平的，如图5中所展示。图5是图解说明根据某些实施例的库500的图。库500包括三个不同输出引脚单元502、504和506。第一输出引脚单元502包括一个标准输出引脚5022。第二输出引脚单元504包括第一标准输出引脚5042和第二标准输出引脚5044。第一标准输出引脚5042和第二标准输出引脚5044是两个平行引脚。第三输出引脚单元506包括第一标准输出引脚5062、第二标准输出引脚5064和第三标准输出引脚5066。第一标准输出引脚5062、第二标准输出引脚5064和第三标准输出引脚5066是三个平行引脚。除方向以外，输出引脚单元502、504和506也经布置以具有分别与输出引脚单元402、404和406类似的特性，因此为了简洁而在此处省略详细阐述。
图6是图解说明根据某些实施例的单元替换程序600的流程图600。可在上文提及的单元替换阶段104中执行单元替换程序600。在操作602中，分析在合成阶段102中产生的半导体电路中的单元的负载电容，且产生负载电容文件。所述负载电容文件可包括半导体电路中的所有单元的输出负载或输出电容的信息。所述输出电容可为一个电路单元(其与半导体电路中的下一单元连接)的输出引脚上的经估计输出电容。因此，所述输出电容可包含从电路单元的输出引脚连接到下一电路单元的输入引脚的互连路径的寄生电容。
在操作604中，对半导体电路中的单元执行EM检查程序。在EM检查程序期间，载入半导体电路的负载电容文件。处理器可用于检查半导体电路中的单元的输出电容中的每一个是否超出对应输出引脚单元的预定范围。对应输出引脚单元可为指派给半导体电路中的单元的输出引脚的初始输出引脚单元。
在操作606中，处理器确定半导体电路中的单元的输出电容是否超过对应输出引脚单元的最大负载电容。
在操作610中，当半导体电路中的单元的输出电容超过初始输出引脚单元的最大负载电容时，所述单元的所述初始输出引脚单元由选自上文所提及的库400的适当输出引脚单元替换。举例来说，当单元的初始输出引脚单元是第一输出引脚单元402且所述单元的输出电容超过第一最大负载电容时，且所述单元的所述初始输出引脚单元可取决于输出电容而由第二输出引脚单元404或第三输出引脚单元406替换。如果单元的输出电容大于第一最大负载电容且小于第二最大负载电容，那么将初始输出引脚单元从第一输出引脚单元402替换为第二输出引脚单元404。如果单元的输出电容大于第二最大负载电容且小于第三最大负载电容，那么将初始输出引脚单元从第一输出引脚单元402替换为第三输出引脚单元406。操作610可继续直到半导体电路中的输出电容不超过对应输出引脚单元的最大负载电容为止。当半导体电路中不存在大于对应输出引脚单元的最大负载电容的输出电容时，缓解半导体电路的EM现象。
图7是根据某些实施例的图解说明半导体电路中的电路部分700的图。电路部分700包括多个电路单元702、704、706、708、710和712。电路单元702可为锁存器。电路单元704可为缓冲器。电路单元706可为AND门。电路单元708可为OR门。电路单元710可为缓冲器。电路单元712可为锁存器。所述多个电路单元702、704、706、708、710和712可串联连接。电路单元708经布置以具有输出节点714，且初始输出引脚耦合到电路单元708的输出节点714。根据某些实施例，初始输出引脚是第一输出引脚单元502。电路单元710经布置以具有输入节点716。路线或连接路径718连接在电路单元708的输出引脚714与电路单元710的输入引脚716之间。当在操作606期间将电路单元708的输出引脚714上的输出电容720(其包括路线或连接路径718的寄生电容)检测为大于第一最大负载电容时，输出引脚714可导致EM违规。然后，电路单元708的初始输出引脚由第二输出引脚单元504或第三输出引脚单元506替换以缓解EM现象。为了简洁而在此处省略详细阐述。
在操作608中，处理器确定当对应输出引脚单元是第三输出引脚单元406时，半导体电路中的单元的输出电容是否小于预定负载电容。
在操作614中，当半导体电路中的单元的初始输出引脚单元是第三输出引脚单元406且所述单元的输出电容小于预定负载电容时，所述单元的所述初始输出引脚单元取决于输出电容而由第二输出引脚单元404或第一输出引脚单元402替换。如果单元的输出电容小于第二最大负载电容且大于第一最大负载电容，那么将初始输出引脚单元从第三输出引脚单元406替换为第二输出引脚单元404。如果单元的输出电容小于第一最大负载电容，那么将初始输出引脚单元从第三输出引脚单元406替换为第一输出引脚单元402。因此，预定负载电容可为第二输出引脚单元404的第二最大负载电容或第一输出引脚单元402的第一最大负载电容。操作614可继续直到将半导体电路中的单元的所有输出引脚指派给适当输出引脚单元为止。当将半导体电路中的单元的所有输出引脚指派给适当输出引脚单元时，优化半导体电路的引脚密度。
图8是图解说明根据某些实施例的半导体电路中的电路部分800的图。电路部分800包括多个电路单元802、804、806、808、810和812。电路单元802可为锁存器。电路单元804可为缓冲器。电路单元806可为AND门。电路单元808可为OR门。电路单元810可为缓冲器。电路单元812可为锁存器。所述多个电路单元802、804、806、808、810和812可串联连接。电路单元806经布置以具有输出节点814，且初始输出引脚耦合到电路单元806的输出节点814。根据某些实施例，电路单元806的初始输出引脚是第三输出引脚单元406。电路单元808经布置以具有输入节点816。路线或连接路径818连接在电路单元806的输出引脚814与电路单元808的输入引脚816之间。当在操作608期间将电路单元808的输出引脚814上的输出电容820(其包括路线或连接路径818的寄生电容)检测为小于预定负载电容时，那么使用第三输出引脚单元406作为输出引脚814可浪费电路单元806与电路单元808之间的引脚层布线资源。然后，电路单元808的初始输出引脚814由第二输出引脚单元404或第一输出引脚单元402替换以节省引脚层布线资源且达成更佳功率性能区域(PPA)。为了简洁而在此处省略详细阐述。
在操作612中，产生经修改半导体电路，其中缓解所述经修改半导体电路的EM现象且优化所述经修改半导体电路的引脚密度。
图9是根据某些实施例的用于实施EM检查程序和单元替换程序(例如单元替换阶段104)以产生经修改半导体电路(例如700或800)的硬件系统900的图。系统900包含至少一个处理器902、网络接口904、输入与输出(I/O)装置906、存储装置908、总线910和存储器912。总线910将网络接口904、I/O装置906、存储装置908和存储器912耦合到处理器902。
在某些实施例中，存储器912包括随机存取存储器(RAM)和/或其它易失性存储装置和/或只读存储器(ROM)和/或其它非易失性存储装置。存储器912包含经配置以存储将由处理器902执行的程序指令和由所述程序指令存取的数据的内核914和用户空间916。
在某些实施例中，网络接口904经配置以存取透过网络远程存储的程序指令和由所述程序指令存取的数据。I/O装置906包含经配置以用于达成与系统900的用户交互的输入装置和输出装置。所述输入装置包括(举例来说)键盘、鼠标等。所述输出装置包括(举例来说)显示器、打印机等。存储装置908经配置以用于存储程序指令和由所述程序指令存储的数据。存储装置908包括(举例来说)磁盘和光盘。
在某些实施例中，当执行程序指令时，处理器902经配置以执行如参考图1、图2、图3或图6所阐述的EM检查程序和单元替换程序的操作。
在某些实施例中，所述程序指令存储于非暂时性计算机可读记录媒体(例如一或多个光盘、硬盘和非易失性存储器装置)中。
图10是根据某些实施例的用于制作经修改半导体电路(例如700或800)的系统1000的图。系统1000包括计算系统1002和制作工具1004。计算系统1002经布置以执行如参考图1、图2、图3或图6所阐述的EM检查程序和单元替换程序的操作以产生经修改半导体电路(例如700或800)的电路布局。根据某些实施例，计算系统1002的硬件可类似于硬件系统900。在某些实施例中，计算系统1002可经布置以执行安装于其中的设计工具10022、EM分析工具10024和修改工具10026。在一或多个实施例中，所述计算系统可用作处理工具或EDA工具。
设计工具10022经布置以提供半导体电路(例如700或800)和具有具不同引脚配置的多个输出引脚单元(例如402到406或502到506)的库(例如400或500)。所述库(例如400或500)可预存储于存储装置908中。处理器910可从存储装置908选择适当输出引脚单元。
EM分析工具10024经布置以分析电路单元的输出引脚的EM数据以确定所述输出引脚是否引发EM现象。为了简洁，EM分析工具10024可使用图6中所阐述的操作602、604、606和/或608来分析输出引脚的EM数据。
修改工具10026经布置以在EM分析工具10024指示输出引脚引发EM现象时修改电路单元的输出引脚以产生具有经修改输出引脚的经修改电路单元。为了简洁，修改工具10026可使用图6中所阐述的操作610、612和/或614来修改输出引脚。
制作工具1004可为用于制作集成电路(例如700或800)的丛集工具。所述丛集工具可为多反应室类型复合装备，其包含：多面传送室，其具有插入在其中心处的晶片处置机器人，多个处理室定位在所述多面传送室的每一壁面处；和负载锁定室，其安装在所述传送室的不同壁面处。在制作阶段处，(举例来说)针对用于在晶片上制造IC的特征(例如晶体管的栅极线、晶体管的源极或漏极区、用于互连件的金属线和用于所述互连件的导通体)的一个图案化操作使用至少一个光掩模。
简单地说，以上实施例在合成和APR流程期间提供知晓EM的单元替换技术。基于负载电容而将单元的每一输出引脚指派给适当输出引脚单元以随着经减小引脚密度而缓解EM现象且获得更佳PPA结果。
根据某些实施例，提供一种制造半导体装置的方法。所述方法包括：提供具有多个电路单元的第一电路；分析连接所述多个电路单元中的第一电路单元与第二电路单元的第一引脚单元上的负载电容以确定所述第一引脚单元的所述负载电容是否大于第一预定电容；当所述负载电容大于所述第一预定电容时，由第二引脚单元替换所述第一引脚单元以产生第二电路，其中所述第二引脚单元不同于所述第一引脚单元；和根据所述第二电路而产生所述半导体装置。
根据某些实施例，提供一种制造半导体装置的方法。所述方法包括：提供具有多个电路单元的第一电路；分析连接所述多个电路单元中的第一电路单元与第二电路单元的第一引脚单元上的负载电容以确定所述第一引脚单元的所述负载电容是否小于预定电容；当所述负载电容小于所述预定电容时，由第二引脚单元替换所述第一引脚单元以产生第二电路，其中所述第二引脚单元不同于所述第一引脚单元；和根据所述第二电路而产生所述半导体装置。
根据某些实施例，提供一种系统。所述系统包括：至少一个处理器，其经配置以执行程序指令，所述程序指令将所述至少一个处理器配置为执行包括以下各项的操作的计算工具：由设计工具提供具有多个电路单元的第一电路；由分析工具分析连接所述多个电路单元中的第一电路单元与第二电路单元的第一引脚单元上的负载电容以确定所述第一引脚单元的所述负载电容是否大于第一预定电容；和当所述负载电容大于所述第一预定电容时，由修改工具用第二引脚单元替换所述第一引脚单元以产生第二电路，其中所述第二引脚单元不同于所述第一引脚单元；和由制作工具根据所述第二电路而产生所述半导体装置。
前文概述数个实施例的特征使得所属领域的技术人员可更佳地理解本揭露的方面。所属领域的技术人员应了解，其可容易地使用本揭露作为用于设计或修改其它程序和结构以实施相同目的和/或达成本文中所介绍的实施例的相同优点的基础。所属领域的技术人员也应认识到，这些等效构造不脱离本揭露的精神和范围，且其可在本文中做出各种改变、替代和更改而不脱离本揭露的精神和范围。
符号说明
400 库
402 输出引脚单元/第一输出引脚单元
404 输出引脚单元/第二输出引脚单元
406 输出引脚单元/第三输出引脚单元
500 库
502 输出引脚单元/第一输出引脚单元
504 输出引脚单元/第二输出引脚单元
506 输出引脚单元/第三输出引脚单元
700 电路部分/经修改半导体电路/半导体电路/集成电路
702 电路单元
704 电路单元
706 电路单元
708 电路单元
710 电路单元
712 电路单元
714 输出节点/输出引脚
716 输入节点/输入引脚
718 路线/连接路径
720 输出电容
800 电路部分/经修改半导体电路/半导体电路/集成电路
802 电路单元
804 电路单元
806 电路单元
808 电路单元
810 电路单元
812 电路单元
814 输出节点/输出引脚
816 输入节点/输入引脚
818 路线/连接路径
820 输出电容
900 硬件系统/系统
902 处理器
904 网络接口
906 输入与输出装置
908 存储装置/存储装置
910 总线
912 存储器
914 内核
916 用户空间
1000 系统
1002 计算系统
1004 制作工具
4022 标准输出引脚
4042 第一标准输出引脚
4044 第二标准输出引脚
4062 第一标准输出引脚
4064 第二标准输出引脚
4066 第三标准输出引脚
5022 标准输出引脚
5042 第一标准输出引脚
5044 第二标准输出引脚
5062 第一标准输出引脚
5064 第二标准输出引脚
5066 第三标准输出引脚
10022 设计工具
10024 电迁移分析工具
10026 修改工具

Claims (1)

1.一种制造半导体装置的方法，所述方法包括：
提供具有多个电路单元的第一电路；
分析连接所述多个电路单元中的第一电路单元与第二电路单元的第一引脚单元上的负载电容以确定所述第一引脚单元的所述负载电容是否大于第一预定电容；
当所述负载电容大于所述第一预定电容时，由第二引脚单元替换所述第一引脚单元以产生第二电路，其中所述第二引脚单元不同于所述第一引脚单元；以及
根据所述第二电路而产生所述半导体装置。
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