WO2012127784A1 - 半導体集積回路の電源配線レイアウト方法及び電源配線レイアウト装置 - Google Patents

半導体集積回路の電源配線レイアウト方法及び電源配線レイアウト装置 Download PDF

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WO2012127784A1
WO2012127784A1 PCT/JP2012/001282 JP2012001282W WO2012127784A1 WO 2012127784 A1 WO2012127784 A1 WO 2012127784A1 JP 2012001282 W JP2012001282 W JP 2012001282W WO 2012127784 A1 WO2012127784 A1 WO 2012127784A1
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power supply
node
supply wiring
drop
nodes
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PCT/JP2012/001282
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美樹子 田中
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ルネサスエレクトロニクス株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/06—Power analysis or power optimisation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing

Definitions

  • the present invention relates to a power supply wiring layout method and a power supply wiring layout apparatus for a semiconductor integrated circuit.
  • IR drop voltage drop
  • SPICE Simulation Program with Integrated Circuit
  • Non-Patent Document 1 and Patent Document 1 disclose a method of analyzing a static IR drop as a problem of a nonlinear function purely mathematically. However, the solution may not converge. Further, only measures for improving the IR drop are performed by changing the width of the power supply wiring, and no countermeasure for the insertion of a capacitor effective for improving the dynamic IR drop is described. Therefore, it is difficult to apply this method to an actual power supply wiring layout method.
  • Non-Patent Document 2 discloses a technique for eliminating an IR drop violation by thickening the entire wiring in a certain area when there is an IR drop violation. Further, Patent Document 2 discloses a technique for eliminating an IR drop violation by providing an optimization target wiring and increasing the wiring width of the entire optimization target wiring when there is an IR drop violation. Yes.
  • Non-Patent Document 3 discloses a method of analyzing dynamic and static IR drops as a problem of a nonlinear function purely mathematically. However, it is difficult to apply this method to an actual power supply wiring layout method because the solution may not converge.
  • Patent Document 3 discloses a layout design method for a semiconductor integrated circuit in which a dummy cell region corresponding to the drop improvement amount is added when the IR drop amount exceeds an allowable amount.
  • Patent Document 4 quantitatively evaluates power supply noise of a PCB (Printed Circuit Board) on which LSI (Large Scale Integration) is mounted, determines whether the power circuit of the PCB is stable against noise, and the determination A power supply circuit design support apparatus for adding a capacity based on the result is disclosed.
  • Patent Document 5 only elements necessary for analysis are taken into an element having an open end, and the open end is processed so as to be closer to the actual state.
  • a circuit simulation apparatus that adds a resistor at an appropriate location is disclosed.
  • Non-Patent Document 2 and Patent Document 2 have a problem that the wiring width of the entire wiring is increased, which tends to increase the size of the semiconductor integrated circuit.
  • a power supply wiring layout method for a semiconductor integrated circuit includes: A power supply wiring layout method for a semiconductor integrated circuit, comprising: A first power supply wiring for supplying a first power supply voltage is modeled as an analysis model including a plurality of nodes and a plurality of element resistors arranged between the nodes adjacent to each other; Obtain a voltage value at each of the plurality of nodes by transient analysis, If there is an IR drop violation in the voltage value, a current path from the power pad to the first maximum IR drop node where the IR drop violation is maximized is searched. Selecting a critical node from among the nodes included in the current path; A decoupling capacity is added to the critical node.
  • a power supply wiring layout method for a semiconductor integrated circuit comprising: A first power supply wiring for supplying a first power supply voltage is modeled as an analysis model including a plurality of nodes and a plurality of element resistors arranged between the nodes adjacent to each other; Obtain a voltage value at each of the plurality of nodes by transient analysis, If there is an IR drop violation in the voltage value, a current path from the power pad to the first maximum IR drop node where the IR drop violation is maximized is searched.
  • a voltage value at each of the plurality of nodes is obtained by performing a first direct current analysis by reducing the amount of current flowing from the critical node toward the ground, When there is an IR drop violation in the voltage value by the first DC analysis, the first DC analysis is performed again by further reducing the amount of current flowing through the critical node.
  • a power supply wiring layout apparatus for a semiconductor integrated circuit includes: A power supply wiring layout apparatus for laying out a power supply wiring of a semiconductor integrated circuit, A power supply wiring modeling unit that models the power supply wiring as an analysis model including a plurality of nodes and a plurality of element resistances each disposed between two of the nodes; An IR drop determination unit for determining a voltage value at each of the plurality of nodes and determining whether or not there is an IR drop violation in the voltage value; A critical node determination unit that searches for a current path to the maximum IR drop node where the IR drop violation is maximum, determines a critical node from among nodes included in the current path, and adds decoupling capacity to the critical node Are provided.
  • the current path to the node where the IR drop violation is maximized is searched, a critical node is selected from the nodes included in the current path, and decoupling capacity is added to the critical node. Therefore, it is possible to suppress the increase in size of the semiconductor integrated circuit while eliminating the IR drop violation.
  • the present invention it is possible to provide a power supply wiring layout method and a power supply wiring layout apparatus for a semiconductor integrated circuit that can suppress an increase in the size of the semiconductor integrated circuit while eliminating an IR drop violation.
  • FIG. 3 is a flowchart of a power supply wiring layout method for a semiconductor integrated circuit according to the first embodiment.
  • 3 is a plan view showing a layout of a power supply wiring network of a semiconductor device chip 101.
  • FIG. 4 is a plan view showing a layout of a ground wiring network of a semiconductor device chip 101.
  • FIG. 2B is a perspective view of an analysis model corresponding to the power supply wiring network of FIG. 2A and the ground wiring network of FIG. 2B.
  • 10 is a flowchart of a power supply wiring layout method for a semiconductor integrated circuit according to a third embodiment.
  • 10 is a flowchart of a power supply wiring layout method for a semiconductor integrated circuit according to a fourth embodiment. It is a figure for demonstrating the method of determining the node which adds decoupling capacity
  • FIG. 10 is a block diagram of a power supply wiring layout unit for designing a semiconductor integrated circuit according to a fifth embodiment of the present invention.
  • FIG. 1 is a flowchart of a power supply wiring layout method for a semiconductor integrated circuit according to the first embodiment.
  • Step ST1 for modeling the power supply wiring
  • Step ST2 for setting initial values of wiring resistance and decoupling capacitance
  • Step ST3 for executing transient analysis
  • Step ST4 for determining whether there is an IR drop violation, If there is an IR drop violation
  • step ST5 for extracting the time when the IR drop is maximum
  • Step ST6 for identifying a node having the maximum IR drop (maximum IR drop node) at the time when the IR drop is maximum.
  • Step ST7 for searching for a current path to the maximum IR drop node and searching for a critical node from the nodes in the current path
  • Step ST8 for adding decoupling capacity to the critical node, 8 steps are provided.
  • FIG. 2A is a plan view showing a layout of a power supply wiring network of a semiconductor device chip 101 such as a system LSI (Large Scale Integration). With reference to FIG. 2A, a power supply wiring network to be modeled will be described.
  • LSI Large Scale Integration
  • nodes N11 to N14 are arranged in the vertical wiring located on the leftmost side of the drawing.
  • Four nodes N21 to N24 are arranged in the vertical wiring located right next to the wiring.
  • Four nodes N31 to N34 are arranged in the vertical wiring located right next to the wiring.
  • Four nodes N41 to N44 are arranged in the vertical wiring located right next to the wiring.
  • Four nodes N51 to N54 are arranged in the vertical wiring located right next to the wiring.
  • four nodes N61 to N64 are arranged in a vertical wiring located on the right side of the wiring and located on the rightmost side of the drawing.
  • nodes N11, N21, N31, N41, N51, and N61 are arranged in the horizontal wiring located on the uppermost side of the drawing.
  • Six nodes N12, N22, N32, N42, N52, and N62 are arranged in the horizontal wiring located below the wiring.
  • Six nodes N13, N23, N33, N43, N53, and N63 are arranged in the horizontal wiring located next to the wiring.
  • six nodes N14, N24, N34, N44, N54, and N64 are arranged in the horizontal wiring located on the lower side of the wiring and located on the lowermost side of the drawing.
  • the nodes N11, N14, N61, and N64 located at the four corners are respectively connected to the power supply pads PP1, PP2, PP3, and PP4 via wiring.
  • the entire semiconductor device chip is divided into 24 regions so as to correspond to each of the 24 nodes.
  • the amount of current consumed by each divided area is defined as the amount of current flowing through each node. More specific description will be given below.
  • the entire semiconductor device chip is divided into 24 regions by five vertical lines X1 to X5 and three horizontal lines Y1 to Y3 indicated by broken lines.
  • the semiconductor device chip includes four digital function block regions FB1 to FB4.
  • the hatching is changed for each of the functional block areas FB1 to FB4.
  • the amount of current consumption in the functional block regions FB1 to FB is determined by design for each functional block. Therefore, the current consumption amount per unit area of each of the functional block regions FB1 to FB (hereinafter referred to as unit current consumption amount) is obtained.
  • an area allocated to the node N11 (hereinafter referred to as a divided area of the node N11) is an area surrounded by the boundary line of the semiconductor device chip 101, the vertical line X1, and the horizontal line Y1. Therefore, the amount of current flowing through the node N11 is the product of the unit current consumption amount of the functional block region FB1 and the divided region area of the node N11.
  • the divided region of the node N21 is a region surrounded by the boundary line of the semiconductor device chip, the vertical lines X1, X2, and the horizontal line Y1. Therefore, the amount of current flowing through the node N21 is the product of the unit current consumption amount of the digital function block region FB1 and the divided region area of the node N21.
  • the divided region of the node N31 is a region surrounded by the boundary line of the semiconductor device chip 101, the vertical lines X2, X3, and the horizontal line Y1.
  • This area includes two functional block areas FB1 and FB2. Therefore, the amount of current flowing through the node N31 is (1) the product of the unit current consumption of the functional block region FB1 and the area of the functional block region FB1 in the divided region of the node N31, and (2) the unit of the functional block region FB2.
  • the divided area of the node N32 is an area surrounded by vertical lines X2, X3 and horizontal lines Y1, Y2. This area includes three functional block areas FB1, FB2, and FB3. Therefore, the amount of current flowing through the node N32 is (1) the product of the unit current consumption of the functional block region FB1 and the area of the functional block region FB1 in the divided region of the node N32, and (2) the unit of the functional block region FB2.
  • the product of the current consumption amount and the area of the functional block region FB2 in the divided region of the node N32, (3) the unit current consumption amount of the functional block region FB3, and the area of the functional block region FB3 in the divided region of the node N32 The sum of the product, that is, (1) + (2) + (3). Since the method for determining the amount of current flowing through the other nodes is the same, the description thereof is omitted.
  • FIG. 2B is a plan view showing the layout of the ground wiring network of the semiconductor device chip 101 corresponding to FIG. 2A.
  • 24 ground nodes GN11 to GN14 corresponding to the 24 nodes N11 to N14, nodes N21 to N24, nodes N31 to N34, nodes N41 to N44, nodes N51 to N54, nodes N61 to N64 shown in FIG.
  • Nodes GN21 to GN24, ground nodes GN31 to GN34, ground nodes GN41 to GN44, ground nodes GN51 to GN54, and ground nodes GN61 to GN64 are arranged.
  • the ground nodes GN11, GN14, GN61, and GN64 located at the four corners are respectively connected to the ground pads GP1, GP2, GP3, and GP4 via wiring.
  • a current flows from the node N11 in FIG. 2A toward the corresponding ground node GN11 in FIG. 2B.
  • a current flows from the node N12 in FIG. 2A toward the corresponding ground node GN12 in FIG. 2B. Since the same applies to other nodes, the description thereof is omitted. Note that this current may be reversed.
  • FIG. 3 is a perspective view of an analysis model corresponding to the power supply wiring network in FIG. 2A and the ground wiring network in FIG. 2B.
  • the analysis model has a rectangular parallelepiped shape, the upper surface of which is the analysis model of the power supply wiring network shown in FIG. 2A, and the lower surface is the analysis model of the ground wiring network shown in FIG. 2B.
  • the wiring (hereinafter referred to as a branch) between adjacent nodes of the power supply wiring network shown in FIG. 2A is modeled as an element resistance.
  • wirings connecting the power supply pads PP1, PP2, PP3, PP4 and the closest nodes N11, N14, N61, N64 are also modeled as element resistances.
  • the ground wiring network shown in FIG. 2B is similarly modeled. As is clear from FIG. 3, a part of the ground wiring network analysis model is omitted.
  • the 24 nodes of the power supply wiring network shown in FIG. 2A are connected to the corresponding 24 nodes of the ground wiring network shown in FIG. 2B through current sources, respectively. ing. Specifically, as shown in FIG. 3, the node N14 of the power supply wiring is connected to the ground node GN14 of the corresponding ground wiring through a current source. Similarly, the node N24 of the power supply wiring is connected to the ground node GN24 of the corresponding ground wiring through a current source. Since the same applies to other nodes, the description thereof is omitted.
  • each current source is connected in parallel with the decoupling capacitance.
  • step ST2 for setting the wiring resistance value and the initial value of the decoupling capacitance in FIG. 1 will be described.
  • the initial value of the resistance value is not particularly limited, but a large resistance value is preferably set as the initial value. By starting from the smallest possible wiring width, the area of the finally obtained power supply wiring can be reduced. Furthermore, as will be described in detail in Embodiment 3, it is preferable to determine an optimum resistance value for each branch in advance by direct current analysis.
  • the initial value of the capacitance value is not particularly limited, but the area of the finally obtained power supply wiring can be reduced by setting 0 as the initial value of the smallest decoupling capacitance. Or you may determine based on the cell capacity of the instance arrange
  • step ST3 for executing the transient analysis in FIG. 1 will be described.
  • the transient analysis can be performed, for example, using SPICE (Simulation Program with Integrated Circuit Emphasis) on a computer.
  • SPICE Simulation Program with Integrated Circuit Emphasis
  • the voltage of each node of the power supply wiring network shown in FIG. 2A can be obtained.
  • step ST4 for determining whether there is an IR drop violation in FIG. 1 will be described. As shown in FIG. 4, it is possible to determine whether there is an IR drop violation from the voltage value of each node obtained as a result of the transient analysis. Here, as shown in FIG. 1, if there is no IR drop violation, the flow ends.
  • step ST4 When there is an IR drop violation in the transient analysis result (step ST4 YES), the time at which the IR drop becomes maximum is extracted (step ST5). Then, the node having the maximum IR drop is identified at the time when the IR drop is maximum (step ST6).
  • FIG. 6 is a diagram showing the time change of the voltage of the node at which the IR drop is maximized in the vicinity of time Tmax when the IR drop is maximized.
  • the horizontal axis in FIG. 6 is time, and the vertical axis is voltage.
  • the voltage at the node fluctuates due to power supply noise around the power supply voltage of 1.0V.
  • FIG. 4 is an example showing the voltage value of each node in FIG. 2A at time Tmax obtained from the transient analysis result.
  • the node (maximum IR drop node) having the maximum IR drop violation is the node N33 having a voltage value of 0.8V.
  • the IR drop violation is determined by the fluctuation width from the power supply voltage of 1.0V. Therefore, contrary to the case of FIG. 4, the maximum IR drop node voltage may be higher than the power supply voltage 1.0V.
  • the voltages of the power pads PP1 to PP4 are all 1.0V.
  • the value shown at each node is the voltage at that node.
  • subjected along each branch has shown the direction of electric current. As a matter of course, a current flows from a node having a high voltage to a node having a low voltage between adjacent nodes.
  • node names other than the nodes N33, N54, and N64 are omitted.
  • a current path to the maximum IR drop node is searched, and a node (critical node) that is most effective when a decoupling capacitance is added from a node in the current path is searched (step ST7). Then, a decoupling capacity is added to this critical node (step ST8).
  • step ST7 will be described with reference to FIG.
  • a current path that affects the IR drop at the maximum IR drop node N33 is searched.
  • This current path search can be performed by going back in the reverse direction from the maximum IR drop node N33 to the power supply pad.
  • the voltage at this node is lowered to eliminate the IR drop violation. In that case, the current path flowing from the maximum IR drop node to the power supply pad is searched.
  • the area surrounded by a broken line is a current path to be obtained.
  • the maximum IR drop between adjacent nodes is between node N64 (voltage value: 0.99 V) and node N54 (voltage value: 0.82 V). And its value is 0.17V.
  • this branch is not included in the area surrounded by the broken line. Therefore, even if a decoupling capacitor is added to the node at one end or both ends of this branch, the voltage value of the maximum IR drop node N33 cannot be effectively increased.
  • FIG. 5 is an enlarged view of a region surrounded by a broken line in FIG.
  • the current path to the maximum IR drop node N33 is N33 ⁇ N32 ⁇ N42 ⁇ N43 ⁇ N44 ⁇ N34 ⁇ N24 ⁇ N14, N33 ⁇ N43 ⁇ N44 ⁇ N34 ⁇ N24 ⁇ N14, and N33 ⁇ .
  • a critical node is searched from the nodes in the five current paths.
  • the method for determining the critical node is not particularly limited, but it is considered reasonable to determine the critical node based on the amount of current flowing through each node and the distance from the node to the power supply pad (that is, the resistance value). Specifically, the larger the amount of current flowing between the node and the adjacent node in the current path and the amount of current flowing between the node and the corresponding ground node, the greater the distance to the power supply pad. This is effective when a decoupling capacitor having the same capacity is added. Details of the critical node search will be described with reference to FIG. 10 in the fourth embodiment. In this way, the IR drop violation can be resolved more effectively by adding capacity to the critical node instead of simply adding capacity to the maximum IR drop node.
  • the capacity value of the decoupling capacity to be added may be appropriately determined according to, for example, the maximum value IRmax of IR drop violation shown in FIG.
  • the area of the hatched portion is a region from T1 to T4 below the power supply voltage of 1.0 V, a region from T2 to T3 below the IR drop lower limit value of 0.9 V, or the like. be able to.
  • the bottleneck branch may be searched from the current path to the maximum IR drop node as in the case of the direct current analysis described later.
  • one or both ends of the bottleneck branch may be a critical node.
  • all decoupling capacities may be added only to nodes on the side of the maximum IR drop node of the bottleneck branch, or all decoupling capacities may be added only to nodes on the power pad side of the bottleneck branch.
  • half the decoupling capacity may be added to the nodes at both ends of the bottleneck branch.
  • step ST8 When decoupling capacitance is added to this critical node (step ST8), the process returns to step ST3, and the transient analysis is executed again. Steps ST3 to ST8 are repeatedly executed until there is no IR drop violation in step ST4.
  • the above description is a procedure for eliminating the IR drop violation in the power supply wiring shown in FIG. 2A. However, the IR drop violation in the ground wiring shown in FIG. 2B can be similarly eliminated. The same applies to the following embodiments.
  • the most important current path is determined from the five current paths to the maximum IR drop node described with reference to FIG. 5 of the first embodiment. Further, a critical node is searched from the nodes included in the critical path.
  • the node having the maximum IR drop violation is extracted at the time when the IR drop violation is maximum.
  • r unit: ⁇
  • r indicates the resistance value of each branch. That is, this resistance value r is the resistance value of each element resistance modeled.
  • the cost can be similarly determined for other branches.
  • the current path to the maximum IR drop node N33 is N33 ⁇ N32 ⁇ N42 ⁇ N43 ⁇ N44 ⁇ N34 ⁇ N24 ⁇ N14, N33 ⁇ N43 ⁇ N44 ⁇ N34 ⁇ N24 ⁇ N14, and N33 ⁇ .
  • the reciprocal of the cost of each current path that is, the inverse ratio of the current amount I and the allowable current amount Ia is summed, and the one having the smallest value is determined as the critical path.
  • N33 ⁇ N34 ⁇ N24 ⁇ N14 is a critical path.
  • Other steps are the same as those in the first embodiment, and thus the description thereof is omitted.
  • the current of each branch in FIG. 7 does not necessarily have to be the current at time Tmax at which the IR drop violation becomes maximum in FIG.
  • the current may be calculated based on the area of the hatched portion in the time interval (T2 to T3 in FIG. 6) including the time Tmax and the maximum IR drop node being lower than the reference value.
  • the current at each time in the time interval T2 to T3 may be calculated, and an average value obtained by dividing the current by (T3-T2) may be used as the current of the branch.
  • the current may be calculated based on the area of the hatched portion in the time interval (T1 to T4 in FIG. 6) including the time Tmax and when the maximum IR drop node is lower than the power supply voltage.
  • the current at each time in the time interval T2 to T3 may be calculated, and an average value obtained by dividing the current by (T4 ⁇ T1) may be used as the current of the branch.
  • FIG. 8 is a flowchart of the power supply wiring layout method for the semiconductor integrated circuit according to the third embodiment.
  • the power supply wiring layout method according to the third embodiment includes, in addition to steps ST1 to ST8 in the first embodiment, Step ST11 for executing DC analysis, Step ST12 for determining whether or not there is an IR drop violation in the DC analysis result, Searching for a current path to a node where the IR drop violation is maximum, and updating a resistance value of a bottleneck branch in the current path; These three steps are further provided, that is, a total of 11 steps are provided.
  • step ST1 for modeling the power supply wiring is the same as that in the first embodiment, description thereof is omitted.
  • step ST2 for setting initial values of resistance value and capacitance value in FIG. 8 will be described.
  • the initial value of the resistance value is not particularly limited, but it is preferable to set a large resistance value as the initial value.
  • the resistance value can be changed according to the wiring width, the number of wirings, the wiring thickness, and the like.
  • it is preferable to change the resistance value according to the wiring width because the influence on the manufacturing process is small. That is, a wiring having a large resistance value has a small wiring width.
  • the area of the finally obtained power supply wiring can be reduced.
  • the initial value of the capacitance value is not particularly limited, but the area of the finally obtained power supply wiring can be reduced by setting the decoupling capacitance to 0 as the initial value. Or you may determine based on the cell capacity of the instance arrange
  • step ST11 for executing DC analysis in FIG. 8 will be described.
  • the DC analysis can be performed using SPICE on a computer, for example.
  • the direct current analysis similarly to the result of the transient analysis shown in FIG. 4, the voltage of each node of the power supply wiring network is obtained. Note that the voltage of each node of the power supply wiring network obtained by DC analysis is determined regardless of time. Further, the decoupling capacitance does not affect the DC analysis result.
  • step ST12 for determining whether there is an IR drop violation in the DC analysis result will be described. As in the case of the transient analysis described in the first embodiment, it can be determined whether there is an IR drop violation from the voltage value of each node obtained as a result of the DC analysis.
  • step ST12 If there is an IR drop violation in the DC analysis result (YES in step ST12), the current path to the node where the IR drop violation is maximum is searched, and the resistance value of the bottleneck branch in the current path is updated (step ST13). Specifically, first, a node having the maximum IR drop violation (maximum IR drop node) is specified. Next, a current path from the maximum IR drop node to the power supply pad is searched. Then, the bottleneck branch in the obtained current path is searched, and the resistance value is updated.
  • maximum IR drop node maximum IR drop node
  • FIG. 4 also serves as an example showing the voltage value of each node in FIG. 2A obtained from the DC analysis result.
  • the node (maximum IR drop node) having the maximum IR drop violation is the node N33 having a voltage value of 0.8V.
  • the transient analysis result and the DC analysis result will be described with reference to FIGS. 4 and 5 for the sake of convenience. Naturally, this does not mean that the DC analysis result and the transient analysis result are the same.
  • the voltages of the power pads PP1 to PP4 are all 1.0V.
  • the value shown at each node is the voltage at that node.
  • subjected along each branch has shown the direction of electric current. As a matter of course, a current flows from a node having a high voltage to a node having a low voltage between adjacent nodes.
  • node names other than the nodes N33, N54, and N64 are omitted.
  • Step ST13 a current path to the maximum IR drop node is searched, a bottleneck branch that is considered to greatly affect IR drop is searched from a branch in the current path, and a resistance value of this bottleneck branch is updated (step ST13). ).
  • Step ST13 will be described with reference to FIG.
  • a current path that affects the IR drop at the maximum IR drop node N33 is searched. This current path search can be performed by going back in the reverse direction from the maximum IR drop node N33 to the power supply pad.
  • the area surrounded by a broken line is a current path to be obtained.
  • the maximum IR drop between adjacent nodes is between node N64 (voltage value: 0.99 V) and node N54 (voltage value: 0.82 V). And its value is 0.17V.
  • this branch is not included in the area surrounded by the broken line. Therefore, even if the resistance value of this branch is updated, the voltage value of the maximum IR drop node N33 cannot be effectively increased.
  • FIG. 5 is an enlarged view of a region surrounded by a broken line in FIG.
  • the current path to the maximum IR drop node N33 is N33 ⁇ N32 ⁇ N42 ⁇ N43 ⁇ N44 ⁇ N34 ⁇ N24 ⁇ N14, N33 ⁇ N43 ⁇ N44 ⁇ N34 ⁇ N24 ⁇ N14, and N33 ⁇ .
  • the branch is defined as a bottleneck branch.
  • the reference value of IR drop violation is set to 0.1V.
  • the two branches of the branch between the nodes N13 and N23 having a potential difference of 0.11V and the branch between the nodes N33 and N34 having a potential difference of 0.13V are bottleneck branches. Accordingly, in step ST13, the resistance values of the two bottleneck branches are updated.
  • the branch having the maximum potential difference between adjacent nodes (the branch between nodes N33 and N34 in FIG. 5) is used as a bottleneck branch, and the resistance value of this bottleneck branch is changed. May be. That is, at least the branch having the maximum potential difference between adjacent nodes is set as a bottleneck branch, and the resistance value may be updated. And it returns to step ST11 and performs a direct current
  • the second embodiment may be applied to the present embodiment to calculate a cost, search for a critical path, and then search for a bottleneck branch from within the critical path.
  • step ST3 transient analysis is executed (step ST3). Since the processes in steps ST3 to ST8 are the same as those in the first embodiment, description thereof is omitted. Similar to the first embodiment, the processes in steps ST3 to ST8 are repeatedly executed until there is no IR drop violation in the transient analysis result in step ST4. As in this embodiment, it is preferable to optimize the resistance value of each branch by DC analysis prior to transient analysis.
  • FIG. 9 is a flowchart of the power supply wiring layout method for the semiconductor integrated circuit according to the fourth embodiment.
  • the power supply wiring layout method according to the fourth embodiment includes steps ST1 to ST7 related to transient analysis in the first embodiment and steps ST11 to ST12 related to direct current analysis in the third embodiment.
  • Step ST21 for remodeling the power supply wiring from the transient analysis result
  • Step ST22 for reducing the amount of current flowing from the critical node to the ground obtained from the transient analysis result
  • Step ST23 of adding a decoupling capacity corresponding to the amount of current changed when performing DC analysis to the critical node; 2 steps, that is, a total of 11 steps.
  • Embodiments 1 to 3 when there is an IR drop violation in the transient analysis (step ST4 YES), a decoupling capacity is added to the critical node (step ST8), and the transient analysis is executed again (step ST3).
  • the transient analysis has a problem that it takes more time than the DC analysis.
  • the inventor has found that DC analysis can replace the transient analysis in the IR drop problem.
  • the current path to the maximum IR drop node is searched from the transient analysis result, the critical node in the current path is searched (step ST7), and then the power supply wiring is remodeled from the transient analysis result (step ST7).
  • Step ST21 the resistance value of each branch is obtained from the voltage of each node and the current value of each branch at the time when the IR drop violation becomes maximum in the transient analysis. Note that this resistance value does not change between the transient analysis and the DC analysis in the branch having only the DC component.
  • the amount of current corresponding to the decoupling capacitance to be added to the critical node is reduced from the amount of current flowing from the critical node toward the ground from the transient analysis result (step ST22).
  • the addition of the decoupling capacitance corresponds to reducing the amount of current flowing from the critical node toward the ground in the DC analysis.
  • the same effect as the addition of the decoupling capacitance in the transient analysis can be obtained in the DC analysis. In this way, DC analysis is executed instead of repeating transient analysis (step ST11).
  • FIG. 10 is a diagram for explaining a method of determining a critical node to which decoupling capacity is added on the critical path described in the second embodiment.
  • the critical path N33 ⁇ N34 ⁇ N24 ⁇ N14 ⁇ PP2 the resistance of the branch between the power supply pad PP2 and the node N14 is r1, and the current is i1.
  • the resistance of the branch between the node N14 and the node N24 is r2, and the current is i2.
  • the resistance of the branch between the node N24 and the node N34 is r3, and the current is i3.
  • IR drop at the maximum IR drop node r1 ⁇ i1 + r2 ⁇ i2 + r3 ⁇ i3 + r4 ⁇ i4.
  • a current source CS14 that generates a current i14 flowing between the node N14 and the corresponding ground node GN14 has a current source CS14 between the node N24 and the corresponding ground node GN24.
  • the current source CS34 that generates the current i34 that flows between them is connected to the ground node GN33 corresponding to the node N33.
  • a current source CS33 for generating a current i33 flowing therebetween is provided.
  • FIG. 10 shows that a decoupling capacitor C34 is added to the node N34 in parallel with the current source CS34.
  • a current ic34 having a direction opposite to the current i34 is generated by adding the decoupling capacitance C34. Therefore, it is considered that the IR drop violation of ic34 ⁇ (r1 + r2 + r3) is improved by adding the decoupling capacitor C34.
  • the IR drop violation of ic34 ⁇ (r1 + r2 + r3) is improved by adding the decoupling capacitor C34.
  • the current ic14 is generated by adding a decoupling capacitance to the node N14
  • the IR drop violation of ic14 ⁇ r1 is improved.
  • the IR drop violation of ic24 ⁇ (r1 + r2) is improved.
  • the current ic33 is generated by adding the decoupling capacitance to the node N33, the IR drop violation of ic33 ⁇ (r1 + r2 + r3 + r4) is improved.
  • the current ic34 corresponding to the added decoupling capacitance can be determined from the current i34 flowing from the node N34 toward the ground and the current i3 flowing into the node N34. Specifically, it becomes a value smaller than the currents i34 and i3. Therefore, the current ic34 can be increased as the current i34 flowing from the node N34 toward the ground and the current i3 flowing into the node N34 are increased.
  • the current ic14 can be determined from the currents i14 and i1.
  • the current ic24 can be determined from the currents i24 and i2.
  • the current ic33 can be determined from the currents i33 and i4.
  • the node having the maximum current ic corresponding to the added decoupling capacitance is the critical node.
  • the current corresponding to the added decoupling capacitance is replaced by a current in the opposite direction (in the critical path, adjacent to that node in the critical path). It may be determined from the current flowing to the node.
  • the critical node is determined based on the distance to the power supply pad and at least one of the amount of current flowing between adjacent nodes in the current path and the amount of current flowing from the critical node to the ground. From the above calculation, the critical node that maximizes the improved IR drop can be obtained. The farther away from the power supply pad (that is, the closer to the maximum IR drop node, the greater the resistance component on the critical path), the greater the IR drop improvement effect.
  • the branch between the nodes N33 and N34 having the maximum cost of 1.3 is selected as the bottleneck branch, and the decoupling capacity is set to any one of the nodes N33 and N34. May be added.
  • the improvement effect is greater when added near the maximum IR drop node N33. That is, it is preferable to add to the maximum IR drop node N33 itself.
  • FIG. 11 shows that the IR drop improvement effect is greater as the distance between the inserted decoupling capacitance and the current source as the noise source is shorter.
  • step ST12 it is determined from the voltage value of each node obtained as a result of the DC analysis whether there is an IR drop violation (step ST12). If there is an IR drop violation in the DC analysis result (YES in step ST12), the process returns to step ST22, and the amount of current flowing through the critical node is reduced again. Steps ST22, ST11, and ST12 are repeatedly executed until there is no IR drop violation in the DC analysis result in step ST12.
  • step ST12 If there is no IR drop violation in the DC analysis result (NO in step ST12), a decoupling capacity corresponding to the amount of current changed when the DC analysis is executed is added to the critical node (step ST23). And it returns to step ST3 and performs a transient analysis again. If there is no IR drop violation in step ST4 (NO in step ST3), the process ends. If there is an IR drop violation in step ST4 (step ST3 YES), as described above, the transient analysis is not repeated, but the process proceeds to the direct current analysis. In this manner, the processes of steps ST3 to ST22 in FIG. 9 are repeatedly executed until there is no IR drop violation in the transient analysis result in step ST4.
  • FIG. 12 is a block diagram of a power supply wiring layout apparatus for designing a semiconductor integrated circuit according to the fifth embodiment of the present invention.
  • the power supply wiring layout method of the semiconductor integrated circuit described in the first to fourth embodiments is usually implemented by being incorporated in software such as a semiconductor integrated circuit design tool. However, it can also be realized by hardware as shown in FIG.
  • a power supply wiring layout apparatus for semiconductor integrated circuit design includes a wiring modeling unit 301, a capacitance value setting unit 302, an IR drop determination unit 303, and a critical node determination unit 304. It has.
  • the wiring modeling unit 301 generates a power supply wiring model as shown in FIG. 3 from the power supply wiring design data as shown in FIGS. 2A and 2B.
  • the capacitance value setting unit 302 sets the capacitance value of the decoupling capacitance connected to each node of the power supply wiring model.
  • the IR drop determination unit 303 performs IR drop determination by transient analysis using the power supply wiring model generated by the wiring modeling unit 301.
  • a specific IR drop determination method is the same as in the first to fourth embodiments.
  • the critical node determination unit 304 searches for a critical node having a large influence on the IR drop violation, and adds a decoupling capacity to the branch.
  • a specific search method is the same as in the first embodiment.

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Abstract

　半導体集積回路の電源配線レイアウト方法であって、第１の電源電圧を供給する第１の電源配線を、複数のノードと、互いに隣接する前記ノード間に配置された複数の要素抵抗と、を含む解析モデルとしてモデル化し、過渡解析により複数のノードのそれぞれにおける電圧値を求め、電圧値にＩＲドロップ違反がある場合、電源パッドからＩＲドロップ違反が最大となる第１の最大ＩＲドロップノードへ至る電流経路を探索し、電流経路に含まれるノードの中からクリティカルノードを選択し、クリティカルノードにデカップリング容量を追加する電源配線レイアウト方法。

Description

半導体集積回路の電源配線レイアウト方法及び電源配線レイアウト装置
　本発明は、半導体集積回路の電源配線レイアウト方法及び電源配線レイアウト装置に関する。
　半導体集積回路の微細化及び高速化（動作周波数の向上）に伴い、誤動作の原因となる電源配線における電圧降下いわゆるＩＲドロップの抑制が重要になっている。このＩＲドロップは、電源配線のレイアウトをモデル化し、例えばコンピュータ上でのＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）による直流解析、過渡解析を実行することなどにより、見積もることができる。
　非特許文献１や特許文献１には、静的ＩＲドロップを純数学的に非線形関数の問題として解析する方法が開示されている。しかしながら、解が収束しないおそれがある。また、ＩＲドロップの改善を電源配線の幅を変更するのみで、動的ＩＲドロップ改善に効果がある容量挿入についての対策が記載されていない。そのため、この手法を実際の電源配線レイアウト方法に適用するのは難しい。
　実際の電源配線レイアウト方法では、直流解析・過渡解析の結果、ＩＲドロップ違反があった場合、電源配線幅を大きくする、デカップリング容量を追加するなどして、再度直流解析・過渡解析を実行する。この一連の操作を、ＩＲドロップ違反が解消されるまで繰り返す。
　非特許文献２には、ＩＲドロップ違反があった場合、ある領域内の配線全体を太くすることにより、ＩＲドロップ違反を解消する手法が開示されている。また、特許文献２には、最適化対象配線なるものを設け、ＩＲドロップ違反があった場合、最適化対象配線全体の配線幅を大きくすることにより、ＩＲドロップ違反を解消する手法が開示されている。
　非特許文献３には、動的及び静的ＩＲドロップを純数学的に非線形関数の問題として解析する方法が開示されている。しかしながら、解が収束しないおそれがあるなどの理由から、この手法を実際の電源配線レイアウト方法に適用するのは難しい。
　なお、特許文献３には、ＩＲドロップ量が許容量を超えている場合、そのドロップ改善量に見合うダミーセル領域を付加する半導体集積回路のレイアウト設計方法が開示されている。特許文献４には、ＬＳＩ（Large Scale Integration）が搭載されるＰＣＢ（Printed Circuit Board）の電源ノイズを定量的に評価し、そのＰＣＢの電源回路がノイズに対し安定かどうかを判定し、その判定結果に基づいて容量を追加する電源回路の設計支援装置が開示されている。特許文献５には、開放端を持つ素子に対しては解析に必要な素子のみを取り込むようにするとともに開放端をより実際に近い状態で閉じるように処理し、また、直流経路のないノードに対しては適切な場所に抵抗を付加する回路シミュレーション装置が開示されている。
特開平３－２０４９５８号公報 特開２０００－３４９１６１号公報 特開２０１０－０６６８７１号公報 特開２００９－１９９３３８号公報 特開平９－３２５９８２号公報
Takashi Mitsuhashi, Emest S. Kuh, "Power and Ground Network Topology Optimization for Cell Based VLSIs," Proceedings of the 29th Design Automation Conference, pp. 524-529, 1992. J. Singh, and S. S. Sapatnekar, "Partition-Based Algorithm for Power Grid Design Using Locality," IEEE Transactions on Computer-aided Design of Integrated Circuits and Systems, vol. 25, no.4, pp. 664-677, April. 2006. M. Zhao, R. Panda, B. Reschke, Y. Fu, T. Mewett, S. Chandrasekaran, S. Sundareswaran and S. Yan, "On-Chip Decoupling Capacitance and P/G Wire Co-optimization for Dynamic Noise," Proceedings of the 44th Design Automation Conference, pp. 162-167, 2007.
　発明者は以下の問題を見出した。ＩＲドロップ違反を解消するために配線幅を大きくすること及びデカップリング容量を追加することは、電源配線の面積、チップ面積が増大し、半導体集積回路の大型化につながるため、最小限に留めたい。しかしながら、上記非特許文献２及び特許文献２に開示された手法では、配線全体の配線幅を大きくするため、半導体集積回路の大型化につながり易いという問題があった。
　本発明に係る半導体集積回路の電源配線レイアウト方法は、
　半導体集積回路の電源配線レイアウト方法であって、
　第１の電源電圧を供給する第１の電源配線を、複数のノードと、互いに隣接する前記ノード間に配置された複数の要素抵抗と、を含む解析モデルとしてモデル化し、
　過渡解析により前記複数のノードのそれぞれにおける電圧値を求め、
　前記電圧値にＩＲドロップ違反がある場合、電源パッドから前記ＩＲドロップ違反が最大となる第１の最大ＩＲドロップノードへ至る電流経路を探索し、
　前記電流経路に含まれるノードの中からクリティカルノードを選択し、
　前記クリティカルノードにデカップリング容量を追加するものである。
　本発明に係る他の半導体集積回路の電源配線レイアウト方法は、
　半導体集積回路の電源配線レイアウト方法であって、
　第１の電源電圧を供給する第１の電源配線を、複数のノードと、互いに隣接する前記ノード間に配置された複数の要素抵抗と、を含む解析モデルとしてモデル化し、
　過渡解析により前記複数のノードのそれぞれにおける電圧値を求め、
　前記電圧値にＩＲドロップ違反がある場合、電源パッドから前記ＩＲドロップ違反が最大となる第１の最大ＩＲドロップノードへ至る電流経路を探索し、
　前記電流経路に含まれるノードの中からクリティカルノードを選択し、
　前記クリティカルノードからグランドへ向かって流れる電流量を減らして第１の直流解析を実行することにより前記複数のノードのそれぞれにおける電圧値を求め、
　前記第１の直流解析による前記電圧値にＩＲドロップ違反がある場合、前記クリティカルノードに流れる電流量をさらに減らして再度第１の直流解析を実行するものである。
　本発明に係る半導体集積回路の電源配線レイアウト装置は、
　半導体集積回路の電源配線のレイアウトを行なう電源配線レイアウト装置であって、
　前記電源配線を、複数のノードと、それぞれが２つの当該ノード間に配置された複数の要素抵抗と、を含む解析モデルとしてモデル化する電源配線モデル化部と、
　各前記複数のノードにおける電圧値を求め、前記電圧値にＩＲドロップ違反があるか否かを判定するＩＲドロップ判定部と、
　前記ＩＲドロップ違反が最大となる最大ＩＲドロップノードへ至る電流経路を探索し、前記電流経路に含まれるノードの中からクリティカルノードを決定し、当該クリティカルノードにデカップリング容量を追加するクリティカルノード決定部と、を備えるものである。
　本発明では、ＩＲドロップ違反が最大となるノードへ至る電流経路を探索し、当該電流経路に含まれるノードからクリティカルノードを選択し、そのクリティカルノードにデカップリング容量を追加する。そのため、ＩＲドロップ違反を解消しつつ、半導体集積回路の大型化を抑制することができる。
　本発明では、ＩＲドロップ違反を解消しつつ、半導体集積回路の大型化を抑制することができる半導体集積回路の電源配線レイアウト方法及び電源配線レイアウト装置を提供することができる。
実施の形態１に係る半導体集積回路の電源配線レイアウト方法のフローチャートである。 半導体デバイスチップ１０１の電源配線網のレイアウトを示す平面図である。 半導体デバイスチップ１０１のグランド配線網のレイアウトを示す平面図である。 図２Ａの電源配線網及び図２Ｂのグランド配線網に対応する解析モデルの斜視図である。 過渡解析結果から得られた時刻Ｔｍａｘにおける図２Ａに示した電源配線網の各ノードの電圧値、又は、直流解析結果から得られた図２Ａに示した電源配線網の各ノードの電圧値の一例を示したものである。 図４において破線で囲われた領域の拡大図である。 ＩＲドロップが最大となる時刻Ｔｍａｘ近傍におけるＩＲドロップが最大となるノードの電圧の時間変化を示した図である。 図５の各枝にコスト＝電流量／許容電流量を付した図である。 実施の形態３に係る半導体集積回路の電源配線レイアウト方法のフローチャートである。 実施の形態４に係る半導体集積回路の電源配線レイアウト方法のフローチャートである。 クリティカルパス上において、デカップリング容量を追加するノードを決定する方法を説明するための図である。 挿入したデカップリング容量に距離が近いほど、ＩＲドロップの改善効果が大きいことを示す図である。 本発明の第５の実施の形態に係る半導体集積回路設計用の電源配線レイアウト置のブロック図である。
　以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
（実施の形態１）
　図１を参照して本発明の第１の実施の形態に係る半導体集積回路の電源配線レイアウト方法について説明する。図１は、実施の形態１に係る半導体集積回路の電源配線レイアウト方法のフローチャートである。図１に示すように、電源配線レイアウト方法は、
　電源配線をモデル化するステップＳＴ１、
　配線抵抗及びデカップリング容量の初期値を設定するステップＳＴ２、
　過渡解析を実行するステップＳＴ３、
　ＩＲドロップ違反があるか否かを判定するステップＳＴ４、
　ＩＲドロップ違反があった場合、ＩＲドロップが最大となる時間を抽出するステップＳＴ５、
　ＩＲドロップが最大となる時間において、ＩＲドロップが最大となるノード（最大ＩＲドロップノード）を特定するステップＳＴ６、
　最大ＩＲドロップノードへの電流経路を探索し、その電流経路内のノードからクリティカルノードを探索するステップＳＴ７、
　当該クリティカルノードにデカップリング容量を追加するステップＳＴ８、
　の８つのステップを備えている。
　まず、電源配線をモデル化するステップＳＴ１について説明する。図２Ａは、システムＬＳＩ（Large Scale Integration）などの半導体デバイスチップ１０１の電源配線網のレイアウトを示す平面図である。図２Ａを参照して、モデル化の対象となる電源配線網について説明する。
　この電源配線網は、図面縦方向に４行、図面横方向に６列の網目状の配線を備えている。そのため、横方向の配線と、縦方向の配線との交点に、合計４×６＝２４個のノードを備えている。
　具体的には、図面の最も左側に位置する縦方向の配線には、４つのノードＮ１１～Ｎ１４が並んでいる。この配線の右隣に位置する縦方向の配線には、４つのノードＮ２１～Ｎ２４が並んでいる。この配線の右隣に位置する縦方向の配線には、４つのノードＮ３１～Ｎ３４が並んでいる。この配線の右隣に位置する縦方向の配線には、４つのノードＮ４１～Ｎ４４が並んでいる。この配線の右隣に位置する縦方向の配線には、４つのノードＮ５１～Ｎ５４が並んでいる。そして、この配線の右隣に位置し、図面の最も右側に位置する縦方向の配線には、４つのノードＮ６１～Ｎ６４が並んでいる。
　換言すると、図面の最も上側に位置する横方向の配線には、６つのノードＮ１１、Ｎ２１、Ｎ３１、Ｎ４１、Ｎ５１、Ｎ６１が並んでいる。この配線の下隣に位置する横方向の配線には、６つのノードＮ１２、Ｎ２２、Ｎ３２、Ｎ４２、Ｎ５２、Ｎ６２が並んでいる。この配線の下隣に位置する横方向の配線には、６つのノードＮ１３、Ｎ２３、Ｎ３３、Ｎ４３、Ｎ５３、Ｎ６３が並んでいる。そして、この配線の下隣に位置し、図面の最も下側に位置する横方向の配線には、６つのノードＮ１４、Ｎ２４、Ｎ３４、Ｎ４４、Ｎ５４、Ｎ６４が並んでいる。
　また、上記２４個のノードのうち、四隅に位置するノードＮ１１、Ｎ１４、Ｎ６１、Ｎ６４は、それぞれ電源バッドＰＰ１、ＰＰ２、ＰＰ３、ＰＰ４に配線を介して接続されている。
　次に、本実施の形態に係る半導体集積回路の電源配線レイアウト方法での、各ノードに流れる電流量の決定方法について説明する。まず、２４個のノードの１つ１つに対応するように、半導体デバイスチップ全体を２４個の領域に分割する。そして、分割された各領域が消費する電流量を、各ノードに流れる電流量とする。以下に、より具体的に説明する。図２Ａに示すように、破線で示された５本の縦線Ｘ１～Ｘ５及び３本の横線Ｙ１～Ｙ３により、半導体デバイスチップ全体が２４個の領域に分割されている。
　ここで、図２Ａに示すように、半導体デバイスチップは、４つのデジタル機能ブロック領域ＦＢ１～ＦＢ４を備えている。図２Ａでは、機能ブロック領域ＦＢ１～ＦＢ４毎にハッチングを変えて示している。ここで、機能ブロック領域ＦＢ１～ＦＢにおける消費電流量は、機能ブロック毎に設計により決められている。そのため、機能ブロック領域ＦＢ１～ＦＢそれぞれの単位面積当たりの消費電流量（以下、単位消費電流量と呼ぶ）が求まる。
　例えば、ノードＮ１１に割り振られた領域（以下、ノードＮ１１の分割領域などと呼ぶ）は、半導体デバイスチップ１０１の境界線と、縦線Ｘ１、横線Ｙ１により囲まれた領域である。そのため、ノードＮ１１に流れる電流量は、機能ブロック領域ＦＢ１の単位消費電流量と、ノードＮ１１の分割領域面積との積となる。同様に、ノードＮ２１の分割領域は、半導体デバイスチップの境界線と、縦線Ｘ１、Ｘ２、横線Ｙ１により囲まれた領域である。そのため、ノードＮ２１に流れる電流量は、デジタル機能ブロック領域ＦＢ１の単位消費電流量と、ノードＮ２１の分割領域面積との積となる。
　また、ノードＮ３１の分割領域は、半導体デバイスチップ１０１の境界線と、縦線Ｘ２、Ｘ３、横線Ｙ１により囲まれた領域である。この領域は、２つの機能ブロック領域ＦＢ１、ＦＢ２を含んでいる。そのため、ノードＮ３１に流れる電流量は、（１）機能ブロック領域ＦＢ１の単位消費電流量と、ノードＮ３１の分割領域における機能ブロック領域ＦＢ１の面積との積と、（２）機能ブロック領域ＦＢ２の単位消費電流量と、ノードＮ３１の分割領域における機能ブロック領域ＦＢ２の面積との積と、の合計即ち（１）＋（２）となる。
　さらに、ノードＮ３２の分割領域は、縦線Ｘ２、Ｘ３、横線Ｙ１、Ｙ２により囲まれた領域である。この領域は、３つの機能ブロック領域ＦＢ１、ＦＢ２、ＦＢ３を含んでいる。そのため、ノードＮ３２に流れる電流量は、（１）機能ブロック領域ＦＢ１の単位消費電流量と、ノードＮ３２の分割領域における機能ブロック領域ＦＢ１の面積との積と、（２）機能ブロック領域ＦＢ２の単位消費電流量と、ノードＮ３２の分割領域における機能ブロック領域ＦＢ２の面積との積と、（３）機能ブロック領域ＦＢ３の単位消費電流量と、ノードＮ３２の分割領域における機能ブロック領域ＦＢ３の面積との積と、の合計即ち（１）＋（２）＋（３）となる。その他のノードに流れる電流量の決定方法も同様であるため、説明を省略する。
　図２Ｂは、図２Ａに対応した半導体デバイスチップ１０１のグランド配線網のレイアウトを示す平面図である。図２Ａに示した２４個のノードＮ１１～Ｎ１４、ノードＮ２１～Ｎ２４、ノードＮ３１～Ｎ３４、ノードＮ４１～Ｎ４４、ノードＮ５１～Ｎ５４、ノードＮ６１～Ｎ６４に対応する２４個のグランドノードＧＮ１１～ＧＮ１４、グランドノードＧＮ２１～ＧＮ２４、グランドノードＧＮ３１～ＧＮ３４、グランドノードＧＮ４１～ＧＮ４４、グランドノードＧＮ５１～ＧＮ５４、グランドノードＧＮ６１～ＧＮ６４が配置されている。
　また、上記２４個のノードのうち、四隅に位置するグランドノードＧＮ１１、ＧＮ１４、ＧＮ６１、ＧＮ６４は、それぞれグランドバッドＧＰ１、ＧＰ２、ＧＰ３、ＧＰ４に配線を介して接続されている。
　ここで、図２ＡのノードＮ１１から対応する図２ＢのグランドノードＧＮ１１に向かって電流が流れる。同様に、図２ＡのノードＮ１２から対応する図２ＢのグランドノードＧＮ１２に向かって電流が流れる。その他のノードについても同様であるので、説明を省略する。なお、この電流が逆向きになることもある。
　図３は、図２Ａの電源配線網及び図２Ｂのグランド配線網に対応する解析モデルの斜視図である。図３に示すように、当該解析モデルは直方体形状を有しており、その上面が図２Ａに示した電源配線網の解析モデル、下面が図２Ｂに示したグランド配線網の解析モデルである。図３に示すように、図２Ａに示した電源配線網の隣接ノード間の配線（以下、枝と呼ぶ）は、要素抵抗としてモデル化されている。また、電源パッドＰＰ１、ＰＰ２、ＰＰ３、ＰＰ４と、それぞれの最近接ノードＮ１１、Ｎ１４、Ｎ６１、Ｎ６４と、を結ぶ配線も要素抵抗としてモデル化されている。図２Ｂに示したグランド配線網についても同様にモデル化されている。なお、図３から明らかなように、グランド配線網の解析モデルについては一部省略されている。
　また、図３に示す解析モデルでは、図２Ａに示した電源配線網の２４個のノードは、対応する図２Ｂに示したグランド配線網の２４個のノードと、電流源を介してそれぞれ接続されている。具体的には、図３に示すように、電源配線のノードＮ１４は、対応するグランド配線のグランドノードＧＮ１４と、電流源を介して接続されている。同様に、電源配線のノードＮ２４は、対応するグランド配線のグランドノードＧＮ２４と、電流源を介して接続されている。その他のノードについても同様であるので、説明を省略する。ここで、図３に示すように、各電流源はデカップリング容量と並列に接続されている。
　次に、図１における配線抵抗値及びデカップリング容量の初期値を設定するステップＳＴ２について説明する。抵抗値の初期値は特に制約されないが、大きい抵抗値を初期値として設定することが好ましい。できる限り小さい配線幅からスタートすることにより、最終的に得られる電源配線の面積も小さくすることができる。さらに、実施の形態３において詳述するように、予め直流解析により、各枝の最適な抵抗値を決定しておくことが好ましい。
　同様に、容量値の初期値も特に制約されないが、デカップリング容量も最も小さい０を初期値とすることにより、最終的に得られる電源配線の面積も小さくすることができる。あるいは、セル使用率から、その領域に配置されるインスタンスのセル容量に基づいて決定してもよい。
　次に、図１における過渡解析を実行するステップＳＴ３について説明する。過渡解析は、例えばコンピュータ上でＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）を用いて行うことができる。この過渡解析により、図２Ａに示した電源配線網の各ノードの電圧を求めることができる。
　次に、図１におけるＩＲドロップ違反があるか否かを判定するステップＳＴ４について説明する。図４に示すように、過渡解析の結果得られる各ノードの電圧値からＩＲドロップ違反があるか否か判定することができる。ここで、図１に示すように、ＩＲドロップ違反が無ければ、フローは終了する。
　過渡解析結果にＩＲドロップ違反があった場合（ステップＳＴ４ＹＥＳ）、ＩＲドロップが最大となる時刻を抽出する（ステップＳＴ５）。そして、ＩＲドロップが最大となる時刻において、ＩＲドロップが最大となるノードを特定する（ステップＳＴ６）。
　図６は、ＩＲドロップが最大となる時刻Ｔｍａｘ近傍におけるＩＲドロップが最大となるノードの電圧の時間変化を示した図である。図６の横軸は時間、縦軸は電圧である。図６に示すように、ノードの電圧は電源電圧１．０Ｖを中心に電源ノイズにより揺らいでいる。図４は、過渡解析結果から得られた時刻Ｔｍａｘにおける図２Ａの各ノードの電圧値を示した一例である。図４の例では、ＩＲドロップ違反が最大となるノード（最大ＩＲドロップノード）は、電圧値０．８ＶのノードＮ３３である。なお、図６から分かるように、ＩＲドロップ違反は電源電圧１．０Ｖからの振れ幅により決まる。そのため、図４の場合と反対に、最大ＩＲドロップノードの電圧が電源電圧１．０Ｖよりも高い場合もあり得る。
　図４において、電源パッドＰＰ１～ＰＰ４の電圧は、いずれも１．０Ｖである。そして、各ノードに示された値がそのノードの電圧である。また、各枝に沿って付された矢印は、電流の向きを示している。当然のことながら、電流は隣接ノード間において、電圧の高いノードから電圧の低いノードへ向かって流れる。なお、図４では、ノードＮ３３、Ｎ５４、Ｎ６４以外のノード名は省略されている。
　次に、最大ＩＲドロップノードへの電流経路を探索し、その電流経路内のノードからデカップリング容量を追加した場合に最も効果があるノード（クリティカルノード）を探索する（ステップＳＴ７）。そして、このクリティカルノードにデカップリング容量を追加する（ステップＳＴ８）。
　まず、図４を用いて、ステップＳＴ７について説明する。ＩＲドロップ違反を解消するには、この最大ＩＲドロップノードＮ３３の電圧値を上昇させる必要がある。そのため、最大ＩＲドロップノードＮ３３におけるＩＲドロップに影響を及ぼす電流経路を探索する。この電流経路探索は、最大ＩＲドロップノードＮ３３から電源パッドまで矢印を逆方向に遡って行くことにより、行うことができる。なお、最大ＩＲドロップノードの電圧が電源電圧よりも高い場合、ＩＲドロップ違反を解消するために、このノードの電圧を低下させることになる。その場合、最大ＩＲドロップノードから電源パッドへ流れる電流経路を探索することになる。
　図４の例では、破線で囲われた領域が求める電流経路となる。ここで、図４に示した電源配線網において、隣接ノード間のＩＲドロップが最大となるのは、ノードＮ６４（電圧値：０．９９Ｖ）とノードＮ５４（電圧値：０．８２Ｖ）との間であり、その値は０．１７Ｖである。しかし、この枝は、破線で囲われた領域に含まれない。そのため、この枝の一端もしくは両端のノードにデカップリング容量を追加しても、効果的に最大ＩＲドロップノードＮ３３の電圧値を上昇させることができない。
　図５は、図４において破線で囲われた領域の拡大図である。図５に示すように、最大ＩＲドロップノードＮ３３に至る電流経路は、Ｎ３３←Ｎ３２←Ｎ４２←Ｎ４３←Ｎ４４←Ｎ３４←Ｎ２４←Ｎ１４と、Ｎ３３←Ｎ４３←Ｎ４４←Ｎ３４←Ｎ２４←Ｎ１４と、Ｎ３３←Ｎ３４←Ｎ２４←Ｎ１４と、Ｎ３３←Ｎ２３←Ｎ２４←Ｎ１４と、Ｎ３３←Ｎ２３←Ｎ１３←Ｎ１４と、の５つである。
　次に、上記５つの電流経路内のノードからクリティカルノードを探索する。
　クリティカルノードの決定方法は特に限定されるものではないが、各ノードに流れる電流量及びそのノードから電源パッドまでの距離（つまり抵抗値）に基づいて決定するのが合理的であると考えられる。具体的には、電流経路内でそのノードと隣接するノードとの間に流れる電流量やそのノードと対応するグランドノードとの間に流れる電流量が大きいほど、また、電源パッドまでの距離が大きいほど、同じ容量のデカップリング容量を追加した場合に効果がある。クリティカルノード探索についての詳細は、実施の形態４において図１０を用いて説明する。このように、単純に最大ＩＲドロップノードに容量を追加するのではなく、クリティカルノードに容量を追加することにより、より効果的にＩＲドロップ違反を解消することができる。
　追加するデカップリング容量の容量値は、例えば、図６に示したＩＲドロップ違反の最大値ＩＲｍａｘやハッチング部の面積などに応じて適宜決定すればよい。ここで、ハッチング部の面積としても、図６に示すように、電源電圧１．０Ｖを下回るＴ１～Ｔ４までの領域や、ＩＲドロップ下限値０．９Ｖを下回るＴ２～Ｔ３までの領域などとすることができる。
　なお、後述する直流解析の場合と同様に、最大ＩＲドロップノードへの電流経路からボトルネック枝を探索してもよい。この場合、ボトルネック枝の一端もしくは両端をクリティカルノードとすればよい。例えば、全てのデカップリング容量をボトルネック枝の最大ＩＲドロップノード側のノードのみに追加してもよいし、全てのデカップリング容量をボトルネック枝の電源パッド側のノードのみに追加してもよいし、半分ずつのデカップリング容量をボトルネック枝の両端のノードに追加してもよい。
　そして、このクリティカルノードにデカップリング容量を追加したら（ステップＳＴ８）、ステップＳＴ３に戻り、再度過渡解析を実行する。ステップＳＴ４においてＩＲドロップ違反が無くなるまで、ステップＳＴ３～ＳＴ８の処理を繰り返し実行する。
　以上の説明は、図２Ａに示した電源配線においてＩＲドロップ違反を解消する手順であるが、図２Ｂに示したグランド配線におけるＩＲドロップ違反についても、同様に解消することができる。以下の実施の形態においても同様である。
（実施の形態２）
　次に、図７を参照して本発明の第２の実施の形態に係る半導体集積回路の電源配線レイアウト方法について説明する。実施の形態２では、実施の形態１の図５を用いて説明した最大ＩＲドロップノードへの５つの電流経路から、最も重要な電流経路（クリティカルパス）を決定する。さらに、そのクリティカルパスに含まれるノードからクリティカルノードを探索する。
　実施の形態１と同様に、ＩＲドロップ違反が最大となる時刻においてＩＲドロップ違反が最大となるノードを抽出する。ここで、枝のコストを、コスト＝電流量Ｉ／許容電流量Ｉａにより定義する。図７は、実施の形態１に係る図５の各枝にコスト＝電流量Ｉ／許容電流量Ｉａを付した図である。また、カッコ内のｒ（単位：Ω）は各枝の抵抗値を示している。即ち、この抵抗値ｒはモデル化された各要素抵抗の抵抗値である。隣接ノード間の電位差がボトルネック基準値を超えないように設定した場合、このボトルネック基準値Ｖｂｎと各枝の抵抗値ｒとを用いて、許容電流量Ｉａ＝Ｖｂｎ／ｒと表すことができる。他方、隣接ノード間の電位差をＶとすると、電流量Ｉ＝Ｖ／ｒと表すことができる。つまり、コスト＝Ｉ／Ｉａ＝Ｖ／ｒ／（Ｖｂｎ／ｒ）＝Ｖ／Ｖｂｎとなる。
　図７の例では、この基準値をＩＲドロップ違反の基準値Ｖｂｎ＝０．１Ｖとした場合を示している。例えば、ノードＮ１４、Ｎ２４間の枝の許容電流量Ｉａ＝０．１Ｖ／０．１Ω＝１Ａとなる。ノードＮ１４、Ｎ２４間の電位差が図７に示すように０．９９－０．９５＝０．０３８Ｖであると、電流量Ｉ＝０．０３８Ｖ／０．１Ω＝０．３８Ａとなる。従って、コスト＝０．３８／１となる。その他の枝についても同様にコストを求めることができる。
　図７に示すように、最大ＩＲドロップノードＮ３３に至る電流経路は、Ｎ３３←Ｎ３２←Ｎ４２←Ｎ４３←Ｎ４４←Ｎ３４←Ｎ２４←Ｎ１４と、Ｎ３３←Ｎ４３←Ｎ４４←Ｎ３４←Ｎ２４←Ｎ１４と、Ｎ３３←Ｎ３４←Ｎ２４←Ｎ１４と、Ｎ３３←Ｎ２３←Ｎ２４←Ｎ１４と、Ｎ３３←Ｎ２３←Ｎ１３←Ｎ１４と、の５つである。各電流経路のコストの逆数即ち電流量Ｉと許容電流量Ｉａとの逆比を合計し、その値が最小のものがクリティカルパスとして定まる。図７の例では、Ｎ３３←Ｎ３４←Ｎ２４←Ｎ１４がクリティカルパスとなる。
　なお、上記５つのパスは、いずれも始点がノードＮ１４（０．９９Ｖ）、終点がノードＮ３３（０．８Ｖ）である。そのため、コストの合計はいずれのパスでも同じ値（０．９９－０．８）／０．１＝１．９となる。その他の工程は実施の形態１と同様であるため、説明を省略する。
　さらに、図７における各枝の電流は、必ずしも図６においてＩＲドロップ違反が最大となる時刻Ｔｍａｘにおける電流である必要はない。例えば、図６において、時刻Ｔｍａｘを含み、最大ＩＲドロップノードが基準値を下回る時間区間（図６のＴ２～Ｔ３）におけるハッチング部の面積に基づいて電流を計算してもよい。具体的には、時間区間Ｔ２～Ｔ３の各時刻での電流を計算し、それらの合計を（Ｔ３－Ｔ２）により割った平均値をその枝の電流としてもよい。この場合、電流は次式により表現される。
　平均電流Ｉ＝Σ電流量Ｉ／（Ｔ３－Ｔ２）
　あるいは、図６において、時刻Ｔｍａｘを含み、最大ＩＲドロップノードが電源電圧を下回る時間区間（図６のＴ１～Ｔ４）におけるハッチング部の面積に基づいて電流を計算してもよい。具体的には、時間区間Ｔ２～Ｔ３の各時刻での電流を計算し、それらの合計を（Ｔ４－Ｔ１）により割った平均値をその枝の電流としてもよい。この場合、電流は次式により表現される。
　平均電流Ｉ＝Σ電流量Ｉ／（Ｔ４－Ｔ１）
（実施の形態３）
　図８を参照して本発明の第３の実施の形態に係る半導体集積回路の電源配線レイアウト方法について説明する。図８は、実施の形態３に係る半導体集積回路の電源配線レイアウト方法のフローチャートである。図８に示すように、実施の形態３に係る電源配線レイアウト方法は、実施の形態１におけるステップＳＴ１～ＳＴ８に加え、
　直流解析を実行するステップＳＴ１１、
　直流解析結果にＩＲドロップ違反があるか否かを判定するステップＳＴ１２、
　ＩＲドロップ違反が最大となるノードへの電流経路を探索し、その電流経路内のボトルネック枝の抵抗値を更新するステップＳＴ１３、
　の３つのステップをさらに備え、つまり合計１１のステップを備えている。
　電源配線をモデル化するステップＳＴ１は実施の形態１と同様であるから説明を省略する。次に、図８における抵抗値、容量値の初期値を設定するステップＳＴ２について説明する。実施の形態１と同様に、抵抗値の初期値は特に制約されないが、大きい抵抗値を初期値として設定することが好ましい。ここで、抵抗値は、配線幅、配線数、配線厚さなどにより変更可能である。しかしながら、配線幅により抵抗値を変更するのが製造プロセスに及ぼす影響が少なく好ましい。即ち、大きい抵抗値を有する配線とは小さい配線幅を有するということである。このように、できる限り小さい配線幅からスタートすることにより、最終的に得られる電源配線の面積も小さくすることができる。
　実施の形態１と同様に、容量値の初期値も特に制約されないが、デカップリング容量は０を初期値とすることにより、最終的に得られる電源配線の面積も小さくすることができる。あるいは、セル使用率からその領域に配置されるインスタンスのセル容量に基づいて決定してもよい。
　次に、図８における直流解析を実行するステップＳＴ１１について説明する。直流解析は、例えばコンピュータ上でＳＰＩＣＥを用いて行うことができる。直流解析により、図４に示す過渡解析の結果と同様に、電源配線網の各ノードの電圧が得られる。なお、直流解析により得られる電源配線網の各ノードの電圧は時間とは無関係に定まる。また、直流解析結果には、デカップリング容量は影響しない。
　次に、直流解析結果にＩＲドロップ違反があるか否かを判定するステップＳＴ１２について説明する。これは、実施の形態１において説明した過渡解析の場合と同様に、直流解析の結果得られた各ノードの電圧値からＩＲドロップ違反があるか否か判定することができる。
　直流解析結果にＩＲドロップ違反があれば（ステップＳＴ１２ＹＥＳ）、ＩＲドロップ違反が最大となるノードへの電流経路を探索し、その電流経路内のボトルネック枝の抵抗値を更新する（ステップＳＴ１３）。具体的には、まず、ＩＲドロップ違反が最大となるノード（最大ＩＲドロップノード）を特定する。次に、最大ＩＲドロップノードから電源パッドまでの電流経路を探索する。そして、得られた電流経路内のボトルネック枝を探索し、その抵抗値を更新する。
　図４は、直流解析結果から得られた図２Ａの各ノードの電圧値を示した一例も兼ねているとする。図４の例では、ＩＲドロップ違反が最大となるノード（最大ＩＲドロップノード）は、電圧値０．８ＶのノードＮ３３である。なお、過渡解析結果と直流解析結果とについて同じ図４、５を用いて説明するのは、あくまで便宜的な理由からである。当然のことながら、直流解析結果と過渡解析結果とが同一になることを意味するものではない。
　図４において、電源パッドＰＰ１～ＰＰ４の電圧は、いずれも１．０Ｖである。そして、各ノードに示された値がそのノードの電圧である。また、各枝に沿って付された矢印は、電流の向きを示している。当然のことながら、電流は隣接ノード間において、電圧の高いノードから電圧の低いノードへ向かって流れる。なお、図４では、ノードＮ３３、Ｎ５４、Ｎ６４以外のノード名は省略されている。
　次に、最大ＩＲドロップノードへの電流経路を探索し、その電流経路内の枝からＩＲドロップに大きく影響すると考えられるボトルネック枝を探索し、このボトルネック枝の抵抗値を更新する（ステップＳＴ１３）。図４を用いて、ステップＳＴ１３について説明する。実施の形態１の過渡解析の場合と同様に、ＩＲドロップ違反を解消するには、この最大ＩＲドロップノードＮ３３の電圧値を上昇させる必要がある。そのため、最大ＩＲドロップノードＮ３３におけるＩＲドロップに影響を及ぼす電流経路を探索する。この電流経路探索は、最大ＩＲドロップノードＮ３３から電源パッドまで矢印を逆方向に遡って行くことにより、行うことができる。
　図４の例では、破線で囲われた領域が求める電流経路となる。ここで、図４に示した電源配線網において、隣接ノード間のＩＲドロップが最大となるのは、ノードＮ６４（電圧値：０．９９Ｖ）とノードＮ５４（電圧値：０．８２Ｖ）との間であり、その値は０．１７Ｖである。しかし、この枝は、破線で囲われた領域に含まれない。そのため、この枝の抵抗値を更新しても、効果的に最大ＩＲドロップノードＮ３３の電圧値を上昇させることができない。
　図５は、図４において破線で囲われた領域の拡大図である。図５に示すように、最大ＩＲドロップノードＮ３３に至る電流経路は、Ｎ３３←Ｎ３２←Ｎ４２←Ｎ４３←Ｎ４４←Ｎ３４←Ｎ２４←Ｎ１４と、Ｎ３３←Ｎ４３←Ｎ４４←Ｎ３４←Ｎ２４←Ｎ１４と、Ｎ３３←Ｎ３４←Ｎ２４←Ｎ１４と、Ｎ３３←Ｎ２３←Ｎ２４←Ｎ１４と、Ｎ３３←Ｎ２３←Ｎ１３←Ｎ１４と、の５つである。
　ここで、例えば、隣接ノード間の電位差がＩＲドロップ違反の基準値を超える場合、その枝をボトルネック枝と定義するとする。ここで、例えば、ＩＲドロップ違反の基準値を０．１Ｖとする。図５の場合、この定義に基づけば、電位差０．１１ＶのノードＮ１３、Ｎ２３間の枝及び電位差０．１３ＶのノードＮ３３、Ｎ３４間の枝の２つの枝がボトルネック枝となる。従って、ステップＳＴ１３において、この２つのボトルネック枝の抵抗値を更新する。
　ここで、基準値を設けずに、隣接ノード間の電位差が最大となる枝（図５の場合、ノードＮ３３、Ｎ３４間の枝）をボトルネック枝として、このボトルネック枝の抵抗値を変更してもよい。つまり、少なくとも隣接ノード間の電位差が最大となる枝をボトルネック枝として、その抵抗値を更新すればよい。そして、ステップＳＴ１１に戻り、再度直流解析を実行する。ステップＳＴ１２においてＩＲドロップ違反が無くなるまで、ステップＳＴ１１～ＳＴ１３の処理を繰り返し実行する。もちろん、実施の形態２を本実施の形態に適用して、コストを計算し、クリティカルパスを探索してから、クリティカルパス内からボトルネック枝を探索してもよい。
　一方、直流解析の結果にＩＲドロップ違反が無ければ（ステップＳＴ１２ＮＯ）、過渡解析を実行する（ステップＳＴ３）。ステップＳＴ３～ＳＴ８の処理は、実施の形態１と同様であるため、説明を省略する。実施の形態１と同様に、ステップＳＴ４において過渡解析結果にＩＲドロップ違反が無くなるまで、ステップＳＴ３～ＳＴ８の処理を繰り返し実行する。本実施の形態のように、過渡解析に先立ち、直流解析により各枝の抵抗値を最適化しておくことが好ましい。
（実施の形態４）
　図９を参照して本発明の第４の実施の形態に係る半導体集積回路の電源配線レイアウト方法について説明する。図９は、実施の形態４に係る半導体集積回路の電源配線レイアウト方法のフローチャートである。図９に示すように、実施の形態４に係る電源配線レイアウト方法は、実施の形態１における過渡解析に係るステップＳＴ１～ＳＴ７、実施の形態３における直流解析に係るステップＳＴ１１～ＳＴ１２に加え、
　過渡解析結果から電源配線を再モデル化するステップＳＴ２１、
　過渡解析結果から得られたクリティカルノードからグランドに向かって流れる電流量を減らすステップＳＴ２２、
　直流解析を実行する際に変更した電流量に応じたデカップリング容量をクリティカルノードに追加するステップＳＴ２３、
　の２つのステップをさらに備え、つまり合計１１のステップを備えている。
　実施の形態１～３では、過渡解析においてＩＲドロップ違反が有る場合（ステップＳＴ４ＹＥＳ）、クリティカルノードにデカップリング容量を追加し（ステップＳＴ８）、再度過渡解析を実行していた（ステップＳＴ３）。
　しかしながら、過渡解析は直流解析よりも時間が掛かるという問題があった。発明者は、ＩＲドロップ問題における過渡解析を直流解析により代替し得ることを見出した。実施の形態４では、過渡解析結果から最大ＩＲドロップノードへの電流経路を探索し、その電流経路内のクリティカルノードを探索した後（ステップＳＴ７）、過渡解析結果から電源配線を再モデル化する（ステップＳＴ２１）。具体的には、過渡解析においてＩＲドロップ違反が最大となる時刻における各ノードの電圧及び各枝の電流値から各枝の抵抗値が得られる。なお、この抵抗値は直流成分のみを有する枝では、過渡解析と直流解析とにおいて変化はない。
　次に、過渡解析結果からクリティカルノードに追加すべきデカップリング容量に相当する電流量をクリティカルノードからグランドに向かって流れる電流量から減らす（ステップＳＴ２２）。直流解析では、上述の通り、デカップリング容量を追加しても解析結果に反映されない。発明者は、デカップリング容量の追加が、直流解析においてはクリティカルノードからグランドに向かって流れる電流量を減らすことに相当すると考えた。これにより、過渡解析においてデカップリング容量を追加したことと同様の効果を直流解析において得ることができる。このようにして、過渡解析を繰り返す代わりに直流解析を実行する（ステップＳＴ１１）。
　ここで、図１０を用いて、クリティカルノード及び追加するデカップリング容量に相当する電流量の決定方法について説明する。ここで、図１０は、実施の形態２で説明したクリティカルパス上において、デカップリング容量を追加するクリティカルノードを決定する方法を説明するための図である。上記クリティカルパスＮ３３←Ｎ３４←Ｎ２４←Ｎ１４←ＰＰ２において、電源パッドＰＰ２とノードＮ１４との間の枝の抵抗をｒ１、電流をｉ１とする。ノードＮ１４とノードＮ２４との間の枝の抵抗をｒ２、電流をｉ２とする。ノードＮ２４とノードＮ３４との間の枝の抵抗をｒ３、電流をｉ３とする。ノードＮ３４とノードＮ３３との間の枝の抵抗をｒ４、電流をｉ４とする。ここで、最大ＩＲドロップノードにおけるＩＲドロップ＝ｒ１×ｉ１＋ｒ２×ｉ２＋ｒ３×ｉ３＋ｒ４×ｉ４とで与えられる。
　また、図１０に示すように、ノードＮ１４と対応するグランドノードＧＮ１４との間には、その間を流れる電流ｉ１４を生成する電流源ＣＳ１４が、ノードＮ２４と対応するグランドノードＧＮ２４との間には、その間を流れる電流ｉ２４を生成する電流源ＣＳ２４が、ノードＮ３４と対応するグランドノードＧＮ３４との間には、その間を流れる電流ｉ３４を生成する電流源ＣＳ３４が、ノードＮ３３と対応するグランドノードＧＮ３３との間には、その間を流れる電流ｉ３３を生成する電流源ＣＳ３３が、設けられている。
　ここで、図１０は、ノードＮ３４に電流源ＣＳ３４に並列してデカップリング容量Ｃ３４を追加したことを示している。この場合、図１０に示すように、デカップリング容量Ｃ３４を追加することにより、電流ｉ３４と逆向きの電流ｉｃ３４が発生すると考える。そのため、デカップリング容量Ｃ３４を追加により、ｉｃ３４×（ｒ１＋ｒ２＋ｒ３）のＩＲドロップ違反が改善されると考えられる。他のノードについても同様である。例えば、ノードＮ１４にデカップリング容量を追加することにより電流ｉｃ１４が発生すると考えると、ｉｃ１４×ｒ１のＩＲドロップ違反が改善される。ノードＮ２４にデカップリング容量を追加することにより電流ｉｃ２４が発生すると考えると、ｉｃ２４×（ｒ１＋ｒ２）のＩＲドロップ違反が改善される。ノードＮ３３にデカップリング容量を追加することにより電流ｉｃ３３が発生すると考えると、ｉｃ３３×（ｒ１＋ｒ２＋ｒ３＋ｒ４）のＩＲドロップ違反が改善される。
　ここで、追加するデカップリング容量に相当する電流ｉｃ３４は、ノードＮ３４からグランドへ向かって流れる電流ｉ３４やノードＮ３４へ流れ込む電流ｉ３から定めることができる。具体的には、電流ｉ３４、ｉ３よりは小さい値となる。従って、ノードＮ３４からグランドへ向かって流れる電流ｉ３４やノードＮ３４へ流れ込む電流ｉ３が大きいほど、電流ｉｃ３４も大きくすることができる。同様に、電流ｉｃ１４は、電流ｉ１４、ｉ１から定めることができる。電流ｉｃ２４は、電流ｉ２４、ｉ２から定めることができる。電流ｉｃ３３は、電流ｉ３３、ｉ４から定めることができる。そして、追加するデカップリング容量に相当する電流ｉｃが最大となるノードがクリティカルノードである。
　なお、最大ＩＲドロップノードの電圧が電源電圧よりも高い場合、追加するデカップリング容量に相当する電流は、そのノードへ流れ込む電流に代えて、その逆向きの電流（クリティカルパスにおいてそのノードから隣接するノードへ流れる電流）から定めればよい。
　つまり、クリティカルノードは、電源パッドまでの距離と、電流経路において隣接するノードとの間に流れる電流量及びクリティカルノードからグランドへ流れる電流量との少なくともいずれか一方と、に基づいて決定される。上記計算から、改善されるＩＲドロップが最大となるクリティカルノードを求めることができる。電源パッドから遠いほど（つまり、通常は最大ＩＲドロップノードに近いほど）、クリティカルパス上の抵抗成分が大きくなるため、ＩＲドロップ改善効果が大きくなる。
　なお、クリティカルパスＮ３３←Ｎ３４←Ｎ２４←Ｎ１４において、例えば、コストが最大の１．３となるノードＮ３３、Ｎ３４間の枝がボトルネック枝として選定し、ノードＮ３３、Ｎ３４のいずれかにデカップリング容量を追加してもよい。この場合、上述のように、最大ＩＲドロップノードＮ３３の近くに追加する方が、改善効果が大きい。つまり、最大ＩＲドロップノードＮ３３自身に追加する方が好ましい。
　また、図１１は、挿入したデカップリング容量とノイズソースである電流源との距離が近いほど、ＩＲドロップの改善効果が大きいことを示している。
　次に、直流解析の結果得られた各ノードの電圧値からＩＲドロップ違反があるか否か判定する（ステップＳＴ１２）。直流解析結果にＩＲドロップ違反が有れば（ステップＳＴ１２ＹＥＳ）、ステップＳＴ２２に戻り、再度クリティカルノードに流れる電流量を減らす。ステップＳＴ１２において直流解析結果にＩＲドロップ違反が無くなるまで、ステップＳＴ２２、ＳＴ１１、ＳＴ１２の処理を繰り返し実行する。
　直流解析結果にＩＲドロップ違反が無ければ（ステップＳＴ１２ＮＯ）、直流解析を実行する際に変更した電流量に応じたデカップリング容量をクリティカルノードに追加する（ステップＳＴ２３）。そして、ステップＳＴ３に戻り、再度過渡解析を実行する。ステップＳＴ４においてＩＲドロップ違反が無ければ（ステップＳＴ３ＮＯ）、終了する。ステップＳＴ４においてＩＲドロップ違反が有れば（ステップＳＴ３ＹＥＳ）、上述の通り、過渡解析を繰り返すのではなく、直流解析へ移行する。このように、ステップＳＴ４において過渡解析結果にＩＲドロップ違反が無くなるまで、図９におけるステップＳＴ３～ＳＴ２２の処理を繰り返し実行する。
（実施の形態５）
　次に、図１２を参照して本発明の第５の実施の形態に係る半導体集積回路設計用の電源配線レイアウト装置について説明する。図１２は、本発明の第５の実施の形態に係る半導体集積回路設計用の電源配線レイアウト装置のブロック図である。実施の形態１～４において説明した半導体集積回路の電源配線レイアウト方法は、通常、半導体集積回路設計ツールなどのソフトウェアに組み込むことにより実施される。しかしながら、図１２に示すように、ハードウェアにより実現することもできる。
　図１２に示すように、第５の実施の形態に係る半導体集積回路設計用の電源配線レイアウト装置は、配線モデル化部３０１、容量値設定部３０２、ＩＲドロップ判定部３０３、クリティカルノード決定部３０４を備えている。配線モデル化部３０１は、図２Ａ、２Ｂに示すような電源配線の設計データから図３に示すような電源配線モデルを生成する。容量値設定部３０２は、電源配線モデルの各ノードに接続するデカップリング容量の容量値を設定する。ＩＲドロップ判定部３０３は、配線モデル化部３０１により生成された電源配線モデルを用いて、過渡解析によるＩＲドロップ判定を行なう。具体的なＩＲドロップ判定方法は、実施の形態１～４と同様である。クリティカルノード決定部３０４は、ＩＲドロップ判定結果に基づいて、ＩＲドロップ違反に影響が大きいクリティカルノードを探索し、その枝にデカップリング容量を追加する。具体的な探索方法は、実施の形態１と同様である。
　以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２０１１年３月２４日に出願された日本出願特願２０１１－０６５４５８を基礎とする優先権を主張し、その開示の全てをここに取り込む。
１０１　半導体デバイスチップ
１０２　電源配線網
３０１　配線モデル化部
３０２　容量値設定部
３０３　ドロップ判定部
３０４　クリティカルノード決定部
ＦＢ１～ＦＢ４　機能ブロック領域
ＧＰ１～ＧＰ４　グランドバッド
ＰＰ１～ＰＰ４　電源パッド
Ｎ１１～Ｎ１４　ノード
Ｎ２１～Ｎ２４　ノード
Ｎ３１～Ｎ３４　ノード
Ｎ４１～Ｎ４４　ノード
Ｎ５１～Ｎ５４　ノード
Ｎ６１～Ｎ６４　ノード
ＧＮ１１～ＧＮ１４　ノード
ＧＮ２１～ＧＮ２４　ノード
ＧＮ３１～ＧＮ３４　ノード
ＧＮ４１～ＧＮ４４　ノード
ＧＮ５１～ＧＮ５４　ノード
ＧＮ６１～ＧＮ６４　ノード
Ｃ３４　デカップリング容量
ＣＳ１４、ＣＳ２４、ＣＳ３４、ＣＳ３３　電流源

Claims (20)

  1. 　半導体集積回路の電源配線レイアウト方法であって、
    　第１の電源電圧を供給する第１の電源配線を、複数のノードと、互いに隣接する前記ノード間に配置された複数の要素抵抗と、を含む解析モデルとしてモデル化し、
    　過渡解析により前記複数のノードのそれぞれにおける電圧値を求め、
    　前記電圧値にＩＲドロップ違反がある場合、電源パッドから前記ＩＲドロップ違反が最大となる第１の最大ＩＲドロップノードへ至る電流経路を探索し、
    　前記電流経路に含まれるノードの中からクリティカルノードを選択し、
    　前記クリティカルノードにデカップリング容量を追加する電源配線レイアウト方法。
  2. 　前記電流経路の探索において、
    　前記第１の最大ＩＲドロップノードへ至る全ての電流経路を探索することを特徴とする請求項１に記載の電源配線レイアウト方法。
  3. 　前記クリティカルノードは、
    　前記電源パッドまでの距離と、
    　前記電流経路において隣接するノードとの間に流れる電流量及び第２の電源電圧を供給する第２の電源配線との間に流れる電流量の少なくともいずれか一方と、
    　に基づいて決定されることを特徴とする請求項１又は２に記載の電源配線レイアウト方法。
  4. 　前記電流経路に含まれる各要素抵抗での電流量と許容電流量との逆比を求め、
    　前記電流経路のうち前記逆比の合計が最小になるクリティカルパスから前記クリティカルノードを選択することを特徴とする請求項１～３のいずれか一項に記載の電源配線レイアウト方法。
  5. 　前記デカップリング容量を追加した後、再度過渡解析を行なうことを特徴とする請求項１～４のいずれか一項に記載の電源配線レイアウト方法。
  6. 　前記デカップリング容量の容量値を小さい値から大きい値へ変更することを特徴とする請求項１～５のいずれか一項に記載の電源配線レイアウト方法。
  7. 　前記モデル化後、前記過渡解析実行前に、
    　直流解析により前記複数のノードのそれぞれにおける電圧値を求め、
    　前記直流解析による前記電圧値にＩＲドロップ違反がある場合、当該ＩＲドロップ違反が最大となる第２の最大ＩＲドロップノードへ至る電流経路を探索し、
    　前記複数の要素抵抗のうち、前記第２の最大ＩＲドロップノードへ至る電流経路に含まれる要素抵抗からボトルネック要素抵抗を選択し、
    　前記ボトルネック要素抵抗の抵抗値を変更することを特徴とする請求項１～４のいずれか一項に記載の電源配線レイアウト方法。
  8. 　前記ボトルネック要素抵抗には、前記電流経路において両端ノードの電位差が最大の要素抵抗が含まれることを特徴とする請求項７に記載の電源配線レイアウト方法。
  9. 　前記ボトルネック要素抵抗の抵抗値を変更した後、再度直流解析を行なうことを特徴とする請求項７又は８に記載の電源配線レイアウト方法。
  10. 　前記ボトルネック要素抵抗の抵抗値を大きい値から小さい値へ変更することを特徴とする請求項７～９のいずれか一項に記載の電源配線レイアウト方法。
  11. 　前記ボトルネック要素抵抗の幅を広げることにより、抵抗値を変更することを特徴とする請求項１０に記載の電源配線レイアウト方法。
  12. 　半導体集積回路の電源配線レイアウト方法であって、
    　第１の電源電圧を供給する第１の電源配線を、複数のノードと、互いに隣接する前記ノード間に配置された複数の要素抵抗と、を含む解析モデルとしてモデル化し、
    　過渡解析により前記複数のノードのそれぞれにおける電圧値を求め、
    　前記電圧値にＩＲドロップ違反がある場合、電源パッドから前記ＩＲドロップ違反が最大となる第１の最大ＩＲドロップノードへ至る電流経路を探索し、
    　前記電流経路に含まれるノードの中からクリティカルノードを選択し、
    　前記クリティカルノードと第２の電源電圧を供給する第２の電源配線との間に流れる電流量を減らして第１の直流解析を実行することにより前記複数のノードのそれぞれにおける電圧値を求め、
    　前記第１の直流解析による前記電圧値にＩＲドロップ違反がある場合、前記クリティカルノードに流れる電流量をさらに減らして再度第１の直流解析を実行する電源配線レイアウト方法。
  13. 　前記第１の直流解析による前記電圧値にＩＲドロップ違反がない場合、前記第１の直流解析において減らした電流量に基づいて、前記クリティカルノードにデカップリング容量を追加して再度過渡解析を実行することを特徴とする請求項１２に記載の電源配線レイアウト方法。
  14. 　前記電流経路の探索において、
    　前記第１の最大ＩＲドロップノードへ至る全ての電流経路を探索することを特徴とする請求項１２又は１３に記載の電源配線レイアウト方法。
  15. 　前記クリティカルノードは、
    　前記電源パッドまでの距離と、
    　前記電流経路において隣接するノードとの間に流れる電流量及び第２の電源電圧を供給する第２の電源配線との間に流れる電流量の少なくともいずれか一方と、
    　に基づいて決定されることを特徴とする請求項１２～１４のいずれか一項に記載の電源配線レイアウト方法。
  16. 　前記電流経路に含まれる各要素抵抗での電流量と許容電流量との逆比を求め、
    　前記電流経路のうち前記逆比の合計が最小になるクリティカルパスから前記クリティカルノードを選択することを特徴とする請求項１２～１５のいずれか一項に記載の電源配線レイアウト方法。
  17. 　前記モデル化後、前記過渡解析実行前に、
    　第２の直流解析により前記複数のノードのそれぞれにおける電圧値を求め、
    　当該第２の直流解析による前記電圧値にＩＲドロップ違反がある場合、当該ＩＲドロップ違反が最大となる第２の最大ＩＲドロップノードへ至る電流経路を探索し、
    　前記複数の要素抵抗のうち、前記第２の最大ＩＲドロップノードへ至る電流経路に含まれる要素抵抗からボトルネック要素抵抗を選択し、
    　前記ボトルネック要素抵抗の抵抗値を変更することを特徴とする請求項１２～１６のいずれか一項に記載の電源配線レイアウト方法。
  18. 　前記ボトルネック要素抵抗には、前記電流経路において両端ノードの電位差が最大の要素抵抗が含まれることを特徴とする請求項１７に記載の電源配線レイアウト方法。
  19. 　前記ボトルネック要素抵抗の抵抗値を変更した後、再度第２の直流解析を行なうことを特徴とする請求項１７又は１８に記載の電源配線レイアウト方法。
  20. 　半導体集積回路の電源配線のレイアウトを行なう電源配線レイアウト装置であって、
    　前記電源配線を、複数のノードと、それぞれが２つの当該ノード間に配置された複数の要素抵抗と、を含む解析モデルとしてモデル化する電源配線モデル化部と、
    　各前記複数のノードにおける電圧値を求め、前記電圧値にＩＲドロップ違反があるか否かを判定するＩＲドロップ判定部と、
    　前記ＩＲドロップ違反が最大となる最大ＩＲドロップノードへ至る電流経路を探索し、前記電流経路に含まれるノードの中からクリティカルノードを決定し、当該クリティカルノードにデカップリング容量を追加するクリティカルノード決定部と、を備える電源配線レイアウト装置。
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