JPH01271869A - 伝達遅延時間計算方法 - Google Patents
伝達遅延時間計算方法Info
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- JPH01271869A JPH01271869A JP63100803A JP10080388A JPH01271869A JP H01271869 A JPH01271869 A JP H01271869A JP 63100803 A JP63100803 A JP 63100803A JP 10080388 A JP10080388 A JP 10080388A JP H01271869 A JPH01271869 A JP H01271869A
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- 238000000034 method Methods 0.000 title claims description 9
- 238000004364 calculation method Methods 0.000 claims abstract description 38
- 238000004088 simulation Methods 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 3
- RKWPMPQERYDCTB-UHFFFAOYSA-N ethyl n-[4-[benzyl(2-phenylethyl)amino]-2-(4-nitrophenyl)-1h-imidazo[4,5-c]pyridin-6-yl]carbamate Chemical compound N=1C(NC(=O)OCC)=CC=2NC(C=3C=CC(=CC=3)[N+]([O-])=O)=NC=2C=1N(CC=1C=CC=CC=1)CCC1=CC=CC=C1 RKWPMPQERYDCTB-UHFFFAOYSA-N 0.000 abstract description 8
- 238000012545 processing Methods 0.000 description 6
- 238000012546 transfer Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
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- Logic Circuits (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の論理シュミレーションに関し
、特に０Ｍ０８回路の伝達遅延時間の計算方法に関する
。
、特に０Ｍ０８回路の伝達遅延時間の計算方法に関する
。
近年、ゲートアレーや、マイクロプロセッサ−など０Ｍ
Ｏ８の論理集積回路が急速に増えて来ている。この様な
論理回路の回路設計には、コンピューターを使用して、
様々な回路シュミレーションが行なわれており、トラン
ジスタレベルで回路シュミレーションを行なう５ＰＩＣ
Ｅなどのデバイスシュミレータ−から、回路の論理のみ
のシュミレーションを行なうシュミレータ−まで様々な
シュミレータ−が現在使われている。
Ｏ８の論理集積回路が急速に増えて来ている。この様な
論理回路の回路設計には、コンピューターを使用して、
様々な回路シュミレーションが行なわれており、トラン
ジスタレベルで回路シュミレーションを行なう５ＰＩＣ
Ｅなどのデバイスシュミレータ−から、回路の論理のみ
のシュミレーションを行なうシュミレータ−まで様々な
シュミレータ−が現在使われている。
特に、ゲートアレーの回路設計においては、回路規模が
非常に大きいのでトランジスタレベルでシュミレーショ
ンを行なうデバイスシュミレータ−でのシュミレーショ
ンは、コンピューターの処理時間がかかりすぎ、回路全
体のシュミレーションを行なう事は、はとんど不可能で
ある。その為、一般的に広く用いられているシュミレー
ション方法は、まず、回路で使用されている各ゲート、
プリップ・フロップなどの伝達遅延時間を求めておき、
その伝達遅延時間に基すいて回路の論理シュミレーショ
ンを行なう方法である。この方法ならば、大規模な回路
のシュミレーションも短時間でコンピューター上で処理
出来る。しかしながら、処理時間が短かくなる代りに、
デバイスシュミレータ−に比べると、伝達遅延時間の計
算精度が低下してしまうという欠点がある。
非常に大きいのでトランジスタレベルでシュミレーショ
ンを行なうデバイスシュミレータ−でのシュミレーショ
ンは、コンピューターの処理時間がかかりすぎ、回路全
体のシュミレーションを行なう事は、はとんど不可能で
ある。その為、一般的に広く用いられているシュミレー
ション方法は、まず、回路で使用されている各ゲート、
プリップ・フロップなどの伝達遅延時間を求めておき、
その伝達遅延時間に基すいて回路の論理シュミレーショ
ンを行なう方法である。この方法ならば、大規模な回路
のシュミレーションも短時間でコンピューター上で処理
出来る。しかしながら、処理時間が短かくなる代りに、
デバイスシュミレータ−に比べると、伝達遅延時間の計
算精度が低下してしまうという欠点がある。
従来の伝達遅延時間の方法は、伝達遅延時間がその負荷
容量すなわち、その出力端子に接続されている配線容量
と入力容量のみによって決定されるというものであった
。例えば、第２図に示す回路において、ＮＡＮＤゲート
２０の伝達遅延時間を算出する場合、ＮＡＮＤゲート２
０の出力端子に接続されているＮＯＲゲート２１とＮＡ
ＮＤゲート２２の入力容量Ｃｉ＋とＣｉ２と配線容量Ｃ
ｗの和がＮＡＮＤゲート２０の総負荷容量となるから、
総負荷容量ＣＬは、ＯＬ ＝ Ｃｉ１＋Ｃ１２＋Ｃｗと
なる。ＮＡＮＤゲー）、ＮＯＲゲートなどの伝達遅延時
間の負荷容量依存性はおよそ第３図に示す様な特性とな
り、はぼ直線近似が可能と考えられていたので、ＮＡＮ
Ｄゲート２０の伝達遅延時間はＦを定数とすると 伝達遅延時間ｔ ｐ ｄ ＝Ｆ−Ｃｒ、＝Ｆ・ （Ｃｉ
、十〇ｉ２＋ＣＷ）となる。
容量すなわち、その出力端子に接続されている配線容量
と入力容量のみによって決定されるというものであった
。例えば、第２図に示す回路において、ＮＡＮＤゲート
２０の伝達遅延時間を算出する場合、ＮＡＮＤゲート２
０の出力端子に接続されているＮＯＲゲート２１とＮＡ
ＮＤゲート２２の入力容量Ｃｉ＋とＣｉ２と配線容量Ｃ
ｗの和がＮＡＮＤゲート２０の総負荷容量となるから、
総負荷容量ＣＬは、ＯＬ ＝ Ｃｉ１＋Ｃ１２＋Ｃｗと
なる。ＮＡＮＤゲー）、ＮＯＲゲートなどの伝達遅延時
間の負荷容量依存性はおよそ第３図に示す様な特性とな
り、はぼ直線近似が可能と考えられていたので、ＮＡＮ
Ｄゲート２０の伝達遅延時間はＦを定数とすると 伝達遅延時間ｔ ｐ ｄ ＝Ｆ−Ｃｒ、＝Ｆ・ （Ｃｉ
、十〇ｉ２＋ＣＷ）となる。
しかしながら、０Ｍ０８回路による半導体集積回路では
、様々な要因によって伝達遅延時間が変動することが知
られており、上記の式の様な、直線近似では計算精度が
悪い。主な変動要因としては、入力波形による影響と論
理スレッシュホールドレベルの変動の２点が上げられる
。入力波形による伝達遅延時間の変動は、ゲートに立ち
上り、立ち下り時間の大きい波形を入力した時と、立ち
上り・立ち下り時間の小さな波形を入力した時では、伝
達遅延時間が大きく変ってしまうことである。第４図に
ＮＯＲゲートの伝達遅延時間を入力する波形の立ち上り
時間ｔｒをｔｒ＝１ｎｓ、２ｎＳ。
、様々な要因によって伝達遅延時間が変動することが知
られており、上記の式の様な、直線近似では計算精度が
悪い。主な変動要因としては、入力波形による影響と論
理スレッシュホールドレベルの変動の２点が上げられる
。入力波形による伝達遅延時間の変動は、ゲートに立ち
上り、立ち下り時間の大きい波形を入力した時と、立ち
上り・立ち下り時間の小さな波形を入力した時では、伝
達遅延時間が大きく変ってしまうことである。第４図に
ＮＯＲゲートの伝達遅延時間を入力する波形の立ち上り
時間ｔｒをｔｒ＝１ｎｓ、２ｎＳ。
４ｎＳ、１０ｎＳと変えた時の負荷容量特性を示す。第
４図の様に、入力波形の立ち上り時間が小さい場合には
、伝達遅延時間は負荷容量に対して直線的に増加して行
くが入力波形が鈍り立ち上り時間が大きくなると、伝達
遅延時間は負荷容量に対して一次式では表わせなくなり
、伝達遅延時間そのものもかなり大きくなる。具体的な
数値で示すと、負荷容量ＯＬ＝ １．０ ｐ Ｆで入力
波形のｔｒ＝１ｎＳではｔ ｐ ｄ ＝ １．１ ｎ
Ｓであるのに対して、ｔ ｒ ＝ １０ ｎ Ｓではｔ
ｐｄ＝２．４ｎＳと２倍以上の差がある。実際の回路で
は入力波形のｔｒはさほど大きくならないがそれでも５
ｎＳ程度にはな 。
４図の様に、入力波形の立ち上り時間が小さい場合には
、伝達遅延時間は負荷容量に対して直線的に増加して行
くが入力波形が鈍り立ち上り時間が大きくなると、伝達
遅延時間は負荷容量に対して一次式では表わせなくなり
、伝達遅延時間そのものもかなり大きくなる。具体的な
数値で示すと、負荷容量ＯＬ＝ １．０ ｐ Ｆで入力
波形のｔｒ＝１ｎＳではｔ ｐ ｄ ＝ １．１ ｎ
Ｓであるのに対して、ｔ ｒ ＝ １０ ｎ Ｓではｔ
ｐｄ＝２．４ｎＳと２倍以上の差がある。実際の回路で
は入力波形のｔｒはさほど大きくならないがそれでも５
ｎＳ程度にはな 。
るので、伝達遅延時間の見積りを従来の様に一次式で行
なっている場合と比べると、かなりの誤差が生じる事が
明らかである。また、０Ｍ０８回路はＰチャンネル型ト
ランジスタと、Ｎチャンネル型トランジスタより構成さ
れており、ゲートアレイの様に使用出来るトランジスタ
のチャンネル長りと、チャンネル幅Ｗが一定の場合、回
路構成によって入力スレッシュホールド電圧が大きく変
ってしまう。第５図（ａ）と（ｂ）に０ＭＯ３のＮＡＮ
ＤゲートとＮＯＲゲートの回路の例を示す。１０〜１０
〜はＰチャンネル型トランジスタで、１１〜１１〜はＮ
チャンネル型トランジスタである。
なっている場合と比べると、かなりの誤差が生じる事が
明らかである。また、０Ｍ０８回路はＰチャンネル型ト
ランジスタと、Ｎチャンネル型トランジスタより構成さ
れており、ゲートアレイの様に使用出来るトランジスタ
のチャンネル長りと、チャンネル幅Ｗが一定の場合、回
路構成によって入力スレッシュホールド電圧が大きく変
ってしまう。第５図（ａ）と（ｂ）に０ＭＯ３のＮＡＮ
ＤゲートとＮＯＲゲートの回路の例を示す。１０〜１０
〜はＰチャンネル型トランジスタで、１１〜１１〜はＮ
チャンネル型トランジスタである。
ＮＡＮＤゲートではＰチャンネル型トランジスタが並列
に接続され、Ｎチャンネル型トランジスタは、直列に接
続されているので、回路のスレシュホールド電圧は低く
なる。逆にＮＯＲゲートでは、Ｐチャンネル型トランジ
スタが直列になり、Ｎチャンネル型トランジスタが並列
となるので、スレシュホールド電圧は高くなる。第６図
にＮＯＲゲー）、ＮＡＮＤゲートの伝達特性（入力電圧
←出力電圧特性）の例を示す。第６図において、実線は
ＮＯＲゲートの伝達特性で、点線はＮＡＮＤゲートの伝
達特性である。第６図からＮＡＮＤゲートとＮＯ’Ｒゲ
ートのスレシュホールド電圧は、それぞれ、およそ３．
Ｏｖと２．１ｖとなり、実にｌｖ近いスレシュホールド
電圧の差があることが解かる。これが、３人カゲートや
４人カゲートなど多入力になればなるほどスレシュホー
ルド電圧の差が大きくなって来る。論理シュミレーショ
ンにおいては、信号は１”または“Ｏ１′の値しか取ら
ないので、立ち上り・立ち下りの時間は考慮されない。
に接続され、Ｎチャンネル型トランジスタは、直列に接
続されているので、回路のスレシュホールド電圧は低く
なる。逆にＮＯＲゲートでは、Ｐチャンネル型トランジ
スタが直列になり、Ｎチャンネル型トランジスタが並列
となるので、スレシュホールド電圧は高くなる。第６図
にＮＯＲゲー）、ＮＡＮＤゲートの伝達特性（入力電圧
←出力電圧特性）の例を示す。第６図において、実線は
ＮＯＲゲートの伝達特性で、点線はＮＡＮＤゲートの伝
達特性である。第６図からＮＡＮＤゲートとＮＯ’Ｒゲ
ートのスレシュホールド電圧は、それぞれ、およそ３．
Ｏｖと２．１ｖとなり、実にｌｖ近いスレシュホールド
電圧の差があることが解かる。これが、３人カゲートや
４人カゲートなど多入力になればなるほどスレシュホー
ルド電圧の差が大きくなって来る。論理シュミレーショ
ンにおいては、信号は１”または“Ｏ１′の値しか取ら
ないので、立ち上り・立ち下りの時間は考慮されない。
その為、ゲートによってスレシュホールド電圧に差があ
ると、立ち上り・立ち下り時間の大きな波形を入力した
時に伝達遅延時間に、大きな誤差が発生してしまう。具
体的な例で考えると、論理シュミレーションでのスレシ
ュホールド電圧を２．５ Ｖとして、Ｏｖ〜５■までの
立ち上り時間１０ｎＳの信号を２人力ＮＯＲゲートと、
２人力ＮＯＲゲートに入力した場合では、２人力ＮＯＲ
ゲートは実際の論理スレシュホールド電圧が２．１■で
あるので、１０ （ｎｓ） Ｘ （２，５−２，１）
１５＝ｏ、ｓ（ｎ Ｓ）より、ＮＯＲゲートは０．８
ｎ Ｓ早く動作する。一方ＮＡＮＤゲートは、実際のス
レシュホールド電圧が３．０■であるので、１０ （ｎ
Ｓ） Ｘ （２，５−３、０） ／ ５ ＝ −１，０
（ｎ Ｓ）より、１ｎＳも遅れて動作する事になる。Ｎ
ＡＮＤゲートやＮＯＲゲートのｔｐａが１〜数ｎＳであ
る事から考えると、この誤差は非常に大きくなってしま
う。この誤差を無くす為には、論理シュミレーションの
処理方法そのものを変えて、信号に立ち上り・立ち下り
時間を考慮しながら論理シュミレーションを行なう様に
すればよいが、論理シュミレーションでの処理が複雑に
なり、処理時間が非常に長くなってしまう。従って、本
発明の目的は、論理シュミレータ−は従来のままにして
おき、その前処理として遅延時間の計算を精度よく行な
う事を目的としている。
ると、立ち上り・立ち下り時間の大きな波形を入力した
時に伝達遅延時間に、大きな誤差が発生してしまう。具
体的な例で考えると、論理シュミレーションでのスレシ
ュホールド電圧を２．５ Ｖとして、Ｏｖ〜５■までの
立ち上り時間１０ｎＳの信号を２人力ＮＯＲゲートと、
２人力ＮＯＲゲートに入力した場合では、２人力ＮＯＲ
ゲートは実際の論理スレシュホールド電圧が２．１■で
あるので、１０ （ｎｓ） Ｘ （２，５−２，１）
１５＝ｏ、ｓ（ｎ Ｓ）より、ＮＯＲゲートは０．８
ｎ Ｓ早く動作する。一方ＮＡＮＤゲートは、実際のス
レシュホールド電圧が３．０■であるので、１０ （ｎ
Ｓ） Ｘ （２，５−３、０） ／ ５ ＝ −１，０
（ｎ Ｓ）より、１ｎＳも遅れて動作する事になる。Ｎ
ＡＮＤゲートやＮＯＲゲートのｔｐａが１〜数ｎＳであ
る事から考えると、この誤差は非常に大きくなってしま
う。この誤差を無くす為には、論理シュミレーションの
処理方法そのものを変えて、信号に立ち上り・立ち下り
時間を考慮しながら論理シュミレーションを行なう様に
すればよいが、論理シュミレーションでの処理が複雑に
なり、処理時間が非常に長くなってしまう。従って、本
発明の目的は、論理シュミレータ−は従来のままにして
おき、その前処理として遅延時間の計算を精度よく行な
う事を目的としている。
本発明の遅延時間計算プログラムは、負荷容量計算モジ
ュールと、各ブロックの出力端子に接続されている負荷
容量から出力信号の立ち上り立ち下り時間を計算するモ
ジュールと、立ち上り立ち下り時間と負荷容量から遅延
時間を計算するモジュール、及び遅延時間を計算する為
のライブラリィファイルを有している。また、遅延時間
の計算方法は、そのゲートに入力される入力信号と、出
力端子に接続される負荷容量との２つのパラメーターか
ら計算される事を特徴としている。
ュールと、各ブロックの出力端子に接続されている負荷
容量から出力信号の立ち上り立ち下り時間を計算するモ
ジュールと、立ち上り立ち下り時間と負荷容量から遅延
時間を計算するモジュール、及び遅延時間を計算する為
のライブラリィファイルを有している。また、遅延時間
の計算方法は、そのゲートに入力される入力信号と、出
力端子に接続される負荷容量との２つのパラメーターか
ら計算される事を特徴としている。
次に、図面を参照して本発明をより詳細に説明する。
第１図は、本発明の遅延時間計算プログラムのシステム
構成の一実施例である。１は負荷容量。
構成の一実施例である。１は負荷容量。
配線容量計算モジュールである。２は立ち上り・立ち下
り時間計算モジュールで、３は遅延時間計算モジュール
で、４はモジュール１で計算された負荷容量計算結果で
、５はモジュール２で計算された立ち上り・立ち下り時
間計算結果である。６はモジュール３で計算された、遅
延時間計算結果で、７は各種計算を行なう為のライブラ
リファイルである。本発明の遅延時間計算は、まず第１
ステツプとして、解析を行なう回路の接続情報と、配線
容重のデータ、及び、ライブラリィ７より各ゲートの出
力端子に接続される総負荷容量が計算され計算結果４に
出力される。第２ステツプとして、第１ステツプで計算
された負荷容量とライブラリィ７より各出力端子の出力
信号の立ち上り・立ち下り時間が計算され、計算結果５
に出力される。第３ステツプでは第１ステツプ及び第２
ステツプで計算された結果と、ライブラリィ７より各ゲ
ートの遅延時間を入力される波形の立ち上り・立ち下り
時間を考慮して遅延時間を算出する。計算された遅延時
間は、論理シュミレーションの実行の際に参照され論理
シュミレーションが行なわれる。第３ステツプの計算で
は実際の回路の遅延時間が第１２図の様な特性を示すこ
とから、入力される波形の立ち上り・立ち下り時間と負
荷容量の２つのパラメータに基すいて伝達遅延時間ｔｐ
ｄが計算されるので、従来の計算式である１次式に比べ
て伝達遅延時間ｔｐｄの計算精度は向上する。
り時間計算モジュールで、３は遅延時間計算モジュール
で、４はモジュール１で計算された負荷容量計算結果で
、５はモジュール２で計算された立ち上り・立ち下り時
間計算結果である。６はモジュール３で計算された、遅
延時間計算結果で、７は各種計算を行なう為のライブラ
リファイルである。本発明の遅延時間計算は、まず第１
ステツプとして、解析を行なう回路の接続情報と、配線
容重のデータ、及び、ライブラリィ７より各ゲートの出
力端子に接続される総負荷容量が計算され計算結果４に
出力される。第２ステツプとして、第１ステツプで計算
された負荷容量とライブラリィ７より各出力端子の出力
信号の立ち上り・立ち下り時間が計算され、計算結果５
に出力される。第３ステツプでは第１ステツプ及び第２
ステツプで計算された結果と、ライブラリィ７より各ゲ
ートの遅延時間を入力される波形の立ち上り・立ち下り
時間を考慮して遅延時間を算出する。計算された遅延時
間は、論理シュミレーションの実行の際に参照され論理
シュミレーションが行なわれる。第３ステツプの計算で
は実際の回路の遅延時間が第１２図の様な特性を示すこ
とから、入力される波形の立ち上り・立ち下り時間と負
荷容量の２つのパラメータに基すいて伝達遅延時間ｔｐ
ｄが計算されるので、従来の計算式である１次式に比べ
て伝達遅延時間ｔｐｄの計算精度は向上する。
また、伝達時間ｔｐｄの計算誤差のもう一つの原因であ
る。入力スレッシュホールド電圧の違いも、入力される
波形の立ち上り・立ち下り時間がステップ２で計算され
ており、計算ライブラリィ７の中に各ゲートのスレッシ
ュホールド電圧を入れておけば、容易にスレッシュホー
ルド電圧の誤差を計算し、補正する事が出来る。また、
第２ステップでの立ち上り・立ち下り時間の計算は、出
力端子の負荷容量と、計算ライブラリィ７のパラメータ
ーより、−次式の近似によって求められる。
る。入力スレッシュホールド電圧の違いも、入力される
波形の立ち上り・立ち下り時間がステップ２で計算され
ており、計算ライブラリィ７の中に各ゲートのスレッシ
ュホールド電圧を入れておけば、容易にスレッシュホー
ルド電圧の誤差を計算し、補正する事が出来る。また、
第２ステップでの立ち上り・立ち下り時間の計算は、出
力端子の負荷容量と、計算ライブラリィ７のパラメータ
ーより、−次式の近似によって求められる。
一般に出力の立ち上り・立ち下り時間は負荷容量に対し
て直線的に増加するので、特に大きな計算誤差は発生し
ない。
て直線的に増加するので、特に大きな計算誤差は発生し
ない。
以上説明したように本発明は、伝達遅延時間の計算を、
出力端子に接続される負荷容量と入力される波形の立ち
上り・立ち下り時間の２つのパラメーターから行なう事
によって高精度で、計算する事が出来る。また、遅延時
間の計算時にこれらの要因を考慮しているので、論理シ
ュミレータ−での処理は従来と同じでよく、論理シュミ
レーションの処理時間は従来のままであり、短時間に処
理する事が出来る。
出力端子に接続される負荷容量と入力される波形の立ち
上り・立ち下り時間の２つのパラメーターから行なう事
によって高精度で、計算する事が出来る。また、遅延時
間の計算時にこれらの要因を考慮しているので、論理シ
ュミレータ−での処理は従来と同じでよく、論理シュミ
レーションの処理時間は従来のままであり、短時間に処
理する事が出来る。
第１図は、本発明の遅延計算プログラムの一実施例を示
すフローチャート、第２図は、被測定回路の例を示す回
路ブロック図、第３図は、伝達遅延時間の負荷特性の例
を示すグラフ、第４図は、ＮＯＲゲートの伝達遅延時間
特性例を示すグラフ、第５図（ａ）および（ｂ）は、そ
れぞれ０ＭＯ８のＮＡＮＤゲートとＮＯＲゲートの等価
回路図、第６図は、ＮＡＮＤゲートとＮＯＲゲートの伝
達特性を示すグラフである。 １・・・・・・負荷容量、配線容量計算モジュール、２
・・・・・・立ち上り・立ち下り時間計算モジュール、
３・・・・・・遅延時間計算モジュール、４・・・・・
・負荷容量計算結果、訃・・・・・立ち上り・立ち下り
時間計算結果、６・・・・・・遅延時間計算結果、７・
・・・・・遅延時間計算ライブラリィ、１０〜１０′・
・・・・・Ｐチャンネル型トランジスタ、１１〜１１〜
・・・・・・Ｎチャンネル型トランジスタ、１２〜１２
＃・・・・・・入力端子、１３゜１３′・・・・・・出
力端子、２０．２２・・・・・・ＮＡＮＤゲート、 ２
１・・・・・・ＮＯＲゲート、Ｃｉ、、Ｃｉ２・・・・
・・入力端子容量、Ｃｗ・・・・・・配線容量。 代理人 弁理士 内 原 晋 笥 ５ ℃ − 厚く嬶受≧
すフローチャート、第２図は、被測定回路の例を示す回
路ブロック図、第３図は、伝達遅延時間の負荷特性の例
を示すグラフ、第４図は、ＮＯＲゲートの伝達遅延時間
特性例を示すグラフ、第５図（ａ）および（ｂ）は、そ
れぞれ０ＭＯ８のＮＡＮＤゲートとＮＯＲゲートの等価
回路図、第６図は、ＮＡＮＤゲートとＮＯＲゲートの伝
達特性を示すグラフである。 １・・・・・・負荷容量、配線容量計算モジュール、２
・・・・・・立ち上り・立ち下り時間計算モジュール、
３・・・・・・遅延時間計算モジュール、４・・・・・
・負荷容量計算結果、訃・・・・・立ち上り・立ち下り
時間計算結果、６・・・・・・遅延時間計算結果、７・
・・・・・遅延時間計算ライブラリィ、１０〜１０′・
・・・・・Ｐチャンネル型トランジスタ、１１〜１１〜
・・・・・・Ｎチャンネル型トランジスタ、１２〜１２
＃・・・・・・入力端子、１３゜１３′・・・・・・出
力端子、２０．２２・・・・・・ＮＡＮＤゲート、 ２
１・・・・・・ＮＯＲゲート、Ｃｉ、、Ｃｉ２・・・・
・・入力端子容量、Ｃｗ・・・・・・配線容量。 代理人 弁理士 内 原 晋 笥 ５ ℃ − 厚く嬶受≧
Claims (1)
- 【特許請求の範囲】 １、半導体集積回路の論理シュミレーション方法におい
て、各出力端子に接続される負荷及び配線の容量を計算
する第１の計算工程と、各ゲートの出力信号の立ち上り
・立ち下り時間を計算する第２の計算工程と、前記２つ
の計算工程で計算された結果に基づいて伝達遅延時間を
計算する第３の計算工程とを含むことを特徴とする伝達
遅延時間計算方法。 ２、前記伝達遅延時間の計算は、入力波形の立ち上り・
立ち下り時間と負荷容量の２つのパラメーターにより行
なわれる事を特徴とする特許請求範囲第１項記載の伝達
遅延時間計算方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63100803A JPH01271869A (ja) | 1988-04-22 | 1988-04-22 | 伝達遅延時間計算方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63100803A JPH01271869A (ja) | 1988-04-22 | 1988-04-22 | 伝達遅延時間計算方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01271869A true JPH01271869A (ja) | 1989-10-30 |
Family
ID=14283550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63100803A Pending JPH01271869A (ja) | 1988-04-22 | 1988-04-22 | 伝達遅延時間計算方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01271869A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0528210A (ja) * | 1991-07-19 | 1993-02-05 | Nec Corp | タイミング検証システム |
| JPH08129565A (ja) * | 1994-11-02 | 1996-05-21 | Nec Corp | 論理シミュレーション方法 |
| US5894421A (en) * | 1995-03-09 | 1999-04-13 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for calculating slew rates and signal propagation times for signal waveforms |
| US7720663B1 (en) | 1998-03-27 | 2010-05-18 | Nec Corporation | Delay analysis system |
-
1988
- 1988-04-22 JP JP63100803A patent/JPH01271869A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0528210A (ja) * | 1991-07-19 | 1993-02-05 | Nec Corp | タイミング検証システム |
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