JPH0239249A - 論理回路のタイミング検証方法 - Google Patents
論理回路のタイミング検証方法Info
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- JPH0239249A JPH0239249A JP63190457A JP19045788A JPH0239249A JP H0239249 A JPH0239249 A JP H0239249A JP 63190457 A JP63190457 A JP 63190457A JP 19045788 A JP19045788 A JP 19045788A JP H0239249 A JPH0239249 A JP H0239249A
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- logic
- logic circuit
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- flop
- logical
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- 238000012795 verification Methods 0.000 claims description 13
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- 238000005516 engineering process Methods 0.000 description 1
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理装置の論理検証システムに係り、特に、論
理装置の安定動作を検証するのに好適な論理回路のタイ
ミング検証方法に関する。
理装置の安定動作を検証するのに好適な論理回路のタイ
ミング検証方法に関する。
従来、この種のタイミング検証方法としては、論理回路
モデル上の各論理素子に対して、標準遅延値を設定して
論理回路シミュレーションを実行してフリップフロップ
の入力信号変化を記録し、論理回路に対してあらかじめ
与えられら制約条件と比較する方法が行なわれてきた。
モデル上の各論理素子に対して、標準遅延値を設定して
論理回路シミュレーションを実行してフリップフロップ
の入力信号変化を記録し、論理回路に対してあらかじめ
与えられら制約条件と比較する方法が行なわれてきた。
しかしながら、上述のタイミング検証方法では、標準遅
延値のみを用いて行なった論理回路シミュレーション結
果をらとに検証を行なっているため、論理装置の製造上
のばらつきによる各論理素子の遅延時間のばらつき、論
理装置の実動作時における環境温度の変動、電源電圧の
変動等による各論理素子の遅延時間の変化によって生じ
る実動作時のフリップフロップ論理素子の入力信号の変
化時間の変動を考慮することができず、多くの検証漏れ
を生ずる欠点がある 上述した従来のタイミング検証方法に対し、本発明は論
理装置の製造上のばらつき、実動作時における環境の変
動条件を考慮して定められた各論理素子の最大遅延時間
、最小遅延時間をもとに検証を行ない、論理装置の実動
作時に生じうる不具合を設計図に正確に検証しうるとい
う相違点を有する。
延値のみを用いて行なった論理回路シミュレーション結
果をらとに検証を行なっているため、論理装置の製造上
のばらつきによる各論理素子の遅延時間のばらつき、論
理装置の実動作時における環境温度の変動、電源電圧の
変動等による各論理素子の遅延時間の変化によって生じ
る実動作時のフリップフロップ論理素子の入力信号の変
化時間の変動を考慮することができず、多くの検証漏れ
を生ずる欠点がある 上述した従来のタイミング検証方法に対し、本発明は論
理装置の製造上のばらつき、実動作時における環境の変
動条件を考慮して定められた各論理素子の最大遅延時間
、最小遅延時間をもとに検証を行ない、論理装置の実動
作時に生じうる不具合を設計図に正確に検証しうるとい
う相違点を有する。
〔課題を解決するための手段〕
本発明の論理回路のタイミング検証方法は、検証の対象
となる論理回路と等価な論理シミュレーション用の論理
回路モデル上の各論理素子に最大遅延時間を設定して論
理シミュレーションを実行し、前記論理回路モデル上の
フリップフロップ論理素子のすべての入力信号変化に対
して、信号値及び変化時刻を記録する第一ステップと、
前記論理回路モデル上の各論理素子に最小遅延時間を設
定して前記論理回路シミュレーションを実行し、前記論
理回路モデル上のフリップフロップ論理素子のすべての
入力信号変化に対して、信号函及び変化時刻を記録する
第二ステップと、第一ステップで記録された最大遅延時
のフリップフロップ論理素子の入力信号変化、第二ステ
・ツブで記録された最小遅延時のフリップフロップ論理
素子の入力信号変化及び、前記論理回路に対してあらか
じめ定められた安定動作を保証するための制約条件をも
とにフリップフロッグ素子の安定動作を検証する第三ス
テップを有する。
となる論理回路と等価な論理シミュレーション用の論理
回路モデル上の各論理素子に最大遅延時間を設定して論
理シミュレーションを実行し、前記論理回路モデル上の
フリップフロップ論理素子のすべての入力信号変化に対
して、信号値及び変化時刻を記録する第一ステップと、
前記論理回路モデル上の各論理素子に最小遅延時間を設
定して前記論理回路シミュレーションを実行し、前記論
理回路モデル上のフリップフロップ論理素子のすべての
入力信号変化に対して、信号函及び変化時刻を記録する
第二ステップと、第一ステップで記録された最大遅延時
のフリップフロップ論理素子の入力信号変化、第二ステ
・ツブで記録された最小遅延時のフリップフロップ論理
素子の入力信号変化及び、前記論理回路に対してあらか
じめ定められた安定動作を保証するための制約条件をも
とにフリップフロッグ素子の安定動作を検証する第三ス
テップを有する。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す。第１図において、本
発明の一実施例は、論理回路モデルを構築するステップ
１と、論理回路モデル、上の各論理素子に対して最大遅
延値を設定して論理回路シミュレーションを行なうステ
ップ２と、論理回路モデル上の各論理素子に対して最小
遅延値を設定して論理回路シミュレーションを行なうス
テ・ツブ３と、フリップフロップ論理素子の安定動作の
検証を行なうステップ４とを含む。
発明の一実施例は、論理回路モデルを構築するステップ
１と、論理回路モデル、上の各論理素子に対して最大遅
延値を設定して論理回路シミュレーションを行なうステ
ップ２と、論理回路モデル上の各論理素子に対して最小
遅延値を設定して論理回路シミュレーションを行なうス
テ・ツブ３と、フリップフロップ論理素子の安定動作の
検証を行なうステップ４とを含む。
第２図は検証の対象となる論理回路の一部の例を示す。
第２図において、本発明の一実施例での検証の対象とな
るフリ・ツブフロップ論理素子２０１は各入力端子に他
の入力端子と識別するための記号り、Ｃが付与されてい
る。ここで、論理回路の安定動作を保証するための制約
条件は、フリップフロップ論理素子２０１の入力端子り
、Ｃの信号変化に対する制約条件として表現される。
るフリ・ツブフロップ論理素子２０１は各入力端子に他
の入力端子と識別するための記号り、Ｃが付与されてい
る。ここで、論理回路の安定動作を保証するための制約
条件は、フリップフロップ論理素子２０１の入力端子り
、Ｃの信号変化に対する制約条件として表現される。
第３図は本発明の一実施例における制約条件の一例を示
す。第３図において、入力信号３０１はフリップフロッ
プ論理素子２０１の入力端子Ｃの変化を示し、斜線部分
はフリップフロップ論理素子２０１が安定動作をするた
めに入力端子りの変化が禁止される時間帯３０２を示し
ている。
す。第３図において、入力信号３０１はフリップフロッ
プ論理素子２０１の入力端子Ｃの変化を示し、斜線部分
はフリップフロップ論理素子２０１が安定動作をするた
めに入力端子りの変化が禁止される時間帯３０２を示し
ている。
第２図の論理回路に対して第３図を制約条件として上記
４ステツプの検証を試みると、ステップ１では、第２図
の論理回路を論理シミュレーション用の論理回路モデル
に変換し、検証に必要とされるフリップフロップ論理素
子２０１の入力端子り、Ｃには、他の検証に必要としな
い端子と識別するための符号を付与する。
４ステツプの検証を試みると、ステップ１では、第２図
の論理回路を論理シミュレーション用の論理回路モデル
に変換し、検証に必要とされるフリップフロップ論理素
子２０１の入力端子り、Ｃには、他の検証に必要としな
い端子と識別するための符号を付与する。
ステップ２では、ステップ１で作成された論理回路モデ
ルに対して、実測等によってあらかじめ算出されている
各論理素子の最大遅延時間を設定して論理シミュレーシ
ョンを行ない、ステップ１で識別符号が付与されている
フリップフロップ論理素子のすべての入力信号変化を記
録する。
ルに対して、実測等によってあらかじめ算出されている
各論理素子の最大遅延時間を設定して論理シミュレーシ
ョンを行ない、ステップ１で識別符号が付与されている
フリップフロップ論理素子のすべての入力信号変化を記
録する。
ステップ３では、ステップ１で作成された論理回路モデ
ルに対して、実測等によってあらかじめ算出されている
各論理素子の最小遅延時間を設定してステップ２と同一
の入力印加信号を用いて論理シミュレーションを行ない
ステップ１で識別符号が付与されているフリップフロッ
プ論理素子のすべての入力信号変化を記録する。
ルに対して、実測等によってあらかじめ算出されている
各論理素子の最小遅延時間を設定してステップ２と同一
の入力印加信号を用いて論理シミュレーションを行ない
ステップ１で識別符号が付与されているフリップフロッ
プ論理素子のすべての入力信号変化を記録する。
第４図は、ステップ２．３で記録されるフリップフロッ
プ論理素子の入力信号変化を示すテーブルを示す。テー
ブル４０２はステップ２で記録される最大遅延を用いた
論理シミュレーションでのフリップフロップ論理素子の
入力信号変化を示し、このテーブル４０２には各入力信
号変化に対して入力信号が変化したフリップフロップ論
理素子の識別番号、変ｆヒを生じた入力端子の識別記号
、変化の生じた時刻、変化前の信号値、変化後の信号値
が変化の生じた時刻の順に格納される。
プ論理素子の入力信号変化を示すテーブルを示す。テー
ブル４０２はステップ２で記録される最大遅延を用いた
論理シミュレーションでのフリップフロップ論理素子の
入力信号変化を示し、このテーブル４０２には各入力信
号変化に対して入力信号が変化したフリップフロップ論
理素子の識別番号、変ｆヒを生じた入力端子の識別記号
、変化の生じた時刻、変化前の信号値、変化後の信号値
が変化の生じた時刻の順に格納される。
テーブル４０３はステップ３で記録される最小遅延を用
いた論理シミュレーションでのフリップフロップ論理素
子の入力信号変化を示し、このテーブル４０３にはテー
ブル４０２と同一の形式で入力信号変化が格納される。
いた論理シミュレーションでのフリップフロップ論理素
子の入力信号変化を示し、このテーブル４０３にはテー
ブル４０２と同一の形式で入力信号変化が格納される。
テーブル４０１は、入力印加信号の変化時刻を示し、こ
のテーブルにはステップ２．３の論理シミュレーション
で用いられた入力印加信号系列の数だけ、登録されてお
り、各入力印加信号によって生じたフリップフロップ論
理素子の入力信号変化を格納したテーブル４０２．４０
３の開始、終了位置をボインティングしている。
のテーブルにはステップ２．３の論理シミュレーション
で用いられた入力印加信号系列の数だけ、登録されてお
り、各入力印加信号によって生じたフリップフロップ論
理素子の入力信号変化を格納したテーブル４０２．４０
３の開始、終了位置をボインティングしている。
ステップ４では、ステップ２．３で記録されたテーブル
４０１，４０２，４０３から各入力印加信号に対して、
テーブル４０１．４０２からフリップフロップ論理素子
２０１の入力端子りの最も遅い変化時刻しＤＩ、入力端
子Ｃの最も遅い時刻ｔＣ１，テーブル４０１，４０３か
ら同一の入力印加信号に対するフリップフロップ論理素
子２０１の入力端子りの最も早い変化時刻ｔＤ２．入力
端子Ｃの最も早い変化時刻ｔＣ２を算出する。この算出
結果を用いて、（ｔ（：１＋ｔ２）がｔ。２より小さい
かまたは、（ｔｃ２ｔｌ）がｔＤｌより大きいことを判
定することにより第３図の制約条件の検証を行なう。
４０１，４０２，４０３から各入力印加信号に対して、
テーブル４０１．４０２からフリップフロップ論理素子
２０１の入力端子りの最も遅い変化時刻しＤＩ、入力端
子Ｃの最も遅い時刻ｔＣ１，テーブル４０１，４０３か
ら同一の入力印加信号に対するフリップフロップ論理素
子２０１の入力端子りの最も早い変化時刻ｔＤ２．入力
端子Ｃの最も早い変化時刻ｔＣ２を算出する。この算出
結果を用いて、（ｔ（：１＋ｔ２）がｔ。２より小さい
かまたは、（ｔｃ２ｔｌ）がｔＤｌより大きいことを判
定することにより第３図の制約条件の検証を行なう。
以上説明したように本発明は、論理装置の製造上のばら
つき、実動作時における環境条件の変動を考慮して定め
られた各論理素子の最大遅延時間、最小遅延時間をもと
にタイミング検証を行なうことにより、論理装置の実動
作時に生じる不具合を設計時に正確に検証することがで
きる効果がある。
つき、実動作時における環境条件の変動を考慮して定め
られた各論理素子の最大遅延時間、最小遅延時間をもと
にタイミング検証を行なうことにより、論理装置の実動
作時に生じる不具合を設計時に正確に検証することがで
きる効果がある。
第１図は、本発明の一実施例を示すフローチャ＝１・、
第２図は、本発明の実施例における論理回路を示す図、
第３図は第２図の論理回路に対するタイミング上の制約
条件を示す図、第４図は、本発明の一実施例で用いられ
るテーブルを示す図である。 １′〜４・・・各ステップ、２０１・・・論理素子、３
０１・・・入力信号、３０２・・・禁止時間帯。
第２図は、本発明の実施例における論理回路を示す図、
第３図は第２図の論理回路に対するタイミング上の制約
条件を示す図、第４図は、本発明の一実施例で用いられ
るテーブルを示す図である。 １′〜４・・・各ステップ、２０１・・・論理素子、３
０１・・・入力信号、３０２・・・禁止時間帯。
Claims (1)
- 【特許請求の範囲】 論理回路上のフリップフロップ論理素子の安定動作を保
証するためにあらかじめ定められた制約条件が前記論理
回路において満たされているかを、前記論理回路と等価
な論理モデルを電子計算機上に構築し、外部から与えら
れる入力印加信号刺激をもとに実行される論理回路シミ
ュレーションを用いてチェックする方法において、 前記論理回路モデル上に各論理素子に最大遅延時間を設
定して前記論理回路シミュレーションを実行し、前記論
理回路モデル上のフリップフロップ論理素子のすべての
入力信号変化に対して、信号値及び変化時刻を記録する
第一ステップと、前記論理回路モデル上の各論理素子に
最小遅延時間を設定して前記論理回路シミュレーション
を実行し、前記論理回路モデル上のフリップフロップ論
理素子のすべての入力信号変化に対して信号値及び変化
時刻を記録する第二ステップと、第一ステップで記録さ
れた最大遅延時のフリップフロップ論理素子の入力信号
変化、第二ステップで記録された最小遅延時のフリップ
フロップ論理素子の入力信号変化及び、前記制約条件を
もとにフリップフロップ素子の安定動作を検証する第三
ステップを有することを特徴とする論理回路のタイミン
グ検証方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63190457A JPH0239249A (ja) | 1988-07-28 | 1988-07-28 | 論理回路のタイミング検証方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63190457A JPH0239249A (ja) | 1988-07-28 | 1988-07-28 | 論理回路のタイミング検証方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0239249A true JPH0239249A (ja) | 1990-02-08 |
Family
ID=16258438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63190457A Pending JPH0239249A (ja) | 1988-07-28 | 1988-07-28 | 論理回路のタイミング検証方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0239249A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0528210A (ja) * | 1991-07-19 | 1993-02-05 | Nec Corp | タイミング検証システム |
-
1988
- 1988-07-28 JP JP63190457A patent/JPH0239249A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0528210A (ja) * | 1991-07-19 | 1993-02-05 | Nec Corp | タイミング検証システム |
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