JP3104830B2 - 論理シミュレーション用ｃａｄ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理回路の動作を検証
する際に用いられる論理シミュレーション用ＣＡＤ（co
mputer aided design ）装置に係り、特に、設計中の論
理回路中のタイミングエラーをより能率よく見出し、
又、その原因を検討する上でより有用な情報を得ること
ができる論理シミュレーション用ＣＡＤ装置に関する。

【０００２】

【従来の技術】コンピュータ装置が広く普及し、又ソフ
トウェア技術が進歩することによって、例えばＥＷＳ
（engineering workstation ）等のコンピュータ装置を
用いたＣＡＤ装置が、例えば半導体集積回路等に組み込
む論理回路の設計にも広く用いられるようになってい
る。このような論理回路設計用ＣＡＤ装置においては、
例えば階層設計の考え方を基幹とし、例えば隣接する論
理回路素子の集合によってブロックを定義しながら、
又、該ブロックに対応するブロックシンボルを用いなが
ら順次論理回路を設計する。このように設計された論理
回路において、実際に用いられた論理ゲートについての
情報を、例えばインスタンステーブルへと記憶する。
又、用いられる論理ゲートや入力端子や出力端子を接続
する配線に関する情報を、例えばネットテーブル等に書
き込んでいく。

【０００３】又、このような論理回路設計用ＣＡＤ装置
にて設計され、前述のようなテーブル情報として記憶さ
れたものを用い、設計された論理回路をコンピュータ装
置上で模擬的に動作させるという論理シミュレータも広
く用いられるようになっている。この論理シミュレータ
は、その論理シミュレーションにあたって、設計された
論理回路の配線の長さを種々の条件下で仮配線長として
求め、対象となる論理回路中の各論理ゲートの論理演算
をコンピュータ装置上でシミュレーションしながら、設
計された論理回路を論理シミュレーションするというも
のである。

【０００４】又、このような論理シミュレータにおいて
は、最近では、論理回路の誤動作の原因となる、いわゆ
るスパイクについての検討をも行えるようになってい
る。

【０００５】このスパイクとは、設計対象となる論理ゲ
ートのそのゲート遅延、即ちその論理ゲートへと信号が
入力されてからその出力の論理状態が変化するまでの遅
延時間より幅の狭いパルスである。通常、ゲート遅延よ
り幅の広いパルスが入力されると、論理ゲートは該ゲー
ト遅延だけ遅延された後に、対応する論理状態を出力す
る。しかしながら、このようなゲート遅延より幅の狭い
パルス、即ちスパイクが入力されると、その論理ゲート
の出力は全く変化しない。即ち、そのゲート遅延より短
時間だけＨ状態となるスパイクが入力されても、その論
理ゲートの出力は、Ｌ状態の入力に対応する論理状態の
ままとなってしまう。

【０００６】このようなスパイクが発生してしまうと、
伝播したスパイクによって論理回路に誤動作を生じさせ
てしまう恐れがある。このため、論理シミュレータにお
いて、このようなスパイクの発生を検出したり、検出さ
れたスパイクに関するメッセージを、スパイクメッセー
ジと称して出力するもの等、種々のものがある。

【０００７】例えば、トランスポートモデルを用いたス
パイク検出を行う論理シミュレータでは、発生したスパ
イクをそのまま対象となる論理回路へと伝播させる。一
方、イナーシャルモデルを用いたスパイク発生検出を行
う論理シミュレータは、論理シミュレーション中にスパ
イクが発生した場合、発生した該スパイクを論理シミュ
レーション対象となる論理回路中へは伝播させず、該ス
パイク発生及びこれに関する情報を利用者へと伝達する
スパイクメッセージを、例えばプリンタ等へと印字出力
する。

【０００８】前記トランスポートモデルを使うものにつ
いても、又前記イナーシャルモデルを使うものについて
も、このようにスパイクの発生を検出しながら論理シミ
ュレーションすることで、論理シミュレーションされる
論理回路の誤動作の可能性のある部分をより効果的に見
出すことができ、論理回路設計作業能率を向上させるこ
とができる。

【０００９】しかしながら、前述のトランスポートモデ
ルを用いたスパイク発生検出の場合、論理シミュレーシ
ョン中にスパイクが発生したとしても、前述のイナーシ
ャルモデルを用いたもののようなスパイクメッセージは
出力されず、論理シミュレータの利用者は、例えばスパ
イクの発生を確認することが困難であり、又例えばスパ
イクの発生源を特定したり、根本的な論理回路の修正が
難しいという問題がある。更に、該トランスポートモデ
ルを用いたスパイク発生検出を行う論理シミュレータで
は、発生したスパイクを順次論理回路中を伝播させるた
め、シミュレーション処理が増大しシミュレーション速
度が低下してしまう。例えば、スパイクが多量に発生し
た場合には、そのスパイク発生数に対応したシミュレー
ション処理に関する多量のイベントが発生してしまい、
前述のイナーシャルモデルを用いたものより、格段にシ
ミュレーション速度が低下してしまう。

【００１０】一方、前述のイナーシャルモデルを用いた
スパイク発生検出を行う論理シミュレータでは、１つの
スパイクが発生したとしても、これによって多数のスパ
イクメッセージが出力されてしまうことが多いため、ス
パイクメッセージを利用者が解析することが非常に困難
であった。例えば、複数のスパイクが発生した場合に
は、多数のスパイクメッセージが出力されてしまい、利
用者はこのような多数のスパイクメッセージを解析する
ことは実質不可能であった。

【００１１】このような論理シミュレーション用ＣＡＤ
装置を用いて設計される論理回路において、同期式順序
回路を有するものが少なくない。

【００１２】特に、このような論理シミュレーション用
ＣＡＤ装置を用いて設計されるもので、ＡＳＩＣ（appl
ication specific integrated circuit ）へと組込まれ
る論理回路においては、その同期式順序回路の比率が大
きい。

【００１３】論理回路は、一般に、組合せ回路と、順序
回路とに大別することができる。前記組合せ回路は、現
在の入力のみで所定の論理演算を行い、この論理演算結
果を出力するというものである。一方、前記順序回路
は、出力を現在の入力のみでは定めず、入力や該順序回
路の過去の履歴に依存して定めるというものである。該
順序回路は、その入力の過去の履歴や当該順序回路の過
去の履歴を記憶するために、フリップフロップやラッチ
等の、論理状態を保持する回路を備えている。又、この
ような順序回路には、非同期式順序回路と称するもの
と、同期式順序回路と称するものとに大別することがで
きる。

【００１４】この非同期式順序回路は、出力を現在の入
力のみでは定めず、入力や該順序回路の過去の履歴に依
存して定めると共に、入力や該順序回路の状態が変化し
た場合には、逐次出力が変化するというものである。一
方、前記同期式順序回路は、その出力の状態変化や、場
合によってはその内部の状態変化を、所定のクロック、
一般にはシステムクロックと称するものを用いて同期さ
せている。

【００１５】このような非同期式順序回路、又、同期式
順序回路においては、タイミングエラーと称する、論理
回路の動作異常や不具合が生じてしまうことがある。

【００１６】このタイミングエラーは、特に、フリップ
フロップやラッチ回路等の論理状態を保持する回路（以
降、単にフリップフロップと称する）にて生じるもであ
る。これは、フリップフロップのデータ系入力へと入力
される信号と、クロック系入力へと入力される信号との
タイミング関係が、所望するものとはならず、ずれを生
じてしまうために発生するものである。

【００１７】このデータ系入力は、例えばＤ型フリップ
フロップでは入力Ｄであり、ＪＫ型フリップフロップで
は入力Ｊや入力Ｋであり、保持させる論理状態を入力す
るための入力である。又、前記クロック系入力は、クロ
ック入力を有するＤ型フリップフロップやＪＫフリップ
フロップやマスタスレーブ型フリップフロップにおけ
る、そのクロック入力ＣＫ等である。

【００１８】例えばフリップフロップのデータ系入力の
前段や、場合によってはクロック系入力の前段には、何
等かの組合せ回路が存在するものである。このような組
合せ回路に含まれる多数のゲートを通過する際の信号の
遅延時間は、設計者が予想するものと異なってしまう場
合もある。このような場合に、前述のような前記データ
系入力への信号と前記クロック系入力への信号とのタイ
ミングずれによるタイミングエラーが生じてしまうもの
である。

【００１９】又、前記タイミングエラーには、フリップ
フロップのデータ系入力へと入力される信号へとスパイ
クが混入してしまったり、あるいは、フリップフロップ
のクロック系入力へと入力される信号へとスパイクが混
入してしまう場合に生じてしまうものもある。前述の如
く、スパイクは対象となるゲートの遅延時間より幅の狭
いパルスであるが、このようなスパイクがフリップフロ
ップの前記データ系入力や、前記クロック系入力へと混
入してしまうと、そのフリップフロップが誤動作してし
まう恐れがある。

【００２０】従来から、このようなタイミングエラーに
ついても、論理シミュレーションの段階で、あるいはそ
れ以前の段階で発見するよう努力されている。

【００２１】例えば、前述のようなフリップフロップの
データ系入力へと入力される信号とクロック系入力へと
入力される信号とのタイミングずれによるタイミングエ
ラーについては、設計者が問題となり得る組合せ回路の
信号経路を、手作業で見付けることによって行われてい
る。あるいは、スタティックパス解析と称する解析を行
い、問題となり得る信号経路の遅延値がより小さくなる
ように回路の修正等を行うようにしている。

【００２２】例えば、前述のトランスポートモデルの論
理シミュレーションにおいては、スパイクが発生した場
合、該スパイクは次段の回路へと順次伝播されるので、
該スパイクによってフリップフロップにタイミングエラ
ーが発生した場合、該タイミングエラーに係るメッセー
ジが出力される。従って、このようなトランスポートモ
デルでのシミュレーションの際、対象となる論理回路中
のフリップフロップでタイミングエラーが発生した場合
には、設計者はそのタイミングエラーが発生したフリッ
プフロップから論理回路を順次手作業で辿り、該タイミ
ングエラーの原因となるスパイクの発生箇所を見付ける
ようにしている。

【００２３】一方、前述のようなスパイクを原因とした
タイミングエラーについては、論理シミュレーションの
際に発見されるスパイク発生に基づいて、これによって
生じてしまうタイミングエラーを、殆ど手作業で見付け
るようにしている。例えば、前記イナーシャモデルの論
理シミュレーションにて得られたスパイクメッセージに
基づき、論理シミュレーションにて発見されたスパイク
が伝播し得るフリップフロップを手作業で見出し、これ
によって、タイミングエラーの発生し得るフリップフロ
ップを見出すようにしている。

【００２４】

【発明が達成しようとする課題】しかしながら、このよ
うに様々な設計能率の向上が検討され、又、過去に比べ
て論理シミュレーション用ＣＡＤ装置による設計支援さ
れる分野が拡がり、設計作業の能率向上が図られている
ものの、より一層の能率向上が望まれるものである。

【００２５】例えば、現在において手作業にて行われて
いる作業を、論理シミュレーション用ＣＡＤ装置にてよ
り一層の自動化を図ることが望まれている。例えば、前
述のようなタイミングエラーの原因を見出す作業につい
ても、多くの手作業が存在している。

【００２６】例えば、前述のようなトランスポートモデ
ルでの論理シミュレーションを行った場合については、
前述のように、タイミングエラーメッセージにてタイミ
ングエラーの発生を即座に知り得る。しかしながら、得
られたタイミングエラーメッセージのタイミングエラー
の原因を見出すことは、多くの手作業を要するものであ
る。即ち、このようなフリップフロップのデータ系入力
へ入力される信号とクロック系入力へ入力される信号と
のタイミングずれによるタイミングエラーについては、
そのタイミングエラーが発生してしまったフリップフロ
ップの、データ系入力やクロック系入力から、順次前段
へと、手作業にて論理回路を辿る作業が必要となってい
た。タイミングエラーが発生してしまったフリップフロ
ップから、手作業にて、順次前段へと論理回路を辿り、
そのタイミングエラーの原因となるスパイクを発生して
いる箇所を見出さなければならない。このような作業
は、対象となる論理回路が大規模になると、実質的に不
可能となってしまうものである。

【００２７】又、前述のようなスパイクによるタイミン
グエラーについても、多くの手作業が生じるものであ
る。例えば、前述のようなイナーシャモデルの論理シミ
ュレーションを用いた場合、スパイクが発生する毎にス
パイクメッセージが生成される。このスパイクメッセー
ジ毎に、発生したスパイクが伝播し入力されるフリップ
フロップを見出すという手作業は、非常に手間がかかる
ものである。又、対象となる論理回路の規模が大きくな
るなどすると、このようなイナーシャルモデルの論理シ
ミュレーションを一介のみ行っただけでも、非常に多く
のスパイクメッセージが発生する場合がある。このよう
な場合には、タイミングエラーの発生の可能性を判断す
ることは非常に困難になってしまう。

【００２８】本発明は、前記従来の問題点を解決するべ
くなされたもので、設計中の論理回路中のタイミングエ
ラーをより能率よく見出し、又、その原因を検討する上
でより有用な情報を得ることができる論理シミュレーシ
ョン用ＣＡＤ装置を提供することを目的とする。

【００２９】

【課題を達成するための手段】本発明は、論理回路の動
作を検証する際に用いられる論理シミュレーション用Ｃ
ＡＤ装置において、論理シミュレーション対象となる論
理回路の接続情報に関するデータを格納する論理接続情
報格納手段と、イナーシャモデルの論理シミュレーショ
ンによって得られたスパイクの発生及びその発生箇所を
少なくとも示すスパイクメッセージに関するデータを格
納するスパイクメッセージ格納手段と、トランスポート
モデルの論理シミュレーションによって得られたタイミ
ングエラーの発生及びその発生箇所を少なくとも示すタ
イミングエラーメッセージに関するデータを格納するタ
イミングエラー格納手段と、該タイミングエラー格納手
段に格納されるデータにて識別されるタイミングエラー
のそのタイミングエラー発生箇所から入力側へと、前記
論理接続情報格納手段に格納されるデータに従いながら
トレースし、該トレースの間、前記スパイクメッセージ
格納手段に格納されるデータに従い、そのタイミングエ
ラーの原因となり得るスパイクを検出するネットトレー
ススパイク検出手段とを備えたことにより、前記課題を
達成したものである。

【００３０】又、前記論理シミュレーション用ＣＡＤ装
置において、更に、論理シミュレーション対象となる論
理回路中に用いられるフリップフロップ等の状態保持回
路の存在及びその論理回路中でのその位置に関するデー
タが予め格納されるトレース終点格納手段を備えるよう
にし、又、前記ネットトレーススパイク検出手段が、タ
イミングエラーの原因となり得るスパイクを検出しなが
らトレースしている際に、前記トレース終点格納手段に
格納されるデータにて示される前記状態保持回路に到達
した場合、そのトレースを中止するものであることによ
り、前記課題を達成すると共に、その処理時間が不必要
に延長され、結果として無駄な処理時間が生じてしまう
ことを低減するようにしたものである。

【００３１】又、前記論理シミュレーション用ＣＡＤ装
置において、更に、スパイク影響時間が予め格納されて
いるスパイク影響時間格納手段を備えるようにし、又、
前記スパイクメッセージ格納手段が、発生したスパイク
について、その発生時刻に関するデータをも格納するも
のであって、前記タイミングエラー格納手段が、発生し
たタイミングエラーについて、その発生時刻に関するデ
ータをも格納するものであって、前記ネットトレースス
パイク検出手段が、トレース中にタイミングエラーの原
因となり得るスパイクを検出した際、該スパイクの発生
時刻とこのトレースに関するタイミングエラーの発生時
刻との間の時間が、前記スパイク影響時間より長い場合
には、このスパイクの検出を無視するものであることに
より、前記課題を達成すると共に、見出されるタイミン
グエラーの原因について、より確からしいもののみによ
り限定し、不必要な情報の削減をも図るようにしたもの
である。

【００３２】

【作用】本発明は、前述のようなタイミングエラーを見
出したり、又、その原因を検討する際に、手作業とな
り、その作業の能率向上について障害となっており、且
つ、自動化が可能なものを見出しなされたものである。
又、このような自動化の具体的な手段となる装置構成を
見出しなされたものである。

【００３３】この自動化の装置構成について、本発明に
おいては、前述のようなイナーシャモデルの論理シミュ
レーションの結果と、前述のようなトランスポートモデ
ルの論理シミュレーションの結果とを共に用いるとい
う、極めて独創的な着眼点に基づいてなされたものであ
る。

【００３４】図１は、本発明の要旨を示すブロック図で
ある。

【００３５】この図１に示される如く、本発明の論理シ
ミュレーションＣＡＤ装置においては、論理接続情報格
納手段１２と、スパイクメッセージ格納手段１４と、タ
イミングエラー格納手段１５と、ネットトレーススパイ
ク検出手段１７とを備える。又、この図１に示される論
理シミュレータ１０は、本発明の論理シミュレーション
用ＣＡＤ装置へと内蔵されていてもよく、あるいは本発
明の論理シミュレーション用ＣＡＤ装置に対して、外付
け、あるいは別置であってもよい。

【００３６】まず、前記論理接続情報格納手段１２は、
設計中の対象となる論理回路を記憶するものである。具
体的には、論理シミュレーション対象となる論理回路の
接続情報に関するデータを格納するものである。該論理
接続情報格納手段１２は、例えば、設計中の対象となる
論理回路に用いられている論理ゲートに関するデータ
や、又、このような論理ゲート間を接続する配線等に関
する情報である。なお、前記ネットトレーススパイク検
出手段１７で用いられる、本発明において主として用い
られる情報は、特に、論理ゲート間を接続する配線に関
する情報である。

【００３７】前記論理シミュレータ１０は、前述のよう
なイナーシャモデルでの論理シミュレーションを実行す
ることが可能であり、又、前述のようなトランスポート
モデルでの論理シミュレーションをも実効可能なもので
ある。本発明はこのような論理シミュレータ１０を具体
的に限定するものではない。

【００３８】例えば、該論理シミュレータ１０は、前述
のようなイナーシャモデルの論理シミュレーションを行
うものと、前述のようなトランスポートモデルの論理シ
ミュレーションを行うものとを、単に組合せたものであ
ってもよい。あるいは、１つの論理シミュレータにて、
例えば動作条件等の設定によって、前述のようなイナー
シャモデルの論理シミュレーションを行ったり、又、前
述のようなトランスポートモデルの論理シミュレーショ
ンをも行えるようにしたものであってもよい。

【００３９】即ち、該論理シミュレータ１０は、前述の
ようなイナーシャモデルの論理シミュレーションを実行
した際には、その際に発見されるスパイクの発生及びそ
の発生箇所を少なくとも示すスパイクメッセージが生成
されるものであればよく、且つ、前述のようなトランス
ポートモデルの論理シミュレーションを実行した際に
は、その際に発見されるタイミングエラーの発生及びそ
の発生箇所を少なくとも示すタイミングエラーメッセー
ジを生成するものであればよい。

【００４０】前記スパイクメッセージ格納手段１４は、
前記論理シミュレータ１０による前述のようなイナーシ
ャモデルの論理シミュレーションによって得られたスパ
イクの発生、及びその発生箇所を少なくとも示す、スパ
イクメッセージに関するデータを格納するものである。
又、前記タイミングエラー格納手段１５は、前記論理シ
ミュレータ１０による前述のようなトランスポートモデ
ルの論理シミュレーションによって得られたタイミング
エラーの発生、及びその発生箇所を少なくとも示す、タ
イミングエラーに関するデータを格納するものである。

【００４１】前記ネットトレーススパイク検出手段１７
は、前記タイミングエラー格納手段１５に格納されるデ
ータにて識別されるタイミングエラーの、そのタイミン
グエラー発生箇所から入力側へと、前記論理接続情報格
納手段１２に格納されるデータに従ながらトレースす
る。又、このようなトレースの間、該ネットトレースス
パイク検出手段１７は、前記スパイクメッセージ格納手
段１４に格納されるデータに従い、そのタイミングエラ
ーの原因となり得るスパイクを検出する。

【００４２】より具体的には、該ネットトレーススパイ
ク検出手段１７においては、まず、前記タイミングエラ
ー格納手段１５に格納されるタイミングエラーメッセー
ジに関するデータを読出す。このデータは、対象となる
論理回路中において、タイミングエラーが発生してしま
っているフリップフロップを少なくとも示すデータを含
む。

【００４３】前記ネットトレーススパイク検出手段１７
では、このようにタイミングエラーが発生してしまって
いるフリップフロップから順次入力側へとトレースす
る。このようなトレースは、前記論理接続情報格納手段
１２へと格納されている論理シミュレーション対象とな
る論理回路の、その接続情報に関するデータに基づいた
ものである。

【００４４】このようなトレースの間、該ネットトレー
ススパイク検出手段１７は、前記スパイクメッセージ格
納手段１４へと格納されているスパイクメッセージに関
するデータを参照する。このようなトレースの間、前記
スパイクメッセージに関するデータで示されるスパイク
が発生した箇所に到達した場合、このスパイクはタイミ
ングエラーの原因となり得るものである。即ち、該ネッ
トトレーススパイク検出手段１７は、このようなタイミ
ングエラーの原因となり得るものを検出するものとなっ
ている。

【００４５】以上説明したとおり、本発明においては、
前述のようなイナーシャモデルの論理シミュレーション
の結果と、前述のようなトランスポートモデルの論理シ
ミュレーションの結果とをより有効に用いながら、従来
人手によっていた作業の自動化を図り、設計中の論理回
路中のタイミングエラーをより能率良く見出し、又、そ
の原因を検討する上でより有用な情報を得ることができ
る。

【００４６】なお、本発明はこれに限定されるものでは
ないが、前記図１にも示されるトレース終点格納手段２
２をも備えるようにしてもよい。

【００４７】該トレース終点格納手段２２は、論理シミ
ュレーション対象となる論理回路中に用いられるフリッ
プフロップ等の状態保持回路の存在及びその論理回路中
でのその位置に関するデータが予め格納されるものであ
る。又、このように該トレース終点格納手段２２を備え
るようにする際、前記ネットトレーススパイク検出手段
１７は、タイミングエラーの原因となり得るスパイクを
検出しながらトレースしている際に、前記トレース終点
格納手段に格納されるデータにて示される前記状態保持
回路に到達した場合、そのトレースを中止するものとす
る。

【００４８】このような中止機能を備えた該ネットトレ
ーススパイク検出手段１７及び前記トレース終点格納手
段２２は、あるフリップフロップへとタイミングエラー
が発生した場合、該タイミングエラーの原因となり得る
スパイクは、そのタイミングエラーが発生してしまった
フリップフロップの前段での組合せ回路中に存在すると
いう点に着目し、考えられたものである。即ち、そのタ
イミングエラーが発生してしまったフリップフロップの
入力の前段側に別のフリップフロップの出力が存在する
場合、発生したタイミングエラーの原因は、これら２つ
のフリップフロップ間に存在する組合せ回路中で生じる
スパイクであるということに着目したものである。

【００４９】従って、前記ネットトレーススパイク検出
手段１７によって入力側へと順次トレースする際、前記
トレース終点格納手段２２に格納されるデータにて示さ
れる前記状態保持回路、例えばフリップフロップに到達
した場合、そのトレースを中止することで、タイミング
エラーの原因が見出し得る可能性の無いトレースを中止
することができ、不必要な処理時間の浪費を軽減するこ
とができる。

【００５０】なお、本発明はこれに限定するものではな
いが、前記図１に示されるスパイク影響時間格納手段２
４をも備えるようにしてもよい。

【００５１】該スパイク影響時間格納手段２４を備える
場合には、前記スパイクメッセージ格納手段１４及び前
記タイミングエラー格納手段１５及び前記ネットトトレ
ーススパイク検出手段１７についても、これに対応させ
る。

【００５２】即ち、まず、前記スパイクメッセージ格納
手段１４については、発生したスパイクについては、そ
の発生時刻に関するデータをも格納するものとする。
又、前記タイミングエラー格納手段１５については、発
生したタイミングエラーについて、その発生時刻に関す
るデータをも格納するものであるようにする。前記論理
シミュレータ１０については、このような発生時刻を検
出し、生成できるものとする。前記ネットトレーススパ
イク検出手段１７については、そのトレース中にタイミ
ングエラーの原因となり得るスパイクを検出した際、該
スパイクの発生時刻とこのトレースに関するタイミング
エラーの発生時刻との間の時間が、前記スパイク影響時
間より長い場合には、このスパイクの検出を無視するよ
うなものである。即ち、該ネットトレーススパイク検出
手段１７は、トレース中にタイミングエラーの原因とな
り得るスパイクを検出した際、まず、前記スパイクメッ
セージ格納手段１４へと格納されるデータに基づいた、
発生した該スパイクの発生時刻と、そのとき行われてい
るトレースに関する、前記タイミングエラー格納手段１
５に格納されるデータに基づいたタイミングエラーの発
生時刻とを参照し、これら時刻間の時間を求める。

【００５３】該ネットトレーススパイク検出手段１７
は、このような時間が、前記スパイク影響時間格納手段
２４へと予め格納されている前記スパイク影響時間より
長い場合には、検出したスパイクは、あるフリップフロ
ップにて発生したタイミングエラーについてトレースし
ている、そのタイミングエラーとは関係ないものとし
て、該スパイクの検出を無視するようにする。これによ
って、タイミングエラーの原因としてより確かなスパイ
クのみを検出することができ、不必要な情報を削減する
ことができ、より有用な情報を提供することが可能とな
る。

【００５４】なお、図２は、本発明の要旨を示すフロー
チャートである。

【００５５】本発明はこのフローチャートに限定される
ものではないが、この図２のフローチャートは、前記図
１を用いた処理の流れを示すものとなっている。

【００５６】この図２において、まずステップ１１２で
は、前記論理シミュレータ１０において行われる前述の
ようなイナーシャモデルでの論理シミュレーションと、
同じく前記論理シミュレータ１０で行われる前述のよう
なトランスポートモデルでの論理シミュレーションとに
用いるデータの入力を行う。例えば、前記論理接続情報
格納手段１２への、論理回路の接続情報に関するデータ
の設定等を行う。

【００５７】続いてステップ１１４では、前記論理シミ
ュレータ１０において、前述のようなイナーシャモデル
での論理シミュレーションを行う。このイナーシャモデ
ルでの論理シミュレーションの結果は、前記スパイクメ
ッセージ格納手段１４へと格納される。又、続くステッ
プ１１６では、前記論理シミュレータ１０において、前
述のようなトランスポートモデルでの論理シミュレーシ
ョンを行う。このトランスポートモデルでの論理シミュ
レーションの結果は、前記タイミングエラー格納手段１
５へと格納される。なお、これらステップ１１４及びス
テップ１１６については、いずれが先に実行されてもよ
い。

【００５８】続いてステップ１１８では、前記ネットト
レーススパイク検出手段１７で用いるデータの設定を行
う。例えば、前記トレース終点格納手段２２へ格納され
るデータや、前記スパイク影響時間格納手段２４へ格納
されるデータを入力する。なお、このステップ１１８で
行われるデータ入力は、次に述べるステップ１２２より
以前に行われていればよく、例えば、前述のステップ１
１２にて、合せて行うようにしてもよい。

【００５９】続いてステップ１２２では、前記ネットト
レーススパイク検出手段１７にて、タイミングエラーの
原因の検出を行う。これは、前記タイミングエラー格納
手段１５に格納されるデータにて識別されるタイミング
エラーそれぞれについて、そのタイミングエラー発生箇
所から順次入力側へとトレースしながら行う。又、この
ようなトレースの際には、前述の如く、前記論理接続情
報格納手段１２へと格納されるデータや、前記スパイク
メッセージ格納手段１４へと格納されるデータが用いら
れ、タイミングエラーの原因となりと得るスパイクが検
出される。

【００６０】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００６１】まず、本発明が適用された実施例の論理シ
ミュレーション用ＣＡＤ装置は、前記図１に示した構成
となっている。

【００６２】特に、本実施例においては、前記図１に示
される前記論理接続情報格納手段１２が、図３に示され
る論理接続情報記憶装置１２a となっている。前記図１
に示される前記スパイクメッセージ格納手段１４が、図
４に示すスパイクメッセージ記憶装置１４a となってい
る。前記図１に示す前記タイミングエラー格納手段１５
が、図５に示すタイミングエラー記憶装置１５a となっ
ている。前記図１に示す前記トレース終点格納手段２２
及び前記スパイク影響時間格納手段２４は、それぞれ、
補助記憶装置に記憶されるトレース終点テーブル２２a
及びスパイク影響時間テーブル２４a となっている。

【００６３】まず、前記図３は、本実施例で用いられる
前記論理接続情報記憶装置の構成を示すブロック図であ
る。

【００６４】この図３に示す如く、前記論理接続情報記
憶装置１２a は、論理接続情報ファイル１２b と、トレ
ースネットテーブル１２c と、接続先テーブル１２d と
により構成されている。

【００６５】まず、前記論理接続情報ファイル１２b
は、論理シミュレーション対象となる論理回路の接続情
報に関するデータが格納されている。又、このような対
象となる論理回路に用いられる論理ゲートに関するデー
タ等も格納されている。この論理接続情報ファイル情報
ファイル１２b へと格納されているデータは、前記論理
シミュレータ１０にて、前述のようなイナーシャモデル
の論理シミュレーションや、前述のようなトランスポー
トモデルの論理シミュレーションを実行する際に用いら
れる。

【００６６】なお、前記トレースネットテーブル１２c
及び前記接続先テーブル１２d は、図６や図７に示すフ
ローチャートを用いて後述する処理の、その能率向上を
図るため、前記論理接続情報ファイル１２b から生成さ
れるものである。

【００６７】前記図４は、本実施例で用いられる前記ス
パイクメッセージ記憶装置の構成を示すブロック図であ
る。

【００６８】この図４に示す如く、前記スパイクメッセ
ージ記憶装置１４a は、スパイクメッセージファイル１
４b と、スパイクテーブル１４c とにより構成されてい
る。前記スパイクメッセージファイル１４b について
は、前記論理シミュレータ１０にて行われる、前述のよ
うなイナーシャモデルの論理シミュレーションの結果が
格納される。又、前記スパイクテーブル１４c は、図６
や図７のフローチャートを用いて後述する処理の、その
能率を向上するため、前記スパイクメッセージファイル
１４b から生成されるテーブルである。

【００６９】前記図５は、本実施例で用いられる前記タ
イミングエラー記憶装置の構成を示すブロック図であ
る。

【００７０】この図５に示す如く、前記タイミングエラ
ー記憶装置１５a は、タイミングエラーメッセージファ
イル１５b と、タイミングエラーテーブル１５c とによ
り構成されている。まず、前記タイミングエラーメッセ
ージファイル１５b につていは、前記論理シミュレータ
１０にて実行される前述のようなトランスポートモデル
の論理シミュレーションの結果として得られる情報が格
納されるものである。又、前記タイミングエラーテーブ
ル１５c は、図６及び図７のフローチャートにて示され
る処理の、その能率向上を図るため、前記タイミングエ
ラーメッセージファイル１５b から生成されるものであ
る。

【００７１】図６は、本実施例の論理シミュレーション
用ＣＡＤ装置にて行われる処理を示すフローチャートで
ある。

【００７２】この図６においては、特に、本実施例にて
行われる、タイミングエラーの検出及びその原因を検討
する上でより有用な情報を得る処理が示されている。

【００７３】まず、この図６のステップ１４２にて、続
くステップ１４４で行われるイナーシャモデルでの論理
シミュレーションや続くステップ１４６のトランスポー
トモデルでの論理シミュレーション等で用いられるデー
タを入力する。例えば、前記論理接続情報記憶装置１２
a の前記論理接続情報ファイル１２b へと、設計又論理
シミュレーション対象となる論理回路、例えば図８に示
されるような論理回路に関するデータを入力する。この
論理接続情報ファイル１２b へと格納されるデータは、
対象となる論理回路に用いられる論理ゲートに関するデ
ータや、各論理ゲート間を接続する配線等に関するデー
タである。

【００７４】続いてステップ１４４では、前記論理シミ
ュレータ１０にて、前述のようなイナーシャモデルでの
論理シミュレーションが行われる。このイナーシャモデ
ルでの論理シミュレーションの結果は、前記スパイクメ
ッセージ記憶装置１４a 中の前記スパイクメッセージフ
ァイル１４b へと格納される。例えば、前記図８のよう
な論理回路について、図９に示されるようなスパイクメ
ッセージが、前記スパイクメッセージファイル１４b へ
と格納される。なお、この図９に示されるスパイクメッ
セージは、本来、あるいは従来においては、プリンタ等
にて印字出力されるものである。本実施例においては、
このような印字出力されるものを、前記スパイクメッセ
ージファイル１４b へと格納するというものである。

【００７５】続いてステップ１４６では、前記論理シミ
ュレータ１０にて、前述のようなトランスポートモデル
での論理シミュレーションを行う。このトランスポート
モデルでの論理シミュレーションの結果は、前記タイミ
ングエラー記憶装置１５a 中の前記タイミングエラーメ
ッセージファイル１５b へと格納される。このトランス
ポートモデルでの論理シミュレーション結果は、例えば
前記図８に示されるような論理回路については、例えば
図１０に示されるようなものである。この図１０に示さ
れるようなタイミングエラーメッセージは、本来、ある
いは従来においては、プリンタ等にて印字出力されるも
のである。本実施例においては、このように本来印字出
力されるものを、前記タイミングエラーメッセージファ
イル１５b へと格納するようになっている。

【００７６】これら論理シミュレーションが終了した
後、続くステップ１４８では、これ以降のステップにて
用いられるデータの入力を行う。例えば、前記補助記憶
装置中の前記トレース終点テーブル２２へと格納される
データや、同じく前記補助記憶装置中の前記スパイク影
響時間テーブル２４a に格納されるデータを入力する。

【００７７】例えば前記トレース終点テーブル２２a へ
と格納されるデータは、図１３に示されるようなもので
ある。この図１３においては、“ＤＦＦ”、“ＪＫＦ
Ｆ”が示されている。これらは、それぞれ、Ｄ型フリッ
プフロップ及びＪＫ型フリップフロップを示す。即ち、
前記ネットトレーススパイク検出手段１７にてトレース
中に到達した際、そのトレースを中止すべきものとし
て、Ｄ型フリップフロップとＪＫ型フリップフロップが
登録されている。

【００７８】続いてステップ１５２では、前記スパイク
メッセージ記憶装置１４a 中の前記スパイクテーブル１
４c の生成と、前記タイミングエラー記憶装置１５a 中
の前記タイミングエラーテーブル１５c の生成とを行
う。具体的には、例えば前記図９に示されるような前記
スパイクメッセージファイル１４b から、図１１に示さ
れるような前記スパイクテーブル１４c を生成する。
又、前記図１０に示されるような前記タイミングエラー
メッセージファイル１５b から、図１２に示されるよう
な前記タイミングエラーテーブル１５c を生成するとい
うものである。

【００７９】なお、前記図１１に示される前記スパイク
テーブル１４c には、発生したスパイクについて、その
発生時刻（単位：n Ｓ）も格納されている。又、前記図
１２に示される前記タイミングエラーテーブル１５c つ
いては、発生したタイミングエラーについて、その発生
時刻（単位： nＳ）に関するデータも格納されている。

【００８０】続いてステップ１５４では、図７に詳しく
示すような処理を行い、検出されたタイミングエラーに
ついて、そのタイミングエラー発生箇所から入力側へと
順次トレースする。具体的には、まず、前記図１２に示
される前記タイミングエラーテーブル１５c の１つのデ
ータを読出し、タイミングエラーのその発生箇所から入
力側へとトレースする。このトレースは、前記論理接続
情報ファイル１２b を用いる。

【００８１】又、トレース中、例えば前記図１３に示さ
れるような、前記トレース終点テーブル２２b に格納さ
れるデータにて示されるフリップフロップ等の状態保持
回路に到達した場合、そのトレースを中止するようにし
ている。これは、前述したように、あるフリップフロッ
プでタイミングエラーが発生した場合、その原因となり
得るスパイクは、該フリップフロップの入力と、該入力
より前段の他のフリップフロップとの間の組合せ回路中
でのみ発生するためである。

【００８２】例えば図１７に示されるような、設計対象
となり又論理シミュレーション対象となる論理回路につ
いて、フリップフロップＦＦ６やフリップフロップＦＦ
７でタイミングエラーが発生した場合、これらのタイミ
ングエラーの原因となり得るスパイクは、組合せ回路３
２b 中でのみ発生し得るものである。即ち、前記フリッ
プフロップＦＦ６のタイミングエラーについて、その原
因となり得るスパイクは、その前段のフリップフロップ
ＦＦ４やフリップフロップＦＦ５と、当該フリップフロ
ップＦＦ６との間の前記組合せ回路３２b でのみ発生し
得るためである。従って、例えば前記フリップフロップ
ＦＦ６でタイミングエラーが検出された場合、組合せ回
路３２a をトレースすることは無意味である。従って、
本実施例においては、最初に到達したフリップフロップ
等の状態保持回路にて、そのトレースを中止するように
している。

【００８３】又、対象となる論理回路のトレースしたそ
の結果は、前記論理接続情報記憶装置１２a 中の前記ト
レースネットテーブル１２c 及び前記接続先テーブル１
２dへと格納される。

【００８４】例えば前記図８に示されるような対象とな
る論理回路が前記論理接続情報ファイル１２b へと格納
されているとすれば、図１４に示されるような前記トレ
ースネットテーブル１２c が生成され、又、図１５に示
されるような前記接続先テーブル１２d が生成される。

【００８５】なお、このトレースネットテーブル１２c
は、続くステップ１５６の原因スパイク検出処理に用い
られる。

【００８６】又、接続先テーブル１２d については、タ
イミングエラーのうちフリップフロップのデータ系入力
へ入力される信号とクロック系入力へと入力される信号
とのタイミングのずれによるものについて、その原因を
調べる際の情報出力に用いられる。

【００８７】続いてステップ１５６では、前記図１４に
示される前記ネットトレーステーブル１２c と前記図１
１に示される前記スパイクテーブル１４c とを参照し
て、タイミングエラーの原因となり得るスパイクを検出
するという、原因スパイク検出処理を行う。

【００８８】この原因スパイク検出処理は、具体的に
は、まず、ネットトレーステーブル１２c の１つのイン
スタンスについてのデータを読み出す。この読み出され
たインスタンスはタイミングエラーが起きているもので
あり、又、読み出された各接続ピン名に対するネット名
は前ステップで出力側へトレースした結果のものであ
る。このデータのネット名と、例えば前記図１１に示さ
れるような前記スパイクメッセージ１４c のネット名と
を比較して、一致した場合、このスパイクをタイミング
エラーの原因であり得るとする。

【００８９】なお、本実施例においては、前記ネットト
レーステーブル１２c と前記スパイクテーブル１４c と
のネット名が一致した場合、そのスパイク発生時刻とこ
のタイミングエラー発生時刻との間の時間と、前記スパ
イク影響時間テーブル２４aへと格納されている時間と
を比較する。この比較の際、前記スパイク影響時間の方
が短い場合には、この検出されたスパイクを無視する。
これは、前記スパイク影響時間にて示される時間内以前
にそのスパイクが発生していないため、該スパイクはタ
イミングエラーの原因ではないとするものである。

【００９０】前記図６の続くステップ１５８において
は、このようにして得られたタイミングエラーの検出結
果、又その原因となる情報を出力する。具体的には、本
実施例においては、図１６に示されるような情報をプリ
ンタにて印字出力するようにしている。

【００９１】以上説明したとおり、本実施例によれば、
設計中の論理回路中のタイミングエラーをより能率良く
見出し、又、その原因を検討する上でより有用な情報を
得ることができるという優れた効果を得ることができ
る。

【００９２】なお、以降、図９〜図１６に示される印字
出力やテーブルを詳しく説明する。

【００９３】まず、図９は、本実施例の前記論理シミュ
レータから得られるスパイクメッセージを示す線図であ
る。

【００９４】この図９においては、前記スパイクメッセ
ージファイル１４b に格納されたり、必要に応じてプリ
ンタにて印字出力されるものが示されている。この図９
に示されるスパイクメッセージにおいて、各行は１つの
スパイクエラーに対応する。即ち、この図９において
は、３つのスパイクエラーが示されている。

【００９５】例えば、第１行では、時刻３５n Ｓにて、
前記図８のネットＮ５において１つのスパイクが発生し
たことが示されている。第２行においては、時刻８５s
Ｓにて、前記図８のネットＮ５において別のスパイクが
発生したことが示されている。第３行においては、時刻
９３n Ｓで、前記図８のネットＮ６で１つのスパイクが
発生したことが示されている。

【００９６】図１０は、本実施例で用いられる前記タイ
ミングエラーメッセージを示す線図である。

【００９７】この図１０においては、前記タイミングエ
ラーメッセージファイル１５b に格納され、又、必要に
応じてプリンタにて印字出力することが可能な、前記論
理シミュレーションでの前述のようなトランスポートモ
デルの論理シミュレーション結果として得られるタイミ
ングエラーメッセージが示されている。この図１０にお
いて、各行は、１つのタイミングエラーに対応してい
る。即ち、この図１０では、合計４個のタイミングエラ
ーが示されている。

【００９８】まず、第１行においては、パルス幅エラー
が、時刻８７s Ｓにおいて、前記図８の論理ゲートＩ６
の入力ＣＫにて発生したことが示されている。第２行で
は、セットアップタイムエラーが、時刻１００n Ｓにお
いて、論理ゲートＩ６の入力Ｄとその入力ＣＫに対して
発生したことが示されている。第３行では、セットアッ
プタイムエラーが、時刻１２３n Ｓにおいて、論理ゲー
トＩ６の入力Ｄでその入力ＣＫに対して発生したことが
示されている。第４行では、ホールドアップタイムエラ
ーが、時刻１２５n Ｓにおいて、論理ゲートＩ６の入力
Ｄで入力ＣＫに対して発生したことが示されている。

【００９９】図１１は、本実施例で用いられるスパイク
テーブルを示す線図である。

【０１００】この図１１においては、前記スパイクメッ
セージファイル１４b から生成される前記スパイクテー
ブル１４c が示されている。特に、前記図９に示した３
つの行にて示される３つのスパイクが、この図１１にて
示されている。

【０１０１】図１２は、本実施例で用いられるタイミン
グエラーテーブルを示す線図である。

【０１０２】この図１２においては、前記タイミングエ
ラーメッセージファイル１５b から生成される前記タイ
ミングエラーテーブル１５c が示されている。この図１
２では、特に、前記図１０に示された合計４行の各タイ
ミングエラーに相当するものが示されている。即ち、前
記論理ゲートＩ６に関するものである。

【０１０３】図１３は、本実施例で用いられる前記トレ
ース終点テーブルを示す線図である。

【０１０４】この図１３においては、特に、「ＤＦＦ」
で示されるＤ型フリップフロップと、「ＪＫＦＦ」で示
されるＪＫ型フリップフロップとが、前記ネットトレー
ススパイク検出手段１７でのトレース中に到達した場
合、そのトレースを中止するものであることが示されて
いる。

【０１０５】図１４は、本実施例で用いられる前記トレ
ースネットテーブルを示す線図である。

【０１０６】この図１４においては、前記論理接続情報
ファイル１２b から生成される前記トレースネットテー
ブル１２c が示されている。特に、この図１４において
は、前記図８に示される論理ゲートＩ６について、その
入力Ｄの入力側へと、ネットＮ６、Ｎ２、Ｎ１及びＮ３
が存在することが示されている。又、この論理ゲートＩ
６のそのクロック入力ＣＫについて、その入力側へと、
ネットＮ７、Ｎ５及びＮ４が存在することが示されてい
る。

【０１０７】図１５は、本実施例で用いられる前記接続
先テーブルを示す線図である。

【０１０８】この図１５においては、前記論理接続情報
ファイル１２b から生成される前記接続先テーブル１２
d が示されている。特に、この図１５においては、前記
図８に示される前記論理ゲートＩ６について、その入力
Ｄの入力側に、入力端子ＩＮ１（ＰＯＲＰＩＮ）と、論
理ゲート（Ｄ型フリップフロップ）Ｉ１の出力Ｑとが存
在することが示されている。又、前記論理ゲートＩ６が
そのクロック入力ＣＫについて、その入力側に、入力Ｉ
Ｎ２（ＰＯＲＴＩＮ）が存在することが示されている。

【０１０９】図１６は、本実施例から最終的に出力され
る情報を示す線図である。

【０１１０】この図１６に示される情報は、本実施例に
おいて最終的に得られる、設計対象となり又論理シミュ
レーション対象となる論理回路中の、検出されたタイミ
ングエラーと、そのタイミングエラーの原因に関する情
報である。このような情報は、プリンタ等にて印字出力
することができるようになっている。

【０１１１】この図１６において、まずその第１行で
は、前記図８の前記論理ゲートＩ６においてタイミング
エラーが発生したこと、又、これ以下の各行で示される
情報が、このインスタンスＩ６で発生したタイミングエ
ラーに関するものであることが示されている。

【０１１２】又、第２行〜第５行では、「Ｃonnection
」の項目として、タイミングエラーが発生した前記イ
ンスタンスＩ６の、その入力Ｄが、「ＰＯＲＴＩＮ“Ｉ
Ｎ１”」として、外部入力端子ＩＮ１に接続されている
こと、又、「Ｉnstance Ｉ１．Ｑ（ＤＦＦ）」として、
インスタンスＩ１の出力Ｑへと接続されていることが示
されている。又、タイミングエラーが発生した前記イン
スタンスＩ６の、その入力ＣＫが、「ＰＯＲＴＩＮ“Ｉ
Ｎ２”」として、外部入力端子ＩＮ２へと接続されてい
ることが示されている。

【０１１３】このような第２行〜第５行の情報にて、発
生したタイミングエラーがスパイクによるものではない
とされた場合、即ち、前記インスタンスＩ６のデータ系
入力即ち入力Ｄへと入力される信号と、クロック系入力
即ちクロック入力ＣＫへと入力される信号との間のタイ
ミングズレによるものとされた場合、このような情報に
よって、設計者はそのタイミングエラーの原因を調べる
ことが可能となっている。

【０１１４】又、この図１６の第６行〜第８行の「Ｓpi
ke」の項では、スパイクエラーによって生じてしまう問
題に関する情報が示されている。例えば第７行では、時
刻８５n ＳでネットＮ５に発生しているスパイクが、時
刻８７s Ｓで発生しているパルス幅エラーの原因である
可能性があることが示されている。又、第８行では、時
刻９３n ＳでネットＮ６に発生しているスパイクが、時
刻１００m Ｓで発生しているセットアップエラーの原因
である可能性が示されている。

【０１１５】

【発明の効果】以上説明したとおり、本発明によれば、
設計中の論理回路中のタイミングエラーをより能率良く
見出し、又、その原因を検討する上でより有用な情報を
得ることができる論理シミュレーション用ＣＡＤ装置を
提供することができるという優れた効果を得ることがで
きている。

【図面の簡単な説明】

【図１】本発明の要旨を示すブロック図

【図２】本発明の要旨を示すフローチャート

【図３】本発明が適用された論理シミュレーション用Ｃ
ＡＤ装置の実施例に用いられる論理接続情報記憶装置の
構成を示すブロック図

【図４】前記実施例に用いられるスパイクメッセージ記
憶装置の構成を示すブロック図

【図５】前記実施例に用いられるタイミングエラー記憶
装置の構成を示すブロック図

【図６】前記実施例で行われるエラー原因検出処理を示
すフローチャート

【図７】前記実施例の前記エラー原因検出処理中にて行
われるネットトレース処理を示すフローチャート

【図８】前記実施例が対象とする論理回路の第一例を示
す論理回路図

【図９】前記実施例から得られるスパイクメッセージの
一例を示す線図

【図１０】前記実施例で得られるタイミングエラーメッ
セージの一例を示す線図

【図１１】前記実施例で用いられるスパイクテーブルの
一例を示す線図

【図１２】前記実施例で用いられるタイミングエラーテ
ーブルの一例を示す線図

【図１３】前記実施例で用いられるトレース終点テーブ
ルの一例を示す線図

【図１４】前記実施例で用いられるトレースネットテー
ブルの一例を示す線図

【図１５】前記実施例で用いられる接続先テーブルの一
例を示す線図

【図１６】前記実施例から出力される情報を示す線図

【図１７】前記実施例が対象とする論理回路の第２例を
示す論理回路図

【符号の説明】

１０…論理シミュレータ １２…論理接続情報格納手段 １２a …論理接続情報記憶装置 １２b …論理接続情報ファイル １２c …トレースネットテーブル １２d …接続先テーブル １４…スパイクメッセージ格納手段 １４a …スパイクメッセージ記憶装置 １４b …スパイクメッセージファイル １４c …スパイクテーブル １５…タイミングエラー格納手段 １５a …タイミングエラー記憶装置 １５b …タイミングエラーメッセージファイル １５c …タイミングエラーテーブル １７…ネットトレーススパイク検出手段 ２２…トレース終点格納手段 ２４…スパイク影響時間格納手段 ＦＦ１〜ＦＦ７…フリップフロップ ３２a 、３２b …組合せ回路 ＩＮ、ＩＮ１、ＩＮ２…入力ピン Ｉ１〜Ｉ６…インスタンス Ｎ１〜Ｎ７…ネット

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−83168（ＪＰ，Ａ) 特開 平１−308977（ＪＰ，Ａ) 特開 平３−116382（ＪＰ，Ａ) 特開 平４−174074（ＪＰ，Ａ) 特開 平５−61931（ＪＰ，Ａ) 特開 平２−105943（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 17/50 672

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】論理回路の動作を検証する際に用いられる
   論理シミュレーション用ＣＡＤ装置において、 論理シミュレーション対象となる論理回路の接続情報に
   関するデータを格納する論理接続情報格納手段と、 イナーシャモデルの論理シミュレーションによって得ら
   れたスパイクの発生及びその発生箇所を少なくとも示す
   スパイクメッセージに関するデータを格納するスパイク
   メッセージ格納手段と、 トランスポートモデルの論理シミュレーションによって
   得られたタイミングエラーの発生及びその発生箇所を少
   なくとも示すタイミングエラーメッセージに関するデー
   タを格納するタイミングエラー格納手段と、 該タイミングエラー格納手段に格納されるデータにて識
   別されるタイミングエラーのそのタイミングエラー発生
   箇所から入力側へと、前記論理接続情報格納手段に格納
   されるデータに従いながらトレースし、該トレースの
   間、前記スパイクメッセージ格納手段に格納されるデー
   タに従い、そのタイミングエラーの原因となり得るスパ
   イクを検出するネットトレーススパイク検出手段とを備
   えたことを特徴とする論理シミュレーション用ＣＡＤ装
   置。
2. 【請求項２】請求項１において、 更に、論理シミュレーション対象となる論理回路中に用
   いられるフリップフロップ等の状態保持回路の存在及び
   その論理回路中でのその位置に関するデータが予め格納
   されるトレース終点格納手段を備えるようにし、 又、前記ネットトレーススパイク検出手段が、タイミン
   グエラーの原因となり得るスパイクを検出しながらトレ
   ースしている際に、前記トレース終点格納手段に格納さ
   れるデータにて示される前記状態保持回路に到達した場
   合、そのトレースを中止するものであることを特徴とす
   る論理シミュレーション用ＣＡＤ装置。
3. 【請求項３】請求項１において、 更に、スパイク影響時間が予め格納されているスパイク
   影響時間格納手段を備えるようにし、 又、前記スパイクメッセージ格納手段が、発生したスパ
   イクについて、その発生時刻に関するデータをも格納す
   るものであって、 前記タイミングエラー格納手段が、発生したタイミング
   エラーについて、その発生時刻に関するデータをも格納
   するものであって、 前記ネットトレーススパイク検出手段が、トレース中に
   タイミングエラーの原因となり得るスパイクを検出した
   際、該スパイクの発生時刻とこのトレースに関するタイ
   ミングエラーの発生時刻との間の時間が、前記スパイク
   影響時間より長い場合には、このスパイクの検出を無視
   するものであること特徴とする論理シミュレーション用
   ＣＡＤ装置。