JP3036454B2 - タイミング検証方法及び装置 - Google Patents
タイミング検証方法及び装置Info
- Publication number
- JP3036454B2 JP3036454B2 JP9014554A JP1455497A JP3036454B2 JP 3036454 B2 JP3036454 B2 JP 3036454B2 JP 9014554 A JP9014554 A JP 9014554A JP 1455497 A JP1455497 A JP 1455497A JP 3036454 B2 JP3036454 B2 JP 3036454B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- timing
- information
- delay
- timing verification
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
- G06F30/3312—Timing analysis
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、電気、電子回路の
設計検証を行なうタイミング検証方法及び装置に関す
る。
設計検証を行なうタイミング検証方法及び装置に関す
る。
【０００２】
【従来の技術】図７は、電気、電子回路の従来のタイミ
ング検証方式の処理フローを説明するための図である。
図７において、７１は検証対象とする回路接続情報、７
２は入出力信号のタイミング指定とクロック指定情報、
７３は従来のスタティックなタイミング検証装置、７４
は信号情報（パターン）、７５はダイナミックなタイミ
ング検証装置、７６は回路設計フェーズを示す。
ング検証方式の処理フローを説明するための図である。
図７において、７１は検証対象とする回路接続情報、７
２は入出力信号のタイミング指定とクロック指定情報、
７３は従来のスタティックなタイミング検証装置、７４
は信号情報（パターン）、７５はダイナミックなタイミ
ング検証装置、７６は回路設計フェーズを示す。
【０００３】次に動作について説明する。従来のスタテ
ィックなタイミング検証装置７３においては、基本的
に、シミュレーションによる各回路要素の信号情報を必
要とせず、入出力信号のタイミング指定とクロック指定
（図７の７２参照）を行なうことで、ラッチ間で最も遅
いパス（クリティカルパス）を見つけ、このクリティカ
ルパスがクロック周期と比べて間に合うかどうかのセッ
トアップタイミング検証と、ラッチ間で最も速いパスを
見つけ、同じクロックのタイミングで次のデータを取り
込まないかのホールドタイミング検証を行なう。
ィックなタイミング検証装置７３においては、基本的
に、シミュレーションによる各回路要素の信号情報を必
要とせず、入出力信号のタイミング指定とクロック指定
（図７の７２参照）を行なうことで、ラッチ間で最も遅
いパス（クリティカルパス）を見つけ、このクリティカ
ルパスがクロック周期と比べて間に合うかどうかのセッ
トアップタイミング検証と、ラッチ間で最も速いパスを
見つけ、同じクロックのタイミングで次のデータを取り
込まないかのホールドタイミング検証を行なう。
【０００４】この従来のスタティックなタイミング装置
７３においては、同期型の回路に対してのタイミング検
証のみを行なっている。
７３においては、同期型の回路に対してのタイミング検
証のみを行なっている。
【０００５】次に、図７に示すダイナミックなタイミン
グ検証装置７５では、シミュレーションによる各回路要
素の信号情報（テストパターン）７４を必要とし、信号
情報７４を回路接続情報７１の入力端子に入力すること
で、被検証回路の回路接続を活性化し、シミュレーショ
ンを行なう。
グ検証装置７５では、シミュレーションによる各回路要
素の信号情報（テストパターン）７４を必要とし、信号
情報７４を回路接続情報７１の入力端子に入力すること
で、被検証回路の回路接続を活性化し、シミュレーショ
ンを行なう。
【０００６】所定のクロック周期で、被検証回路の回路
接続が期待通りに動作するかを回路接続情報７１の出力
端子の状況をトレースすることで、セットアップタイミ
ング、ホールドタイミング、スパイクタイミング等のタ
イミング検証を行なう。
接続が期待通りに動作するかを回路接続情報７１の出力
端子の状況をトレースすることで、セットアップタイミ
ング、ホールドタイミング、スパイクタイミング等のタ
イミング検証を行なう。
【０００７】なお、特開平４−２８８６７７号公報に
は、同期型／非同期型の混在する回路に対して、自動的
に同期型／非同期型の回路部分を認識し、各々の回路部
分に分割することにより、各々に適切なタイミング検証
を施し短時間で全てのタイミング問題を見つけることが
できるようにしたタイミング検証装置の構成が提案され
ており、この装置では、まずテストパターンの不要な同
期回路部分のみをチェックし、そのうち残った回路に対
してテストパターンの必要なタイミング検証を行うもの
である。
は、同期型／非同期型の混在する回路に対して、自動的
に同期型／非同期型の回路部分を認識し、各々の回路部
分に分割することにより、各々に適切なタイミング検証
を施し短時間で全てのタイミング問題を見つけることが
できるようにしたタイミング検証装置の構成が提案され
ており、この装置では、まずテストパターンの不要な同
期回路部分のみをチェックし、そのうち残った回路に対
してテストパターンの必要なタイミング検証を行うもの
である。
【０００８】
【発明が解決しようとする課題】従来のタイミング検証
フローでの問題点は、従来のスタティックな検証装置
は、指定クロックに対する同期の回路に対してのタイミ
ング検証のみを行なっている。このため非同期型の回路
部分のタイミング検証は、別にダイナミックなタイミン
グ検証装置を使用して行なわなければならない。
フローでの問題点は、従来のスタティックな検証装置
は、指定クロックに対する同期の回路に対してのタイミ
ング検証のみを行なっている。このため非同期型の回路
部分のタイミング検証は、別にダイナミックなタイミン
グ検証装置を使用して行なわなければならない。
【０００９】しかしながら、非同期型の回路検証をダイ
ナミックなタイミング検証装置を使用して行なう場合に
は、非同期の部分での誤動作を検出可能な信号情報が必
要とされ、この情報の作成に時間がかかるという問題点
や、シミュレーション時間が多大にかかるという問題点
を有している。さらに、回路接続情報の出力をトレース
し、その出力データが所望のデータかどうかを判断する
ことでしか、内部回路のタイミングが満足しているかを
知り得ないので、出力情報が期待通りの値でない場合
に、回路接続情報のどの接続部分でタイミング違反が発
生しているかを解析する場合、多大な時間を要する、と
いう問題点も有している。
ナミックなタイミング検証装置を使用して行なう場合に
は、非同期の部分での誤動作を検出可能な信号情報が必
要とされ、この情報の作成に時間がかかるという問題点
や、シミュレーション時間が多大にかかるという問題点
を有している。さらに、回路接続情報の出力をトレース
し、その出力データが所望のデータかどうかを判断する
ことでしか、内部回路のタイミングが満足しているかを
知り得ないので、出力情報が期待通りの値でない場合
に、回路接続情報のどの接続部分でタイミング違反が発
生しているかを解析する場合、多大な時間を要する、と
いう問題点も有している。
【００１０】その理由は、従来のスタティックなタイミ
ングな検証装置では、同期型のタイミング検証は簡単に
行なえるが、非同期型の回路部分のタイミング検証は難
しいため、非同期の回路部分のタイミング検証は専らダ
イナミックなタイミング検証装置で行なっている、こと
による。
ングな検証装置では、同期型のタイミング検証は簡単に
行なえるが、非同期型の回路部分のタイミング検証は難
しいため、非同期の回路部分のタイミング検証は専らダ
イナミックなタイミング検証装置で行なっている、こと
による。
【００１１】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、同期型回路／非
同期型回路混在の回路に対して、スタティックなタイミ
ング検証で同期型の回路部分のタイミング検証と非同期
型の回路部分のタイミング検証を行なうことを可能とし
たタイミング検証装置を提供することにある。また本発
明は、タイミング検証時間に要する時間を大幅に短縮す
るタイミング検証装置を提供することもその目的として
いる。
てなされたものであって、その目的は、同期型回路／非
同期型回路混在の回路に対して、スタティックなタイミ
ング検証で同期型の回路部分のタイミング検証と非同期
型の回路部分のタイミング検証を行なうことを可能とし
たタイミング検証装置を提供することにある。また本発
明は、タイミング検証時間に要する時間を大幅に短縮す
るタイミング検証装置を提供することもその目的として
いる。
【００１２】
【課題を解決するための手段】前記目的を達成するた
め、本発明のタイミング検証方法は、同期型回路と非同
期型回路とが混在する回路のタイミング検証方法におい
て、（ａ）同期型回路と非同期型回路とが混在する検証
対象の回路の回路接続情報を記憶手段から入力するステ
ップと、（ｂ）前記非同期型回路の回路部分で計測する
経路の指定情報と経路の遅延関係を指定した経路関係情
報を記憶手段から入力するステップと、（ｃ）前記非同
期型回路部分のタイミング検証の際に、前記同期型回路
部分についての入出力信号のタイミング指定とクロック
指定とに基づくタイミング検証装置を用いた抽出済みの
経路の遅延データが利用可能な場合には、この抽出済み
の遅延データを用い、前記非同期型回路部分について前
記経路指定情報と前記経路関係情報で指定された経路に
対して遅延情報を抽出するステップと、（ｄ）前記抽出
した遅延情報が、前記非同期型回路部分の前記経路指定
情報と前記経路関係情報で指定された遅延関係を充たす
か否かを検証するステップと、を有することを特徴とす
る。
め、本発明のタイミング検証方法は、同期型回路と非同
期型回路とが混在する回路のタイミング検証方法におい
て、（ａ）同期型回路と非同期型回路とが混在する検証
対象の回路の回路接続情報を記憶手段から入力するステ
ップと、（ｂ）前記非同期型回路の回路部分で計測する
経路の指定情報と経路の遅延関係を指定した経路関係情
報を記憶手段から入力するステップと、（ｃ）前記非同
期型回路部分のタイミング検証の際に、前記同期型回路
部分についての入出力信号のタイミング指定とクロック
指定とに基づくタイミング検証装置を用いた抽出済みの
経路の遅延データが利用可能な場合には、この抽出済み
の遅延データを用い、前記非同期型回路部分について前
記経路指定情報と前記経路関係情報で指定された経路に
対して遅延情報を抽出するステップと、（ｄ）前記抽出
した遅延情報が、前記非同期型回路部分の前記経路指定
情報と前記経路関係情報で指定された遅延関係を充たす
か否かを検証するステップと、を有することを特徴とす
る。
【００１３】また、本発明のタイミング検証装置は、同
期型回路と非同期型回路とが混在する回路のタイミング
検証を行う装置において、前記非同期型回路の回路部分
で計測する経路の指定情報と経路の遅延関係を指定した
経路関係情報を記憶する手段と、前記非同期型回路のタ
イミング検証にあたり、前記指定された経路について取
得した遅延値を抽出し、該経路の遅延値が、前記経路に
対して指定された前記遅延関係を充たすか否かを検証す
る手段とを備え、同期型回路のみならず非同期型回路部
分のタイミング検証を、テストパターンを用いずにスタ
ティックなタイミング検証のみで行う、ことを特徴とす
る。
期型回路と非同期型回路とが混在する回路のタイミング
検証を行う装置において、前記非同期型回路の回路部分
で計測する経路の指定情報と経路の遅延関係を指定した
経路関係情報を記憶する手段と、前記非同期型回路のタ
イミング検証にあたり、前記指定された経路について取
得した遅延値を抽出し、該経路の遅延値が、前記経路に
対して指定された前記遅延関係を充たすか否かを検証す
る手段とを備え、同期型回路のみならず非同期型回路部
分のタイミング検証を、テストパターンを用いずにスタ
ティックなタイミング検証のみで行う、ことを特徴とす
る。
【００１４】本発明の原理・作用を説明すれば、本発明
においては、スタティックなタイミング検証に対し、非
同期型回路部分でタイミングを保証しなければならない
部分の経路と、経路毎の遅延の関係を指定する情報を入
力することで、スタティックなタイミング検証装置は、
指定された経路の遅延を抽出し、これらの遅延データを
基に指定した遅延の関係が成り立っているかを検証し、
回路のタイミング検証を行なうものである。
においては、スタティックなタイミング検証に対し、非
同期型回路部分でタイミングを保証しなければならない
部分の経路と、経路毎の遅延の関係を指定する情報を入
力することで、スタティックなタイミング検証装置は、
指定された経路の遅延を抽出し、これらの遅延データを
基に指定した遅延の関係が成り立っているかを検証し、
回路のタイミング検証を行なうものである。
【００１５】
【発明の実施の形態】本発明の実施の形態について以下
に図面を参照して説明する。
に図面を参照して説明する。
【００１６】図１は、本発明の実施の形態のタイミング
検証方式の処理フローを説明するための図である。図１
において、１は検証対象とする回路接続情報、２は入出
力信号のタイミング指定とクロック指定情報、７は非同
期型回路部分で計測する経路指定と経路の関係を指定し
た情報、５はスタティックなタイミング検証装置、６は
回路生成フェーズを示す。
検証方式の処理フローを説明するための図である。図１
において、１は検証対象とする回路接続情報、２は入出
力信号のタイミング指定とクロック指定情報、７は非同
期型回路部分で計測する経路指定と経路の関係を指定し
た情報、５はスタティックなタイミング検証装置、６は
回路生成フェーズを示す。
【００１７】図２は、スタティックなタイミング検証装
置３における処理フローを示したものである。図２にお
いて、８は同期型の回路部分のスタティックなタイミン
グ検証フェーズ、９は非同期型の回路部分のスタティッ
クなタイミング検証フェーズを示す。
置３における処理フローを示したものである。図２にお
いて、８は同期型の回路部分のスタティックなタイミン
グ検証フェーズ、９は非同期型の回路部分のスタティッ
クなタイミング検証フェーズを示す。
【００１８】次に本発明の実施の形態の動作について説
明する。まず、図１を参照すると、本発明の実施の形態
のタイミング検証の処理フローでは、図７に示した従来
方式の処理フローと相違して、非同期型の回路部分のダ
イナミックなタイミング検証装置が設けられていない。
これは、本発明の実施の形態においては、非同期型の回
路部分のタイミング検証をスタティックなタイミング検
証装置で行なうため、非同期型の回路部分のダイナミッ
クなタイミング検証装置を要しないことによる。
明する。まず、図１を参照すると、本発明の実施の形態
のタイミング検証の処理フローでは、図７に示した従来
方式の処理フローと相違して、非同期型の回路部分のダ
イナミックなタイミング検証装置が設けられていない。
これは、本発明の実施の形態においては、非同期型の回
路部分のタイミング検証をスタティックなタイミング検
証装置で行なうため、非同期型の回路部分のダイナミッ
クなタイミング検証装置を要しないことによる。
【００１９】次に図２を参照して、スタティックな検証
装置３における検証方法のうち、同期型の回路部分の検
証フェーズ８について説明する。
装置３における検証方法のうち、同期型の回路部分の検
証フェーズ８について説明する。
【００２０】本発明の実施の形態において、スタティッ
クなタイミング検証装置は、基本的に、シミュレーショ
ンによる各回路要素の信号情報を必要とせず、入出力信
号のタイミング指定とクロック指定（タイミング指定と
クロック指定情報２参照）を行なうことで、クロック指
定された信号に同期している回路部分のラッチ間で最も
遅いパス（クリティカルパス）を見つけ、これがクロッ
ク周期と比べて間に合うかどうかのセットアップタイミ
ング検証と、ラッチ間で最も速いパスを見つけ、同じク
ロックのタイミングで次のデータを取り込まないかのホ
ールドタイミング検証を行なう。この検証手段の方法
は、図７に示した上記従来方式のスタティックなタイミ
ング検証ツールと同様とされている。
クなタイミング検証装置は、基本的に、シミュレーショ
ンによる各回路要素の信号情報を必要とせず、入出力信
号のタイミング指定とクロック指定（タイミング指定と
クロック指定情報２参照）を行なうことで、クロック指
定された信号に同期している回路部分のラッチ間で最も
遅いパス（クリティカルパス）を見つけ、これがクロッ
ク周期と比べて間に合うかどうかのセットアップタイミ
ング検証と、ラッチ間で最も速いパスを見つけ、同じク
ロックのタイミングで次のデータを取り込まないかのホ
ールドタイミング検証を行なう。この検証手段の方法
は、図７に示した上記従来方式のスタティックなタイミ
ング検証ツールと同様とされている。
【００２１】次に本発明の実施の形態のタイミング検証
装置３における非同期型の回路部分の検証フェーズ９に
ついて説明する。
装置３における非同期型の回路部分の検証フェーズ９に
ついて説明する。
【００２２】まず、非同期型の回路部分で、計測する経
路指定と経路関係情報７で指定された経路の遅延の抽出
を行なう。この遅延の抽出の際に、好ましくは、同期型
回路部分のスタティックなタイミング検証フェーズ８で
既に抽出済みの経路の遅延データを用いることができ
る。
路指定と経路関係情報７で指定された経路の遅延の抽出
を行なう。この遅延の抽出の際に、好ましくは、同期型
回路部分のスタティックなタイミング検証フェーズ８で
既に抽出済みの経路の遅延データを用いることができ
る。
【００２３】次に、抽出された値（指定された経路の遅
延値）を用いて、非同期型の回路部分で計測する経路指
定と経路関係情報７で指定された経路関係情報を満足し
ているかの検証を行ない、非同期型の回路部分のタイミ
ングを検証を行なう。
延値）を用いて、非同期型の回路部分で計測する経路指
定と経路関係情報７で指定された経路関係情報を満足し
ているかの検証を行ない、非同期型の回路部分のタイミ
ングを検証を行なう。
【００２４】［実施例１］上記した本発明の実施の形態
について更に詳細に説明すべく、本発明の実施例につい
て図面を参照して詳細に説明する。以下では、従来方式
のダイナミックなタイミング検証装置と異なる、本発明
の実施例の特徴部をなす非同期型の回路部分の検証方法
についてのみ説明を行うものとし、従来方式のスタティ
ックなタイミング検証装置と同様な同期型の回路部分の
検証方法についてはその説明を省略する。
について更に詳細に説明すべく、本発明の実施例につい
て図面を参照して詳細に説明する。以下では、従来方式
のダイナミックなタイミング検証装置と異なる、本発明
の実施例の特徴部をなす非同期型の回路部分の検証方法
についてのみ説明を行うものとし、従来方式のスタティ
ックなタイミング検証装置と同様な同期型の回路部分の
検証方法についてはその説明を省略する。
【００２５】図３は、本発明の一実施例を説明するため
の図であり、非同期型の回路部分のスタティックなタイ
ミング検証方法を説明するためのサンプル回路の回路構
成を示している。図３において、１０は立ち下がり同期
型のフリップフロップ（「ＦＦ」という）、１１は２入
力ＡＮＤ回路、１２はバッファ回路、１３はイネーブル
信号、１４はクロックＡ系のクロック、１５はクロック
Ｂ系のクロックである。
の図であり、非同期型の回路部分のスタティックなタイ
ミング検証方法を説明するためのサンプル回路の回路構
成を示している。図３において、１０は立ち下がり同期
型のフリップフロップ（「ＦＦ」という）、１１は２入
力ＡＮＤ回路、１２はバッファ回路、１３はイネーブル
信号、１４はクロックＡ系のクロック、１５はクロック
Ｂ系のクロックである。
【００２６】図３を参照して、イネーブル信号１３はＦ
Ｆ１０のデータ入力端Ｄに接続され、クロックＡ系のク
ロック１４はＦＦ１０のクロック入力端Ｃ及びバッファ
回路１２の入力端に接続され、ＦＦ１０の出力端ＱはＡ
ＮＤ回路１１の入力端Ａに接続され、バッファ回路１２
の出力端はＡＮＤ回路１１の他の入力端Ｂに接続され、
ＡＮＤ回路１１の出力端からクロックＢ系のクロック１
５が供給される。このクロックＢ系のクロック１５は、
クロックＡ系のクロック１４から生成されるが、イネー
ブル信号１３が論理“１”の時のみアクティブなクロッ
クとして供給される。
Ｆ１０のデータ入力端Ｄに接続され、クロックＡ系のク
ロック１４はＦＦ１０のクロック入力端Ｃ及びバッファ
回路１２の入力端に接続され、ＦＦ１０の出力端ＱはＡ
ＮＤ回路１１の入力端Ａに接続され、バッファ回路１２
の出力端はＡＮＤ回路１１の他の入力端Ｂに接続され、
ＡＮＤ回路１１の出力端からクロックＢ系のクロック１
５が供給される。このクロックＢ系のクロック１５は、
クロックＡ系のクロック１４から生成されるが、イネー
ブル信号１３が論理“１”の時のみアクティブなクロッ
クとして供給される。
【００２７】図３を参照して、１６で示す破線は、［ク
ロックＡ系のクロック１４の出力］−［ＦＦ１０のクロ
ック入力Ｃ］−［ＦＦ１０の出力Ｑ］−［ＡＮＤ回路１
１の入力Ａ］までの経路遅延である。
ロックＡ系のクロック１４の出力］−［ＦＦ１０のクロ
ック入力Ｃ］−［ＦＦ１０の出力Ｑ］−［ＡＮＤ回路１
１の入力Ａ］までの経路遅延である。
【００２８】また１７で示す破線は、［クロックＡ系の
クロック１４の出力］−［バッファ回路１２の出力］−
［ＡＮＤ回路１１の入力Ｂ］までの経路遅延である。
クロック１４の出力］−［バッファ回路１２の出力］−
［ＡＮＤ回路１１の入力Ｂ］までの経路遅延である。
【００２９】このサンプル回路では、経路遅延１６が経
路遅延１７よりも小さい場合、例えば経路遅延１６が３
ｎｓ、経路遅延１７が５ｎｓの場合には、図４のタイミ
ングチャートに示すように、クロックＢ系のクロック１
５の出力に、約２ｎｓ分のひげ（パルス幅約２ｎｓのス
パイク）が乗る。回路構成によっては、このひげによっ
て、回路が誤動作する可能性があり、このひげの発生を
抑える必要がある。
路遅延１７よりも小さい場合、例えば経路遅延１６が３
ｎｓ、経路遅延１７が５ｎｓの場合には、図４のタイミ
ングチャートに示すように、クロックＢ系のクロック１
５の出力に、約２ｎｓ分のひげ（パルス幅約２ｎｓのス
パイク）が乗る。回路構成によっては、このひげによっ
て、回路が誤動作する可能性があり、このひげの発生を
抑える必要がある。
【００３０】図２を参照して、非同期型の回路部分で計
測する経路指定と経路関係を示した情報７には、（ａ）
クロックＡ系のクロック１４の出力からＦＦ１０のクロ
ック入力まで、（ｂ）ＦＦ１０のクロック入力からＦＦ
１０のデータ出力まで、（ｃ）ＦＦ１０のデータ出力か
らＡＮＤ回路１１のデータ入力まで、（ｄ）クロックＡ
系のクロック１４の出力からバッファ回路１２の入力ま
で、（ｅ）バッファ回路１２の入力からＡＮＤ回路１１
のデータ入力まで、の経路指定と、以下のような経路関
係を指定する。 {（ａ）＋（ｂ）＋（ｃ）}＞{（ｄ）＋（ｅ）} …(1)
測する経路指定と経路関係を示した情報７には、（ａ）
クロックＡ系のクロック１４の出力からＦＦ１０のクロ
ック入力まで、（ｂ）ＦＦ１０のクロック入力からＦＦ
１０のデータ出力まで、（ｃ）ＦＦ１０のデータ出力か
らＡＮＤ回路１１のデータ入力まで、（ｄ）クロックＡ
系のクロック１４の出力からバッファ回路１２の入力ま
で、（ｅ）バッファ回路１２の入力からＡＮＤ回路１１
のデータ入力まで、の経路指定と、以下のような経路関
係を指定する。 {（ａ）＋（ｂ）＋（ｃ）}＞{（ｄ）＋（ｅ）} …(1)
【００３１】図２を参照して、非同期型の回路部分のス
タティック検証フェーズ９では、（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）の各遅延を計測し、その遅延値
をもとに、その遅延値が経路関係を満足するかを検証す
る。
タティック検証フェーズ９では、（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）の各遅延を計測し、その遅延値
をもとに、その遅延値が経路関係を満足するかを検証す
る。
【００３２】［実施例２］次に、本発明の第２の実施例
について図面を参照して詳細に説明する。
について図面を参照して詳細に説明する。
【００３３】図５は、非同期型の回路部分のスタティッ
クなタイミング検証の別のサンプル回路の回路構成を示
す図である。図５を参照して、１８は立ち下がり同期型
のフリップフロップ（「ＦＦ」という）、１９は立ち上
がり同期型のリセット付フリップフロップ、２０は立ち
上がり同期型のフリップフロップ、２１、２２は組合せ
回路、２３はクロックである。
クなタイミング検証の別のサンプル回路の回路構成を示
す図である。図５を参照して、１８は立ち下がり同期型
のフリップフロップ（「ＦＦ」という）、１９は立ち上
がり同期型のリセット付フリップフロップ、２０は立ち
上がり同期型のフリップフロップ、２１、２２は組合せ
回路、２３はクロックである。
【００３４】図６に、図５に示したサンプル回路のタイ
ミングチャートを示す。ＦＦ１８、ＦＦ１９、ＦＦ２０
のクロック端子にはクロック２３が共通に入力されてお
り、ＦＦ１８の出力Ｑは組み合わせ回路２１に入力さ
れ、組み合わせ回路２１の出力はＦＦ１９のリセット端
子Ｒに入力され、ＦＦ１９の出力Ｑは組み合わせ回路２
２に入力され、組み合わせ回路２２の出力はＦＦ２０の
データ入力端子Ｄに入力されている。
ミングチャートを示す。ＦＦ１８、ＦＦ１９、ＦＦ２０
のクロック端子にはクロック２３が共通に入力されてお
り、ＦＦ１８の出力Ｑは組み合わせ回路２１に入力さ
れ、組み合わせ回路２１の出力はＦＦ１９のリセット端
子Ｒに入力され、ＦＦ１９の出力Ｑは組み合わせ回路２
２に入力され、組み合わせ回路２２の出力はＦＦ２０の
データ入力端子Ｄに入力されている。
【００３５】図５に示す回路では、クロック２３の立ち
下がりに同期して、立ち下がり同期型のＦＦ１８の出力
が変化し、その変化で組合せ回路２１の出力が論理
“１”に変化し、ＦＦ１９をリセットする。ＦＦ１９の
出力が組合せ回路２２を経由した信号がＦＦ２０の入力
になり、クロック２３の立ち上がりで取り込まなければ
ならない構成であるものとすると、図２を参照して、非
同期型回路部分で計測する経路指定と経路関係を示した
情報７には、（ａ）ＦＦ１８のクロック入力からＦＦ１
８の出力まで、（ｂ）ＦＦ１８の出力から組合せ回路２
１を経由し、ＦＦ１９のリセット入力まで、（ｃ）ＦＦ
１９のリセット入力からＦＦ１９の出力まで、（ｄ）Ｆ
Ｆ１９の出力から組合せ回路２２を経由し、ＦＦ２０の
入力まで、の経路指定と、経路関係として、 {[クロック２３の周期Ｔ0]×[クロック２３のＬｏｗ側のｄｕｔｙ(%)]÷100} ＞{（ａ）＋（ｂ）＋（ｃ）＋（ｄ）}＋[ＦＦ２０のセットアップ時間ＴSETUP]} …(2) と指定する（図６参照）。
下がりに同期して、立ち下がり同期型のＦＦ１８の出力
が変化し、その変化で組合せ回路２１の出力が論理
“１”に変化し、ＦＦ１９をリセットする。ＦＦ１９の
出力が組合せ回路２２を経由した信号がＦＦ２０の入力
になり、クロック２３の立ち上がりで取り込まなければ
ならない構成であるものとすると、図２を参照して、非
同期型回路部分で計測する経路指定と経路関係を示した
情報７には、（ａ）ＦＦ１８のクロック入力からＦＦ１
８の出力まで、（ｂ）ＦＦ１８の出力から組合せ回路２
１を経由し、ＦＦ１９のリセット入力まで、（ｃ）ＦＦ
１９のリセット入力からＦＦ１９の出力まで、（ｄ）Ｆ
Ｆ１９の出力から組合せ回路２２を経由し、ＦＦ２０の
入力まで、の経路指定と、経路関係として、 {[クロック２３の周期Ｔ0]×[クロック２３のＬｏｗ側のｄｕｔｙ(%)]÷100} ＞{（ａ）＋（ｂ）＋（ｃ）＋（ｄ）}＋[ＦＦ２０のセットアップ時間ＴSETUP]} …(2) と指定する（図６参照）。
【００３６】非同期型回路部分のスタティックなタイミ
ング検証フェーズ９では、この各経路の遅延を算出し、
経路関係を満足しているかを検証する。
ング検証フェーズ９では、この各経路の遅延を算出し、
経路関係を満足しているかを検証する。
【００３７】なお、上記した非同期が高いロブ分のスタ
ティックなタイミング検証フェーズは、コンピュータ等
の情報処理装置上で実行されるプログラムによってその
実行が制御される。
ティックなタイミング検証フェーズは、コンピュータ等
の情報処理装置上で実行されるプログラムによってその
実行が制御される。
【００３８】
【発明の効果】以上説明したように、本発明によれば、
同期型回路／非同期型回路が混在する回路に対して、ダ
イナミックなタイミング検証なしで、回路のタイミング
を保証することができるという顕著な効果を奏する。
同期型回路／非同期型回路が混在する回路に対して、ダ
イナミックなタイミング検証なしで、回路のタイミング
を保証することができるという顕著な効果を奏する。
【００３９】その理由は、本発明においては、スタティ
ックなタイミング検証装置で同期型の回路のタイミング
検証のみならず、遅延回路と経路関係を指定すること
で、非同期型の回路のタイミング検証も可能にしている
ことによる。その結果、本発明によれば、タイミング検
証に要する時間を大幅に短縮するという効果を奏する。
ックなタイミング検証装置で同期型の回路のタイミング
検証のみならず、遅延回路と経路関係を指定すること
で、非同期型の回路のタイミング検証も可能にしている
ことによる。その結果、本発明によれば、タイミング検
証に要する時間を大幅に短縮するという効果を奏する。
【図１】本発明の実施の形態におけるタイミング検証の
処理フローを示す図である。
処理フローを示す図である。
【図２】本発明の実施の形態におけるスタティックなタ
イミング検証装置の処理フローを示す図である。
イミング検証装置の処理フローを示す図である。
【図３】本発明の一実施例における、非同期型回路部分
のスタティックなタイミング検証方法を説明するための
サンプル回路の回路構成を示す図である。
のスタティックなタイミング検証方法を説明するための
サンプル回路の回路構成を示す図である。
【図４】図３のサンプル回路の動作を説明するためのタ
イミングチャート図である。
イミングチャート図である。
【図５】本発明の別の実施例における、非同期型回路部
分のスタティックなタイミング検証方法を説明するサン
プル回路の回路構成を示す図である。
分のスタティックなタイミング検証方法を説明するサン
プル回路の回路構成を示す図である。
【図６】図５のサンプル回路の動作を説明するためのタ
イミングチャート図である。
イミングチャート図である。
【図７】従来のタイミング検証方式の処理フローを示す
図である。
図である。
１ 検証対象とする回路接続情報 ２ 入出力信号のタイミング指定と、クロック情報 ３ 従来のスタティックなタイミング検証装置 ４ 信号情報（パターン） ５ ダイナミックなタイミング検証装置 ６ 回路生成フェーズ ７ 非同期部分で計測する経路指定と経路の関係を示し
た情報 ８ 同期回路部分のスタティックタイミング検証フェー
ズ ９ 非同期型回路部分のスタティックタイミング検証フ
ェーズ １０ 立ち下がり同期のＦＦ １１ ＡＮＤ回路 １２ バッファ回路 １３ イネーブル信号 １４ クロックＡ系のクロック １５ クロックＢ系のクロック １６ 経路遅延 １７ 経路遅延 １８ 立ち下がり同期のＦＦ １９ 立ち上がり同期のリセット付ＦＦ ２０ 立ち上がり同期のＦＦ ２１ 組合せ回路 ２２ 組合せ回路 ２３ クロック
た情報 ８ 同期回路部分のスタティックタイミング検証フェー
ズ ９ 非同期型回路部分のスタティックタイミング検証フ
ェーズ １０ 立ち下がり同期のＦＦ １１ ＡＮＤ回路 １２ バッファ回路 １３ イネーブル信号 １４ クロックＡ系のクロック １５ クロックＢ系のクロック １６ 経路遅延 １７ 経路遅延 １８ 立ち下がり同期のＦＦ １９ 立ち上がり同期のリセット付ＦＦ ２０ 立ち上がり同期のＦＦ ２１ 組合せ回路 ２２ 組合せ回路 ２３ クロック
フロントページの続き (56)参考文献 特開 平４−288677（ＪＰ，Ａ) 電子情報通信学会技術研究報告 Ｖｏ ｌ．93，ｎｏ．459（ＦＴＳ93 59−67) ｐ47−54 桑子雅史ほか「非同期式論理 回路のタイミング信頼性評価についての 一考察」 電子情報通信学会技術研究報告 Ｖｏ ｌ．96，ｎｏ．24（ＦＴＳ96 １−13) ｐ１−８ 大西淳ほか「信号変化生起条 件判定のための高速シンプレックス法」 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (1)
- 【請求項１】同期型回路と非同期型回路とが混在する回
路のタイミング検証方法において、 （ａ）同期型回路と非同期型回路とが混在する検証対象
の回路の回路接続情報を記憶手段から入力するステップ
と、 （ｂ）前記非同期型回路の回路部分で計測する経路の指
定情報と経路の遅延関係を指定した経路関係情報を記憶
手段から入力するステップと、（ｃ）前記非同期型回路部分のタイミング検証の際に、
前記同期型回路部分についての入出力信号のタイミング
指定とクロック指定とに基づくタイミング検証装置を用
いた抽出済みの経路の遅延データが利用可能な場合に
は、この抽出済みの遅延データを用い、前記非同期型回
路部分について前記経路指定情報と前記経路関係情報で
指定された経路に対して遅延情報を抽出するステップ
と、 （ｄ）前記抽出した遅延情報が、前記非同期型回路部分
の前記経路指定情報と前記経路関係情報で指定された遅
延関係を充たすか否かを検証するステップと、を有する
ことを特徴とするタイミング検証方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9014554A JP3036454B2 (ja) | 1997-01-10 | 1997-01-10 | タイミング検証方法及び装置 |
| EP98100318A EP0853280A3 (en) | 1997-01-10 | 1998-01-09 | Timing verification method and device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9014554A JP3036454B2 (ja) | 1997-01-10 | 1997-01-10 | タイミング検証方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10198723A JPH10198723A (ja) | 1998-07-31 |
| JP3036454B2 true JP3036454B2 (ja) | 2000-04-24 |
Family
ID=11864377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9014554A Expired - Lifetime JP3036454B2 (ja) | 1997-01-10 | 1997-01-10 | タイミング検証方法及び装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0853280A3 (ja) |
| JP (1) | JP3036454B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7072821B1 (en) | 1998-05-29 | 2006-07-04 | Siemens Aktiengesellschaft | Device and method for synchronizing an asynchronous signal in synthesis and simulation of a clocked circuit |
| JP2005172549A (ja) | 2003-12-10 | 2005-06-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路の検証方法及びテストパターンの作成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5572717A (en) * | 1994-04-06 | 1996-11-05 | Altera Corporation | Method and apparatus for assigning and analyzing timing specifications in a computer aided engineering program |
-
1997
- 1997-01-10 JP JP9014554A patent/JP3036454B2/ja not_active Expired - Lifetime
-
1998
- 1998-01-09 EP EP98100318A patent/EP0853280A3/en not_active Withdrawn
Non-Patent Citations (2)
| Title |
|---|
| 電子情報通信学会技術研究報告 Ｖｏｌ．９３，ｎｏ．４５９（ＦＴＳ９３ ５９−６７）ｐ４７−５４ 桑子雅史ほか「非同期式論理回路のタイミング信頼性評価についての一考察」 |
| 電子情報通信学会技術研究報告 Ｖｏｌ．９６，ｎｏ．２４（ＦＴＳ９６ １−１３）ｐ１−８ 大西淳ほか「信号変化生起条件判定のための高速シンプレックス法」 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0853280A3 (en) | 1998-07-22 |
| EP0853280A2 (en) | 1998-07-15 |
| JPH10198723A (ja) | 1998-07-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5191541A (en) | Method and apparatus to improve static path analysis of digital circuits | |
| US5095454A (en) | Method and apparatus for verifying timing during simulation of digital circuits | |
| Pramanick et al. | On the fault coverage of gate delay fault detecting tests | |
| JPH04101274A (ja) | 論理設計処理装置およびタイミング調整方法 | |
| EP1916534A1 (en) | Verification and generation of timing exceptions | |
| US9954534B2 (en) | Methods and circuits for preventing hold time violations | |
| US6698005B2 (en) | Min-time / race margins in digital circuits | |
| Chakraborty et al. | Min-max timing analysis and an application to asynchronous circuits | |
| US5903577A (en) | Method and apparatus for analyzing digital circuits | |
| Ara et al. | A proposal for transaction-level verification with component wrapper language | |
| JP3036454B2 (ja) | タイミング検証方法及び装置 | |
| US6546531B1 (en) | Automatic delay element insertion system for addressing holdtime problems | |
| Chakraborty et al. | Practical timing analysis of asynchronous circuits using time separation of events | |
| US6973422B1 (en) | Method and apparatus for modeling and circuits with asynchronous behavior | |
| JP3104830B2 (ja) | 論理シミュレーション用ｃａｄ装置 | |
| Takahashi et al. | Simulation-based diagnosis for crosstalk faults in sequential circuits | |
| US7072821B1 (en) | Device and method for synchronizing an asynchronous signal in synthesis and simulation of a clocked circuit | |
| US20050177357A1 (en) | Static timing model for combinatorial gates having clock signal input | |
| US6111898A (en) | Method of establishing when to propagate the output of a multiplexer | |
| JP2914257B2 (ja) | 競合動作の判定方法 | |
| US10230374B1 (en) | Methods and circuits for preventing hold violations | |
| Kukimoto et al. | Delay characterization of combinational modules | |
| JP2845478B2 (ja) | 論理回路の遅延時間解析装置 | |
| JPH11259554A (ja) | 論理回路のタイミング解析方法ならびに同方法を用いた論理合成システム、及び同方法がプログラムされ記録される記録媒体 | |
| Gunia et al. | Extending Microprocessor Trace Hardware for Fault Injection |