JP3036454B2 - タイミング検証方法及び装置 - Google Patents
タイミング検証方法及び装置Info
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- JP3036454B2 JP3036454B2 JP9014554A JP1455497A JP3036454B2 JP 3036454 B2 JP3036454 B2 JP 3036454B2 JP 9014554 A JP9014554 A JP 9014554A JP 1455497 A JP1455497 A JP 1455497A JP 3036454 B2 JP3036454 B2 JP 3036454B2
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- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
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- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
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- Geometry (AREA)
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- General Physics & Mathematics (AREA)
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Description
【0001】
【発明の属する技術分野】本発明は、電気、電子回路の
設計検証を行なうタイミング検証方法及び装置に関す
る。
設計検証を行なうタイミング検証方法及び装置に関す
る。
【0002】
【従来の技術】図7は、電気、電子回路の従来のタイミ
ング検証方式の処理フローを説明するための図である。
図7において、71は検証対象とする回路接続情報、7
2は入出力信号のタイミング指定とクロック指定情報、
73は従来のスタティックなタイミング検証装置、74
は信号情報(パターン)、75はダイナミックなタイミ
ング検証装置、76は回路設計フェーズを示す。
ング検証方式の処理フローを説明するための図である。
図7において、71は検証対象とする回路接続情報、7
2は入出力信号のタイミング指定とクロック指定情報、
73は従来のスタティックなタイミング検証装置、74
は信号情報(パターン)、75はダイナミックなタイミ
ング検証装置、76は回路設計フェーズを示す。
【0003】次に動作について説明する。従来のスタテ
ィックなタイミング検証装置73においては、基本的
に、シミュレーションによる各回路要素の信号情報を必
要とせず、入出力信号のタイミング指定とクロック指定
(図7の72参照)を行なうことで、ラッチ間で最も遅
いパス(クリティカルパス)を見つけ、このクリティカ
ルパスがクロック周期と比べて間に合うかどうかのセッ
トアップタイミング検証と、ラッチ間で最も速いパスを
見つけ、同じクロックのタイミングで次のデータを取り
込まないかのホールドタイミング検証を行なう。
ィックなタイミング検証装置73においては、基本的
に、シミュレーションによる各回路要素の信号情報を必
要とせず、入出力信号のタイミング指定とクロック指定
(図7の72参照)を行なうことで、ラッチ間で最も遅
いパス(クリティカルパス)を見つけ、このクリティカ
ルパスがクロック周期と比べて間に合うかどうかのセッ
トアップタイミング検証と、ラッチ間で最も速いパスを
見つけ、同じクロックのタイミングで次のデータを取り
込まないかのホールドタイミング検証を行なう。
【0004】この従来のスタティックなタイミング装置
73においては、同期型の回路に対してのタイミング検
証のみを行なっている。
73においては、同期型の回路に対してのタイミング検
証のみを行なっている。
【0005】次に、図7に示すダイナミックなタイミン
グ検証装置75では、シミュレーションによる各回路要
素の信号情報(テストパターン)74を必要とし、信号
情報74を回路接続情報71の入力端子に入力すること
で、被検証回路の回路接続を活性化し、シミュレーショ
ンを行なう。
グ検証装置75では、シミュレーションによる各回路要
素の信号情報(テストパターン)74を必要とし、信号
情報74を回路接続情報71の入力端子に入力すること
で、被検証回路の回路接続を活性化し、シミュレーショ
ンを行なう。
【0006】所定のクロック周期で、被検証回路の回路
接続が期待通りに動作するかを回路接続情報71の出力
端子の状況をトレースすることで、セットアップタイミ
ング、ホールドタイミング、スパイクタイミング等のタ
イミング検証を行なう。
接続が期待通りに動作するかを回路接続情報71の出力
端子の状況をトレースすることで、セットアップタイミ
ング、ホールドタイミング、スパイクタイミング等のタ
イミング検証を行なう。
【0007】なお、特開平4−288677号公報に
は、同期型/非同期型の混在する回路に対して、自動的
に同期型/非同期型の回路部分を認識し、各々の回路部
分に分割することにより、各々に適切なタイミング検証
を施し短時間で全てのタイミング問題を見つけることが
できるようにしたタイミング検証装置の構成が提案され
ており、この装置では、まずテストパターンの不要な同
期回路部分のみをチェックし、そのうち残った回路に対
してテストパターンの必要なタイミング検証を行うもの
である。
は、同期型/非同期型の混在する回路に対して、自動的
に同期型/非同期型の回路部分を認識し、各々の回路部
分に分割することにより、各々に適切なタイミング検証
を施し短時間で全てのタイミング問題を見つけることが
できるようにしたタイミング検証装置の構成が提案され
ており、この装置では、まずテストパターンの不要な同
期回路部分のみをチェックし、そのうち残った回路に対
してテストパターンの必要なタイミング検証を行うもの
である。
【0008】
【発明が解決しようとする課題】従来のタイミング検証
フローでの問題点は、従来のスタティックな検証装置
は、指定クロックに対する同期の回路に対してのタイミ
ング検証のみを行なっている。このため非同期型の回路
部分のタイミング検証は、別にダイナミックなタイミン
グ検証装置を使用して行なわなければならない。
フローでの問題点は、従来のスタティックな検証装置
は、指定クロックに対する同期の回路に対してのタイミ
ング検証のみを行なっている。このため非同期型の回路
部分のタイミング検証は、別にダイナミックなタイミン
グ検証装置を使用して行なわなければならない。
【0009】しかしながら、非同期型の回路検証をダイ
ナミックなタイミング検証装置を使用して行なう場合に
は、非同期の部分での誤動作を検出可能な信号情報が必
要とされ、この情報の作成に時間がかかるという問題点
や、シミュレーション時間が多大にかかるという問題点
を有している。さらに、回路接続情報の出力をトレース
し、その出力データが所望のデータかどうかを判断する
ことでしか、内部回路のタイミングが満足しているかを
知り得ないので、出力情報が期待通りの値でない場合
に、回路接続情報のどの接続部分でタイミング違反が発
生しているかを解析する場合、多大な時間を要する、と
いう問題点も有している。
ナミックなタイミング検証装置を使用して行なう場合に
は、非同期の部分での誤動作を検出可能な信号情報が必
要とされ、この情報の作成に時間がかかるという問題点
や、シミュレーション時間が多大にかかるという問題点
を有している。さらに、回路接続情報の出力をトレース
し、その出力データが所望のデータかどうかを判断する
ことでしか、内部回路のタイミングが満足しているかを
知り得ないので、出力情報が期待通りの値でない場合
に、回路接続情報のどの接続部分でタイミング違反が発
生しているかを解析する場合、多大な時間を要する、と
いう問題点も有している。
【0010】その理由は、従来のスタティックなタイミ
ングな検証装置では、同期型のタイミング検証は簡単に
行なえるが、非同期型の回路部分のタイミング検証は難
しいため、非同期の回路部分のタイミング検証は専らダ
イナミックなタイミング検証装置で行なっている、こと
による。
ングな検証装置では、同期型のタイミング検証は簡単に
行なえるが、非同期型の回路部分のタイミング検証は難
しいため、非同期の回路部分のタイミング検証は専らダ
イナミックなタイミング検証装置で行なっている、こと
による。
【0011】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、同期型回路/非
同期型回路混在の回路に対して、スタティックなタイミ
ング検証で同期型の回路部分のタイミング検証と非同期
型の回路部分のタイミング検証を行なうことを可能とし
たタイミング検証装置を提供することにある。また本発
明は、タイミング検証時間に要する時間を大幅に短縮す
るタイミング検証装置を提供することもその目的として
いる。
てなされたものであって、その目的は、同期型回路/非
同期型回路混在の回路に対して、スタティックなタイミ
ング検証で同期型の回路部分のタイミング検証と非同期
型の回路部分のタイミング検証を行なうことを可能とし
たタイミング検証装置を提供することにある。また本発
明は、タイミング検証時間に要する時間を大幅に短縮す
るタイミング検証装置を提供することもその目的として
いる。
【0012】
【課題を解決するための手段】前記目的を達成するた
め、本発明のタイミング検証方法は、同期型回路と非同
期型回路とが混在する回路のタイミング検証方法におい
て、(a)同期型回路と非同期型回路とが混在する検証
対象の回路の回路接続情報を記憶手段から入力するステ
ップと、(b)前記非同期型回路の回路部分で計測する
経路の指定情報と経路の遅延関係を指定した経路関係情
報を記憶手段から入力するステップと、(c)前記非同
期型回路部分のタイミング検証の際に、前記同期型回路
部分についての入出力信号のタイミング指定とクロック
指定とに基づくタイミング検証装置を用いた抽出済みの
経路の遅延データが利用可能な場合には、この抽出済み
の遅延データを用い、前記非同期型回路部分について前
記経路指定情報と前記経路関係情報で指定された経路に
対して遅延情報を抽出するステップと、(d)前記抽出
した遅延情報が、前記非同期型回路部分の前記経路指定
情報と前記経路関係情報で指定された遅延関係を充たす
か否かを検証するステップと、を有することを特徴とす
る。
め、本発明のタイミング検証方法は、同期型回路と非同
期型回路とが混在する回路のタイミング検証方法におい
て、(a)同期型回路と非同期型回路とが混在する検証
対象の回路の回路接続情報を記憶手段から入力するステ
ップと、(b)前記非同期型回路の回路部分で計測する
経路の指定情報と経路の遅延関係を指定した経路関係情
報を記憶手段から入力するステップと、(c)前記非同
期型回路部分のタイミング検証の際に、前記同期型回路
部分についての入出力信号のタイミング指定とクロック
指定とに基づくタイミング検証装置を用いた抽出済みの
経路の遅延データが利用可能な場合には、この抽出済み
の遅延データを用い、前記非同期型回路部分について前
記経路指定情報と前記経路関係情報で指定された経路に
対して遅延情報を抽出するステップと、(d)前記抽出
した遅延情報が、前記非同期型回路部分の前記経路指定
情報と前記経路関係情報で指定された遅延関係を充たす
か否かを検証するステップと、を有することを特徴とす
る。
【0013】また、本発明のタイミング検証装置は、同
期型回路と非同期型回路とが混在する回路のタイミング
検証を行う装置において、前記非同期型回路の回路部分
で計測する経路の指定情報と経路の遅延関係を指定した
経路関係情報を記憶する手段と、前記非同期型回路のタ
イミング検証にあたり、前記指定された経路について取
得した遅延値を抽出し、該経路の遅延値が、前記経路に
対して指定された前記遅延関係を充たすか否かを検証す
る手段とを備え、同期型回路のみならず非同期型回路部
分のタイミング検証を、テストパターンを用いずにスタ
ティックなタイミング検証のみで行う、ことを特徴とす
る。
期型回路と非同期型回路とが混在する回路のタイミング
検証を行う装置において、前記非同期型回路の回路部分
で計測する経路の指定情報と経路の遅延関係を指定した
経路関係情報を記憶する手段と、前記非同期型回路のタ
イミング検証にあたり、前記指定された経路について取
得した遅延値を抽出し、該経路の遅延値が、前記経路に
対して指定された前記遅延関係を充たすか否かを検証す
る手段とを備え、同期型回路のみならず非同期型回路部
分のタイミング検証を、テストパターンを用いずにスタ
ティックなタイミング検証のみで行う、ことを特徴とす
る。
【0014】本発明の原理・作用を説明すれば、本発明
においては、スタティックなタイミング検証に対し、非
同期型回路部分でタイミングを保証しなければならない
部分の経路と、経路毎の遅延の関係を指定する情報を入
力することで、スタティックなタイミング検証装置は、
指定された経路の遅延を抽出し、これらの遅延データを
基に指定した遅延の関係が成り立っているかを検証し、
回路のタイミング検証を行なうものである。
においては、スタティックなタイミング検証に対し、非
同期型回路部分でタイミングを保証しなければならない
部分の経路と、経路毎の遅延の関係を指定する情報を入
力することで、スタティックなタイミング検証装置は、
指定された経路の遅延を抽出し、これらの遅延データを
基に指定した遅延の関係が成り立っているかを検証し、
回路のタイミング検証を行なうものである。
【0015】
【発明の実施の形態】本発明の実施の形態について以下
に図面を参照して説明する。
に図面を参照して説明する。
【0016】図1は、本発明の実施の形態のタイミング
検証方式の処理フローを説明するための図である。図1
において、1は検証対象とする回路接続情報、2は入出
力信号のタイミング指定とクロック指定情報、7は非同
期型回路部分で計測する経路指定と経路の関係を指定し
た情報、5はスタティックなタイミング検証装置、6は
回路生成フェーズを示す。
検証方式の処理フローを説明するための図である。図1
において、1は検証対象とする回路接続情報、2は入出
力信号のタイミング指定とクロック指定情報、7は非同
期型回路部分で計測する経路指定と経路の関係を指定し
た情報、5はスタティックなタイミング検証装置、6は
回路生成フェーズを示す。
【0017】図2は、スタティックなタイミング検証装
置3における処理フローを示したものである。図2にお
いて、8は同期型の回路部分のスタティックなタイミン
グ検証フェーズ、9は非同期型の回路部分のスタティッ
クなタイミング検証フェーズを示す。
置3における処理フローを示したものである。図2にお
いて、8は同期型の回路部分のスタティックなタイミン
グ検証フェーズ、9は非同期型の回路部分のスタティッ
クなタイミング検証フェーズを示す。
【0018】次に本発明の実施の形態の動作について説
明する。まず、図1を参照すると、本発明の実施の形態
のタイミング検証の処理フローでは、図7に示した従来
方式の処理フローと相違して、非同期型の回路部分のダ
イナミックなタイミング検証装置が設けられていない。
これは、本発明の実施の形態においては、非同期型の回
路部分のタイミング検証をスタティックなタイミング検
証装置で行なうため、非同期型の回路部分のダイナミッ
クなタイミング検証装置を要しないことによる。
明する。まず、図1を参照すると、本発明の実施の形態
のタイミング検証の処理フローでは、図7に示した従来
方式の処理フローと相違して、非同期型の回路部分のダ
イナミックなタイミング検証装置が設けられていない。
これは、本発明の実施の形態においては、非同期型の回
路部分のタイミング検証をスタティックなタイミング検
証装置で行なうため、非同期型の回路部分のダイナミッ
クなタイミング検証装置を要しないことによる。
【0019】次に図2を参照して、スタティックな検証
装置3における検証方法のうち、同期型の回路部分の検
証フェーズ8について説明する。
装置3における検証方法のうち、同期型の回路部分の検
証フェーズ8について説明する。
【0020】本発明の実施の形態において、スタティッ
クなタイミング検証装置は、基本的に、シミュレーショ
ンによる各回路要素の信号情報を必要とせず、入出力信
号のタイミング指定とクロック指定(タイミング指定と
クロック指定情報2参照)を行なうことで、クロック指
定された信号に同期している回路部分のラッチ間で最も
遅いパス(クリティカルパス)を見つけ、これがクロッ
ク周期と比べて間に合うかどうかのセットアップタイミ
ング検証と、ラッチ間で最も速いパスを見つけ、同じク
ロックのタイミングで次のデータを取り込まないかのホ
ールドタイミング検証を行なう。この検証手段の方法
は、図7に示した上記従来方式のスタティックなタイミ
ング検証ツールと同様とされている。
クなタイミング検証装置は、基本的に、シミュレーショ
ンによる各回路要素の信号情報を必要とせず、入出力信
号のタイミング指定とクロック指定(タイミング指定と
クロック指定情報2参照)を行なうことで、クロック指
定された信号に同期している回路部分のラッチ間で最も
遅いパス(クリティカルパス)を見つけ、これがクロッ
ク周期と比べて間に合うかどうかのセットアップタイミ
ング検証と、ラッチ間で最も速いパスを見つけ、同じク
ロックのタイミングで次のデータを取り込まないかのホ
ールドタイミング検証を行なう。この検証手段の方法
は、図7に示した上記従来方式のスタティックなタイミ
ング検証ツールと同様とされている。
【0021】次に本発明の実施の形態のタイミング検証
装置3における非同期型の回路部分の検証フェーズ9に
ついて説明する。
装置3における非同期型の回路部分の検証フェーズ9に
ついて説明する。
【0022】まず、非同期型の回路部分で、計測する経
路指定と経路関係情報7で指定された経路の遅延の抽出
を行なう。この遅延の抽出の際に、好ましくは、同期型
回路部分のスタティックなタイミング検証フェーズ8で
既に抽出済みの経路の遅延データを用いることができ
る。
路指定と経路関係情報7で指定された経路の遅延の抽出
を行なう。この遅延の抽出の際に、好ましくは、同期型
回路部分のスタティックなタイミング検証フェーズ8で
既に抽出済みの経路の遅延データを用いることができ
る。
【0023】次に、抽出された値(指定された経路の遅
延値)を用いて、非同期型の回路部分で計測する経路指
定と経路関係情報7で指定された経路関係情報を満足し
ているかの検証を行ない、非同期型の回路部分のタイミ
ングを検証を行なう。
延値)を用いて、非同期型の回路部分で計測する経路指
定と経路関係情報7で指定された経路関係情報を満足し
ているかの検証を行ない、非同期型の回路部分のタイミ
ングを検証を行なう。
【0024】[実施例1]上記した本発明の実施の形態
について更に詳細に説明すべく、本発明の実施例につい
て図面を参照して詳細に説明する。以下では、従来方式
のダイナミックなタイミング検証装置と異なる、本発明
の実施例の特徴部をなす非同期型の回路部分の検証方法
についてのみ説明を行うものとし、従来方式のスタティ
ックなタイミング検証装置と同様な同期型の回路部分の
検証方法についてはその説明を省略する。
について更に詳細に説明すべく、本発明の実施例につい
て図面を参照して詳細に説明する。以下では、従来方式
のダイナミックなタイミング検証装置と異なる、本発明
の実施例の特徴部をなす非同期型の回路部分の検証方法
についてのみ説明を行うものとし、従来方式のスタティ
ックなタイミング検証装置と同様な同期型の回路部分の
検証方法についてはその説明を省略する。
【0025】図3は、本発明の一実施例を説明するため
の図であり、非同期型の回路部分のスタティックなタイ
ミング検証方法を説明するためのサンプル回路の回路構
成を示している。図3において、10は立ち下がり同期
型のフリップフロップ(「FF」という)、11は2入
力AND回路、12はバッファ回路、13はイネーブル
信号、14はクロックA系のクロック、15はクロック
B系のクロックである。
の図であり、非同期型の回路部分のスタティックなタイ
ミング検証方法を説明するためのサンプル回路の回路構
成を示している。図3において、10は立ち下がり同期
型のフリップフロップ(「FF」という)、11は2入
力AND回路、12はバッファ回路、13はイネーブル
信号、14はクロックA系のクロック、15はクロック
B系のクロックである。
【0026】図3を参照して、イネーブル信号13はF
F10のデータ入力端Dに接続され、クロックA系のク
ロック14はFF10のクロック入力端C及びバッファ
回路12の入力端に接続され、FF10の出力端QはA
ND回路11の入力端Aに接続され、バッファ回路12
の出力端はAND回路11の他の入力端Bに接続され、
AND回路11の出力端からクロックB系のクロック1
5が供給される。このクロックB系のクロック15は、
クロックA系のクロック14から生成されるが、イネー
ブル信号13が論理“1”の時のみアクティブなクロッ
クとして供給される。
F10のデータ入力端Dに接続され、クロックA系のク
ロック14はFF10のクロック入力端C及びバッファ
回路12の入力端に接続され、FF10の出力端QはA
ND回路11の入力端Aに接続され、バッファ回路12
の出力端はAND回路11の他の入力端Bに接続され、
AND回路11の出力端からクロックB系のクロック1
5が供給される。このクロックB系のクロック15は、
クロックA系のクロック14から生成されるが、イネー
ブル信号13が論理“1”の時のみアクティブなクロッ
クとして供給される。
【0027】図3を参照して、16で示す破線は、[ク
ロックA系のクロック14の出力]−[FF10のクロ
ック入力C]−[FF10の出力Q]−[AND回路1
1の入力A]までの経路遅延である。
ロックA系のクロック14の出力]−[FF10のクロ
ック入力C]−[FF10の出力Q]−[AND回路1
1の入力A]までの経路遅延である。
【0028】また17で示す破線は、[クロックA系の
クロック14の出力]−[バッファ回路12の出力]−
[AND回路11の入力B]までの経路遅延である。
クロック14の出力]−[バッファ回路12の出力]−
[AND回路11の入力B]までの経路遅延である。
【0029】このサンプル回路では、経路遅延16が経
路遅延17よりも小さい場合、例えば経路遅延16が3
ns、経路遅延17が5nsの場合には、図4のタイミ
ングチャートに示すように、クロックB系のクロック1
5の出力に、約2ns分のひげ(パルス幅約2nsのス
パイク)が乗る。回路構成によっては、このひげによっ
て、回路が誤動作する可能性があり、このひげの発生を
抑える必要がある。
路遅延17よりも小さい場合、例えば経路遅延16が3
ns、経路遅延17が5nsの場合には、図4のタイミ
ングチャートに示すように、クロックB系のクロック1
5の出力に、約2ns分のひげ(パルス幅約2nsのス
パイク)が乗る。回路構成によっては、このひげによっ
て、回路が誤動作する可能性があり、このひげの発生を
抑える必要がある。
【0030】図2を参照して、非同期型の回路部分で計
測する経路指定と経路関係を示した情報7には、(a)
クロックA系のクロック14の出力からFF10のクロ
ック入力まで、(b)FF10のクロック入力からFF
10のデータ出力まで、(c)FF10のデータ出力か
らAND回路11のデータ入力まで、(d)クロックA
系のクロック14の出力からバッファ回路12の入力ま
で、(e)バッファ回路12の入力からAND回路11
のデータ入力まで、の経路指定と、以下のような経路関
係を指定する。 {(a)+(b)+(c)}>{(d)+(e)} …(1)
測する経路指定と経路関係を示した情報7には、(a)
クロックA系のクロック14の出力からFF10のクロ
ック入力まで、(b)FF10のクロック入力からFF
10のデータ出力まで、(c)FF10のデータ出力か
らAND回路11のデータ入力まで、(d)クロックA
系のクロック14の出力からバッファ回路12の入力ま
で、(e)バッファ回路12の入力からAND回路11
のデータ入力まで、の経路指定と、以下のような経路関
係を指定する。 {(a)+(b)+(c)}>{(d)+(e)} …(1)
【0031】図2を参照して、非同期型の回路部分のス
タティック検証フェーズ9では、(a)、(b)、
(c)、(d)、(e)の各遅延を計測し、その遅延値
をもとに、その遅延値が経路関係を満足するかを検証す
る。
タティック検証フェーズ9では、(a)、(b)、
(c)、(d)、(e)の各遅延を計測し、その遅延値
をもとに、その遅延値が経路関係を満足するかを検証す
る。
【0032】[実施例2]次に、本発明の第2の実施例
について図面を参照して詳細に説明する。
について図面を参照して詳細に説明する。
【0033】図5は、非同期型の回路部分のスタティッ
クなタイミング検証の別のサンプル回路の回路構成を示
す図である。図5を参照して、18は立ち下がり同期型
のフリップフロップ(「FF」という)、19は立ち上
がり同期型のリセット付フリップフロップ、20は立ち
上がり同期型のフリップフロップ、21、22は組合せ
回路、23はクロックである。
クなタイミング検証の別のサンプル回路の回路構成を示
す図である。図5を参照して、18は立ち下がり同期型
のフリップフロップ(「FF」という)、19は立ち上
がり同期型のリセット付フリップフロップ、20は立ち
上がり同期型のフリップフロップ、21、22は組合せ
回路、23はクロックである。
【0034】図6に、図5に示したサンプル回路のタイ
ミングチャートを示す。FF18、FF19、FF20
のクロック端子にはクロック23が共通に入力されてお
り、FF18の出力Qは組み合わせ回路21に入力さ
れ、組み合わせ回路21の出力はFF19のリセット端
子Rに入力され、FF19の出力Qは組み合わせ回路2
2に入力され、組み合わせ回路22の出力はFF20の
データ入力端子Dに入力されている。
ミングチャートを示す。FF18、FF19、FF20
のクロック端子にはクロック23が共通に入力されてお
り、FF18の出力Qは組み合わせ回路21に入力さ
れ、組み合わせ回路21の出力はFF19のリセット端
子Rに入力され、FF19の出力Qは組み合わせ回路2
2に入力され、組み合わせ回路22の出力はFF20の
データ入力端子Dに入力されている。
【0035】図5に示す回路では、クロック23の立ち
下がりに同期して、立ち下がり同期型のFF18の出力
が変化し、その変化で組合せ回路21の出力が論理
“1”に変化し、FF19をリセットする。FF19の
出力が組合せ回路22を経由した信号がFF20の入力
になり、クロック23の立ち上がりで取り込まなければ
ならない構成であるものとすると、図2を参照して、非
同期型回路部分で計測する経路指定と経路関係を示した
情報7には、(a)FF18のクロック入力からFF1
8の出力まで、(b)FF18の出力から組合せ回路2
1を経由し、FF19のリセット入力まで、(c)FF
19のリセット入力からFF19の出力まで、(d)F
F19の出力から組合せ回路22を経由し、FF20の
入力まで、の経路指定と、経路関係として、 {[クロック23の周期T0]×[クロック23のLow側のduty(%)]÷100} >{(a)+(b)+(c)+(d)}+[FF20のセットアップ時間TSETUP]} …(2) と指定する(図6参照)。
下がりに同期して、立ち下がり同期型のFF18の出力
が変化し、その変化で組合せ回路21の出力が論理
“1”に変化し、FF19をリセットする。FF19の
出力が組合せ回路22を経由した信号がFF20の入力
になり、クロック23の立ち上がりで取り込まなければ
ならない構成であるものとすると、図2を参照して、非
同期型回路部分で計測する経路指定と経路関係を示した
情報7には、(a)FF18のクロック入力からFF1
8の出力まで、(b)FF18の出力から組合せ回路2
1を経由し、FF19のリセット入力まで、(c)FF
19のリセット入力からFF19の出力まで、(d)F
F19の出力から組合せ回路22を経由し、FF20の
入力まで、の経路指定と、経路関係として、 {[クロック23の周期T0]×[クロック23のLow側のduty(%)]÷100} >{(a)+(b)+(c)+(d)}+[FF20のセットアップ時間TSETUP]} …(2) と指定する(図6参照)。
【0036】非同期型回路部分のスタティックなタイミ
ング検証フェーズ9では、この各経路の遅延を算出し、
経路関係を満足しているかを検証する。
ング検証フェーズ9では、この各経路の遅延を算出し、
経路関係を満足しているかを検証する。
【0037】なお、上記した非同期が高いロブ分のスタ
ティックなタイミング検証フェーズは、コンピュータ等
の情報処理装置上で実行されるプログラムによってその
実行が制御される。
ティックなタイミング検証フェーズは、コンピュータ等
の情報処理装置上で実行されるプログラムによってその
実行が制御される。
【0038】
【発明の効果】以上説明したように、本発明によれば、
同期型回路/非同期型回路が混在する回路に対して、ダ
イナミックなタイミング検証なしで、回路のタイミング
を保証することができるという顕著な効果を奏する。
同期型回路/非同期型回路が混在する回路に対して、ダ
イナミックなタイミング検証なしで、回路のタイミング
を保証することができるという顕著な効果を奏する。
【0039】その理由は、本発明においては、スタティ
ックなタイミング検証装置で同期型の回路のタイミング
検証のみならず、遅延回路と経路関係を指定すること
で、非同期型の回路のタイミング検証も可能にしている
ことによる。その結果、本発明によれば、タイミング検
証に要する時間を大幅に短縮するという効果を奏する。
ックなタイミング検証装置で同期型の回路のタイミング
検証のみならず、遅延回路と経路関係を指定すること
で、非同期型の回路のタイミング検証も可能にしている
ことによる。その結果、本発明によれば、タイミング検
証に要する時間を大幅に短縮するという効果を奏する。
【図1】本発明の実施の形態におけるタイミング検証の
処理フローを示す図である。
処理フローを示す図である。
【図2】本発明の実施の形態におけるスタティックなタ
イミング検証装置の処理フローを示す図である。
イミング検証装置の処理フローを示す図である。
【図3】本発明の一実施例における、非同期型回路部分
のスタティックなタイミング検証方法を説明するための
サンプル回路の回路構成を示す図である。
のスタティックなタイミング検証方法を説明するための
サンプル回路の回路構成を示す図である。
【図4】図3のサンプル回路の動作を説明するためのタ
イミングチャート図である。
イミングチャート図である。
【図5】本発明の別の実施例における、非同期型回路部
分のスタティックなタイミング検証方法を説明するサン
プル回路の回路構成を示す図である。
分のスタティックなタイミング検証方法を説明するサン
プル回路の回路構成を示す図である。
【図6】図5のサンプル回路の動作を説明するためのタ
イミングチャート図である。
イミングチャート図である。
【図7】従来のタイミング検証方式の処理フローを示す
図である。
図である。
1 検証対象とする回路接続情報 2 入出力信号のタイミング指定と、クロック情報 3 従来のスタティックなタイミング検証装置 4 信号情報(パターン) 5 ダイナミックなタイミング検証装置 6 回路生成フェーズ 7 非同期部分で計測する経路指定と経路の関係を示し
た情報 8 同期回路部分のスタティックタイミング検証フェー
ズ 9 非同期型回路部分のスタティックタイミング検証フ
ェーズ 10 立ち下がり同期のFF 11 AND回路 12 バッファ回路 13 イネーブル信号 14 クロックA系のクロック 15 クロックB系のクロック 16 経路遅延 17 経路遅延 18 立ち下がり同期のFF 19 立ち上がり同期のリセット付FF 20 立ち上がり同期のFF 21 組合せ回路 22 組合せ回路 23 クロック
た情報 8 同期回路部分のスタティックタイミング検証フェー
ズ 9 非同期型回路部分のスタティックタイミング検証フ
ェーズ 10 立ち下がり同期のFF 11 AND回路 12 バッファ回路 13 イネーブル信号 14 クロックA系のクロック 15 クロックB系のクロック 16 経路遅延 17 経路遅延 18 立ち下がり同期のFF 19 立ち上がり同期のリセット付FF 20 立ち上がり同期のFF 21 組合せ回路 22 組合せ回路 23 クロック
フロントページの続き (56)参考文献 特開 平4−288677(JP,A) 電子情報通信学会技術研究報告 Vo l.93,no.459(FTS93 59−67) p47−54 桑子雅史ほか「非同期式論理 回路のタイミング信頼性評価についての 一考察」 電子情報通信学会技術研究報告 Vo l.96,no.24(FTS96 1−13) p1−8 大西淳ほか「信号変化生起条 件判定のための高速シンプレックス法」 (58)調査した分野(Int.Cl.7,DB名) G06F 17/50 JICSTファイル(JOIS)
Claims (1)
- 【請求項1】同期型回路と非同期型回路とが混在する回
路のタイミング検証方法において、 (a)同期型回路と非同期型回路とが混在する検証対象
の回路の回路接続情報を記憶手段から入力するステップ
と、 (b)前記非同期型回路の回路部分で計測する経路の指
定情報と経路の遅延関係を指定した経路関係情報を記憶
手段から入力するステップと、(c)前記非同期型回路部分のタイミング検証の際に、
前記同期型回路部分についての入出力信号のタイミング
指定とクロック指定とに基づくタイミング検証装置を用
いた抽出済みの経路の遅延データが利用可能な場合に
は、この抽出済みの遅延データを用い、前記非同期型回
路部分について前記経路指定情報と前記経路関係情報で
指定された経路に対して遅延情報を抽出するステップ
と、 (d)前記抽出した遅延情報が、前記非同期型回路部分
の前記経路指定情報と前記経路関係情報で指定された遅
延関係を充たすか否かを検証するステップと、を有する
ことを特徴とするタイミング検証方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9014554A JP3036454B2 (ja) | 1997-01-10 | 1997-01-10 | タイミング検証方法及び装置 |
EP98100318A EP0853280A3 (en) | 1997-01-10 | 1998-01-09 | Timing verification method and device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9014554A JP3036454B2 (ja) | 1997-01-10 | 1997-01-10 | タイミング検証方法及び装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10198723A JPH10198723A (ja) | 1998-07-31 |
JP3036454B2 true JP3036454B2 (ja) | 2000-04-24 |
Family
ID=11864377
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9014554A Expired - Lifetime JP3036454B2 (ja) | 1997-01-10 | 1997-01-10 | タイミング検証方法及び装置 |
Country Status (2)
Country | Link |
---|---|
EP (1) | EP0853280A3 (ja) |
JP (1) | JP3036454B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7072821B1 (en) | 1998-05-29 | 2006-07-04 | Siemens Aktiengesellschaft | Device and method for synchronizing an asynchronous signal in synthesis and simulation of a clocked circuit |
JP2005172549A (ja) | 2003-12-10 | 2005-06-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路の検証方法及びテストパターンの作成方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5572717A (en) * | 1994-04-06 | 1996-11-05 | Altera Corporation | Method and apparatus for assigning and analyzing timing specifications in a computer aided engineering program |
-
1997
- 1997-01-10 JP JP9014554A patent/JP3036454B2/ja not_active Expired - Lifetime
-
1998
- 1998-01-09 EP EP98100318A patent/EP0853280A3/en not_active Withdrawn
Non-Patent Citations (2)
Title |
---|
電子情報通信学会技術研究報告 Vol.93,no.459(FTS93 59−67)p47−54 桑子雅史ほか「非同期式論理回路のタイミング信頼性評価についての一考察」 |
電子情報通信学会技術研究報告 Vol.96,no.24(FTS96 1−13)p1−8 大西淳ほか「信号変化生起条件判定のための高速シンプレックス法」 |
Also Published As
Publication number | Publication date |
---|---|
EP0853280A3 (en) | 1998-07-22 |
EP0853280A2 (en) | 1998-07-15 |
JPH10198723A (ja) | 1998-07-31 |
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