JPH01235249A

JPH01235249A - 階層的配置配線システムの遅延解析方法

Info

Publication number: JPH01235249A
Application number: JP63061083A
Authority: JP
Inventors: Masahiro Fukui; 正博福井; Takahiro Shiobara; 孝弘塩原
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-03-15
Filing date: 1988-03-15
Publication date: 1989-09-20
Anticipated expiration: 2011-06-12
Also published as: JP2506909B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、ＶＬＳＩやプリント基板などの機能回路ブロ
ックを階層的に配置配線するシステムにおける遅延解析
方法、特にこの機能回路ブロックの端子に入出力属性と
遅延情報を与える為の方法に関するものである。

従来の技術従来階層的な配置配線システムに於ける遅延解析には、
各階層ごとの配線容量を階層型データベースに持ち、全
階層を展開した後、各ネットの配線容量の総和を求め遅
延を求める方法、あるいは各階層で出力端子の駆動能力
を仮に経験式などによって仮に見積シ遅延時間を計算し
、あとで階層間にわたるネットの階層毎の遅延時間を足
し合わせる方法などがあった。

発明が解決しようとする課題しかし、上述のような従来の技術では階層の展開という
作業を要するため全階層のデータをアクセスする必要が
生じ、近年の高集積ＬＳＩの開発設計におけるデータ量
の増大とこの処理に時間がかかり、また計算機の記憶容
量を多く必要とする、などの問題点があった。さらに従
来の技術の後者の方法では、解析の精度という点でも充
分なものではなかった。

本発明はこのような問題点に鑑み、階層的配置配線シス
テムによる大規模ＬＳＩの設計において、充分な解析精
度を保ち且つデータ処理量のコンパクトな遅延解析方法
を提案するものである。

課題を解決するための手段本発明は、第Ｎ階層の機能回路ブロックＢｊと、この機
能回路ブロックＢｊ（ｎ１≧ｊ≧０）を更に幾つかにま
とめ第（Ｎ＋１）階層の機能回路ブロックＡｉを構成す
る階層的な機能回路ブロックの配置配線システムに於て
、各々の機能回路ブロックの端子には入出力属性と遅延
情報を持ち、前記機能回路ブロックＡｉのある端子Ｐｍ
（Ａｉ）には前記機能回路ブロックＢｋ（ｎ１≧ｋ≧０
）の端子Ｐｎ（Ｂｋ）が配線Ｌｍｎ（Ｂｋ）によって接
続され、これら端子Ｐｎ（Ｂｋ）（ｎ１≧ｋ≧０）の各
々が有する入出力属性と遅延情報ならびに前記配線Ｌｍ
ｎ（Ｂｋ）の遅延情報とから前記端子Ｐｍ（Ａｉ）の入
出力属性と遅延情報を算出することを特徴とする階層的
配置配線システムの遅延解析方法である。

実施例以下に本発明の遅延解析方法のフローチャート図（第２
図）並びにそれを応用した階層的な機能回路ブロックの
配置配線方法（第１図）に関して図面に基づいて説明す
る。

まず、−例として第１図（ａ）の機能回路ブロックＢ１
〜Ｂ４の端子に与えられている入出力属性ならびに遅延
情報が機能回路ブロックの配置配線システムに導入され
る。（第２図のステップ１）次に１各ブロツクの配置配
線がおこなわれる。

たとえば（＆）図では、機能回路ブロックＢ２の上部に
機能回路ブロックＢ１が配置され、端子Ｐ１（Ｂ、）と
端子Ｐ１（Ｂ２）および端子Ｐ２（Ｂ２）が配線１３に
よって接続される。このように、各々の機能回路ブロッ
クと端子が配置配線され、更に第１図（ｂ）のようにこ
れら複数の機能回路ブロックＢ１〜Ｂ４が機能回路ブロ
ックＢ１．Ｂ２と機能回路ブロックＢ３．Ｂ４の２つに
グルービングされ１階層上の機能回路ブロックＡ１．Ａ
２を構成する。（第２図のステップ２）この時、遅延計算方法により、機能回路ブロックＢ１〜
Ｂ４の各々の端子のもつ入出力属性並びに遅延情報が、
機能回路ブロックＡ１．Ａ２に収納される。たとえば、
配線１３で接続される端子Ｐ１（Ｂ１）、Ｐｌ（Ｂ２）
ｌＰ２（Ｂ２）の３端子のデータと配線１３によるデー
タが１つの端子Ｐ３（Ａ１）の入出力属性と遅延情報と
して収納され機能回路ブロックＡ１　の端子情報として
記憶され、次の配置、配線に利用される。（第２図のス
テップ３゜このような、ステップ１〜４が配置配線シス
テムの最も下の階層から最上層まで順次各階層に対して
行なわれる。これにより、システム全体のよりデータ量
を少なく効率的で正確な遅延解析がはじめて可能となる
ものである。

次に、この各階層で各機能回路ブロックの各端子が有す
る入出力属性と遅延情報のデータに関して具体的に説明
する。

まず第３図、第４図を用いて一番下の階層の機能回路ブ
ロックの外部端子にあたえる遅延情報を説明する。

一例として第３図（ａ）に示す簡単な相補型ＭＯ３（０
ＭＯ３）Ｋより構成されるインバータ回路゛に関して述
べる。一般に０Ｍ０８回路の出力端子の立ち上がり時（
ｖｏ＝ｏ〜■ｔｈ：■ｔｈ＝スレッシュホールド電圧）
において、Ｎチャネルトランジスター３１は、はとんど
オフ状態であり、負荷抵抗ＲＯおよび負荷容量ＣＯがＰ
チャネルトランジスター３２によってドライブされる。

この間の動作はほぼ直線で近似できるので、第３図（ｂ
）に示すようなモデルを使う。この第３図伽）は出力段
トランジスターをモデル化した回路図を示し、１１は負
荷容量Ｃ０１１２は出力抵抗ＲＯ１１３は出力電流源ｌ
０１１４は出力端子である。また、第３図（Ｃ）はこの
出力端子１４における電流（ｉ）と電位（Ｖ）の関係を
示す図である。１６はトランジスター回路の特性曲線、
１６はこの回路の線型モデルの特性曲線を示す。

また、出カー一端子１４立ち下がり時（Ｖｏ＝Ｖｄｄ　
（電源電圧）〜ｖｔｈ　）の動作は逆にＰチャネルトラ
ンジスター３２がほとんどオフ状態で、負荷抵抗Ｒｏお
よび負荷容量ＣＯがＮチャネルトランジスター３１によ
ってドライブされる。この場合は、−例として第４図に
示すモデルで動作を近似する。

また、一方入力端子の場合は、その端子に接続されるＭ
ＯＳ）ランジスタのゲート容ｆｉＫ相当する値を入力容
量Ｃｉ　として表現する。

このように本システムでは、これらの値を入出力端子の
遅延情報として与える。また、ここでＰ又はＮチャネル
トランジスターの等価モデルは、通常入出力端子の立ち
上げあるいは立ち下がシ時で異なる。従って、負荷容量
ＣＯ、出力抵抗Ｒｏ。

および出力電流源ＩＯは各々立ち上がり時における値（
ＣＯｒ、Ｒｏｒ、Ｉｏｒ）と立ち下がり時における値（
ＣＯｆ、Ｒｏｆ、Ｉｏｆ）の２種類を考慮することが考
えられる。

次に第２図のステップ２の配置配線処理の後、ステップ
３の遅延情報解析処理では、たとえば配線を全てアルミ
でおこなう場合は、アルミの抵抗がゲート等に使用され
るポリシリコン（ｐｓ）の抵抗に比較して無視できるほ
ど小さいので、アルミ配線の部分は容量の集中定数回路
で表現し、遅延解析のための回路は、第６図に示す回路
でモデル化する。

同図中、２１は配線容量を示し、各ネットについては、
配線抵抗＝０と仮定しているため、各入力端子までの信
号伝搬時間ｔは等しく、前記ネットに含まれる出力端子
の出力抵抗をＲｏ、出力容量をＣＯ　、ネットの配線容
量をＣＩ、ネットに含まれる入力端子の入力容量の総和
をΣＣｉ　　とするときｔ＝ＫｘＲｏ（ＣＯ＋（Ｊ’＋ΣＣ１）（Ｋはパラメー
タで、たとえば０．６９に設定する。）として求めるも
のとする。

以上まとめれば、本システムは階層的レイアウト手法に
付随して遅延解析においても以下に示すような方法で階
層的に処理を行う。すなわち、１つの階層内のネットの
解析は、ネットに含まれるピンに与えられた遅延情報、
及び、ネットの配線情報を基にして遅延解析を行う。上
の階層にも接続するネットの解析は、現在扱っている階
層の外部端子に階層内の配線、及び、端子の遅延情報を
付加し、遅延時間の計算は上の階層で行う。以下に、遅
延解析の方法、外部端子に与える遅延情報について示す
。

まず、各ブロックの各外部端子には入出力属性、及び遅
延情報が与えられている。各ネットの遅延時間Ｄｅｌａ
ｙを次の方法で求める。

５ｔｏｐ１　　各ネットｎについて５ｔｏｐ２〜３　を
行う。

５ｔｏｐ２　　各Ｌａｙｓτ毎の配線長を計算し、それ
と各Ｌａｙｅｒの配線の単位長さ当たりの容量より、配
線容量Ｃ１を求める。

Ｃｊ７＝Ｃａｘｌａ＋Ｃｂｘｌｂ＋ＣｃｘｌｃＣａ、Ｃ
ｂ、Ｃｃ・・・・・・各層ａ、ｂ、ａの配線の単位長さ
当たりの容量ｌａ、ｌｂ、ｌｃ・・・・・・各層ａ、ｂ、ｃそれぞれ
の配線長の総和５ｔｏｐ３　　前記ネッ）ｎに含まれる出力端子の遅延
パラメータを（Ｒｏ、ＣＯ）入力端子の入力容量の和を
ΣＣｉ　　とした時、遅延時間ＤｅｌａｙをＤｅｌａｙ
＝ＫｘＲｏ（ＣＯ＋Ｃｊ’十ΣＣｉ）　　ＣＫはｉ＜う
メータで、０．６９に設定する。）とする。

５ｔｅｐ４　　外部端子入出力属性遅延情報の設定処理
を行なう。

この説明のために、第１図を用いて説明を行なう。

第１図（Ｃ）は下階層ブロックの回路図を示し、前記回
路図から破線矢印で示される所に、前記回路図中の入力
端子１０１及び、出力端子１０２における動作をモデル
化した回路図を示す。１０３は入力容量である。

また、第１図（ｄ）は、前記回路を含む一階層上のブロ
ックの図である。１０４は上階層ブロック、１０６は下
階層ブロックである。

前記ネットｎが外部ピン（ブロック周辺ピン）を含む場
合、遅延時間の計算はおこなわず上階層への遅延情報と
して以下のものを各外部端子にたいして計算し出力する
。

（１）入出力属性外部端子の内、それを含むネットがブロック内で少なく
とも１つの出力端子に接続するものを出力、全て入力端
子に接続するものを入力とする。第１図（ｄ）において
外部端子１０６は入力、外部端子１０７は出力となる。

（１１）遅延情報入出力属性が出力である外部端子１０７には、以下に示
すように、出力抵抗ＲＯ＊、出力電流源工０＊、出力容
量ＣＯ”ｆ以下に示すように与える。

Ｒｏ＊、Ｉｏ＊に対して前記外部端子１０了を含むネッ
トに接続する下階層ブロックの出力端子の遅延情報Ｒｏ
、Ｉｏ値をそのまま与える。

ＣＯに対して前記ネッ）ｎの配線容量ＣＬ。

前記ネッ）ｎに接続する下階層ブロックの出力端子の出
力端子容量ＣＯ１入力端子の入力容量Ｃｉの総和を与え
る。

ＣＯ　＝ＣＯ＋ＣＬ＋ΣＣｉ入出力属性が入力である外部端子１０６には、Ｃｉ＊を
パラメータとして次のように付加する。

Ｃｉ＊に対してブロック内の前記ネッ）ｎに関する配線
容量ＣＬ、入力端子容量Ｃｉの総和を与える。

、＊Ｃ１＝ＯＬ＋ΣＣｉ −階層上の遅延解析処理は、前記５ｔｏｐ４の処理によ
って、入出力属性と遅延情報が与えられたブロックの外
部端子を使って、下階層ブロック内の遅延解析と全く同
様の方法で、解析を行う。

また、以上入力端子と出力端子に関するその入出力属性
と遅延情報に関して述べてきたが、これら２つを含み、
時間的に１両者のうち一方を選択するような双方向端子
に関しては、原則的にこれら両者の情報をもつようにす
れば良いことはいうまでもない。さらに本実施例では、
第２図、第３図に示したような近似回路を使用したが、
電流源を含まない近似回路すなわち第３図（ｂ）、第４
図においてＩｏ＝Ｏの回路でモデル化しても同様の効果
が期待できる。又、配線が抵抗成分をも含めて考える必
要のある場合には、外部端子に与える遅延情報に抵抗の
項目を付加することにより同様の方法が適用できる。

発明の効果本発明によれば、ＶＬＳＩやプリント基板などの機能回
路ブロックを階層的に配置配線するシステムにおいて、
階層的な遅延解析を、階層展開の処理を必要としない方
法で精度良く求めることができる。

図、第２図は本発明のフローチャート図、第３図（ａ）
〜（０）は、ＣＭＯＳインバータ回路図と出力立ち上が
り時における出力段トランジスタのモデル化回路図およ
びＬ　−ｖ特性図、第４図は出力立ち下がす時における
出力段トランジスターのモデル化回路図、第６図は遅延
解析用回路図である。

１・・・・・・入出力属性と遅延情報のシステムへの入
力、２・・・・・・各機能回路ブロックの配置配線処理
、３・・・・・・各端子での入出力属性の決定並びに遅
延情報解析処理、４・・・・・・上層機能回路ブロック
端子への入出力属性と遅延情報の設定処理、１１・・・
・・・出力容量Ｃ０１１２・・・・・・出力抵抗Ｒｏ、
１３・・・・・・出力電流源ＩＯ，１４・・・・・・出
力端子。

代理人の氏名　弁理士　中　尾　敏　男　ほか１名Ａ１
．ＡＺ、１３ｔ〜β４−・−ｍ肱因茫７０ツクＦｔ（Ａ
ｉ）〜Ｆｓ（Ａｚ）、　Ｆｔ（ｆ３ｔ）−Ｐｓ（βｚ）
−Ｗｈ子１−ａ−−−１己課第１図１０１　′−°入力立：Ｍ　−３− １０Ｚ−一−ｔカ鳴子ｌ閃−人力容量１０６−−−　ダト　郡　が枯モチｎｌ第２図・９（−領）

Claims

【特許請求の範囲】

（１）第Ｎ階層の機能回路ブロックＢｊと、この機能回
路ブロックＢｊ（ｎ１≧ｊ≧０）を更に幾つかにまとめ
第（Ｎ＋１）階層の機能回路ブロックＡｉを構成する階
層的な機能回路ブロックの配置配線システムに於て、各
々の機能回路ブロックの端子には入出力属性と遅延情報
を持ち、前記機能回路ブロックＡｉのある端子Ｐｍ（Ａ
ｉ）には前記機能回路ブロックＢｋ（ｎ１≧ｋ≧０）の
端子Ｐｎ（Ｂｋ）が配線Ｌｍｎ（Ｂｋ）によって接続さ
れ、これら端子Ｐｎ（Ｂｋ）（ｎ１≧ｋ≧０）の各々が
有する入出力属性と遅延情報ならびに前記配線Ｌｍｎ（
Ｂｋ）の遅延情報とから前記端子Ｐｍ（Ａｉ）の入出力
属性と遅延情報を算出することを特徴とする階層的配置
配線システムの遅延解析方法。
（２）各機能回路ブロックの端子の入出力属性には、“
入力”と“出力”および“双方向”の少なくとも３種類
を有し、入出力属性が“入力”のものは、その遅延情報
を入力容量ＣＩとし、入出力属性が“出力”のものは、
この端子に接続される等価的な出力容量ＣＯと駆動抵抗
の値ＲＯとこの駆動抵抗に並列に接続される駆動電流源
の値ＩＯとを遅延情報とし、入出力属性が“双方向”の
ものは、その遅延情報として等価的にこの端子に接続さ
れる入力容量ＣＩと出力容量ＣＯと駆動抵抗ＲＯとこの
駆動抵抗に並列に接続される駆動電流源の値ＩＯとを遅
延情報とし、順次上の階層の機能回路ブロックに端子情
報としてあたえることを特徴とする特許請求の範囲第１
項に記載の階層的配置配線システムの遅延解析方法。