JP2506909B2 - 階層的配置配線システムの遅延解析方法 - Google Patents
階層的配置配線システムの遅延解析方法Info
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- JP2506909B2 JP2506909B2 JP63061083A JP6108388A JP2506909B2 JP 2506909 B2 JP2506909 B2 JP 2506909B2 JP 63061083 A JP63061083 A JP 63061083A JP 6108388 A JP6108388 A JP 6108388A JP 2506909 B2 JP2506909 B2 JP 2506909B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、VLSIやプリント基板などの機能回路ブロッ
クを階層的に配置配線するシステムにおける遅延解析方
法、特にこの機能回路ブロックの端子に入出力属性と遅
延情報を与える為の方法に関するものである。
クを階層的に配置配線するシステムにおける遅延解析方
法、特にこの機能回路ブロックの端子に入出力属性と遅
延情報を与える為の方法に関するものである。
従来の技術 従来階層的な配置配線システムに於ける遅延解析に
は、各階層ごとの配線容量を階層型データベースに持
ち、全階層を展開した後、各ネットの配線容量の総和を
求め遅延を求める方法、あるいは各階層で出力端子の駆
動能力を仮に試験式などによって仮に見積り遅延時間を
計算し、あとで階層間にわたるネットの階層毎の遅延時
間を足し合わせる方法などがあった。
は、各階層ごとの配線容量を階層型データベースに持
ち、全階層を展開した後、各ネットの配線容量の総和を
求め遅延を求める方法、あるいは各階層で出力端子の駆
動能力を仮に試験式などによって仮に見積り遅延時間を
計算し、あとで階層間にわたるネットの階層毎の遅延時
間を足し合わせる方法などがあった。
発明が解決しようとする課題 しかし、上述のような従来の技術では階層の展開とい
う作業を要するため全階層のデータをアクセスする必要
が生じ、近年の高集積LSIの開発設計におけるデータ量
の増大とこの処理に時間がかかり、また計算機の記憶容
量を多く必要とする、などの問題点があった。さらに従
来の技術の後者の方法では、解析の精度という点でも充
分なものではなかった。
う作業を要するため全階層のデータをアクセスする必要
が生じ、近年の高集積LSIの開発設計におけるデータ量
の増大とこの処理に時間がかかり、また計算機の記憶容
量を多く必要とする、などの問題点があった。さらに従
来の技術の後者の方法では、解析の精度という点でも充
分なものではなかった。
本発明はこのような問題点に鑑み、階層的配置配線シ
ステムによる大規模LSIの設計において、充分な解析精
度を保ち且つデータ処理量のコンパクトな遅延解析方法
を提案するものである。
ステムによる大規模LSIの設計において、充分な解析精
度を保ち且つデータ処理量のコンパクトな遅延解析方法
を提案するものである。
課題を解決するための手段 本発明は、第Ｎ階層の機能回路ブロックBjと、この機
能回路ブロックBj（n1≧ｊ≧Ｏ）を更に幾つかにまとめ
第（Ｎ＋１）階層の機能回路ブロックAiを構成する階層
的な機能回路ブロックの配置配線システムに於て、各々
の機能回路ブロックの端子には入出力属性と遅延情報を
持ち、前記機能回路ブロックAiのある端子Pm（Ai）には
前記機能回路ブロックBk（n1≧ｋ≧Ｏ）の端子Pn（Bk）
が配線Lmn（Bk）によって接続され、これら端子Pn（B
k）（n1≧ｋ≧Ｏ）の各々が有する入出力属性と遅延情
報ならびに前記配線Lmn（Bk）の遅延情報とから前記端
子Pm（Ai）の入出力属性と遅延情報を算出することを特
徴とする階層的配置配線システムの遅延解析方法であ
る。
能回路ブロックBj（n1≧ｊ≧Ｏ）を更に幾つかにまとめ
第（Ｎ＋１）階層の機能回路ブロックAiを構成する階層
的な機能回路ブロックの配置配線システムに於て、各々
の機能回路ブロックの端子には入出力属性と遅延情報を
持ち、前記機能回路ブロックAiのある端子Pm（Ai）には
前記機能回路ブロックBk（n1≧ｋ≧Ｏ）の端子Pn（Bk）
が配線Lmn（Bk）によって接続され、これら端子Pn（B
k）（n1≧ｋ≧Ｏ）の各々が有する入出力属性と遅延情
報ならびに前記配線Lmn（Bk）の遅延情報とから前記端
子Pm（Ai）の入出力属性と遅延情報を算出することを特
徴とする階層的配置配線システムの遅延解析方法であ
る。
実 施 例 以下に本発明の遅延解析方法のフローチャート図（第
２図）並びにそれを応用した階層的な機能回路ブロック
の配置配線方法（第１図）に関して図面に基づいて説明
する。
２図）並びにそれを応用した階層的な機能回路ブロック
の配置配線方法（第１図）に関して図面に基づいて説明
する。
まず、一例として第１図（ａ）の機能回路ブロックB1
〜B4の端子に与えられている入出力属性ならびに遅延情
報が機能回路ブロックの配置配線システムに導入され
る。（第２図のステップ１） 次に、各ブロックの配置配線がおこなわれる。たとえ
ば（ａ）図では、機能回路ブロックB2の上部に機能回路
ブロックB1が配置され、端子P1（B1）と端子P1（B2）お
よび端子P2（B2）が配線l3によって接続される。このよ
うに、各々の機能回路ブロックと端子が配置配線され、
更に第１図（ｂ）のようにこれら複数の機能回路ブロッ
クB1〜B4が機能回路ブロックB1,B2と機能回路ブロックB
3,B4の２つにグルーピングされ１階層上の機能回路ブロ
ックA1,A2を構成する。（第２図のステップ２） この時、遅延計算方法により、機能回路ブロックB1〜
B4の各々の端子のもつ入出力属性並びに遅延情報が、機
能回路ブロックA1,A2に収納される。たとえば、配線l3
で接続される端子P1（B1）,P1（B2）,P2（B2）の３端子
のデータと配線l3によるデータが１つの端子P3（A1）の
入出力属性と遅延情報として収納され機能回路ブロック
A1の端子情報として記憶され、次の配置，配線に利用さ
れる。（第２図のステップ3,4） このような、ステップ１〜４が配置配線システムの最
も下の階層から最上層まで順次各階層に対して行なわれ
る。これにより、システム全体のよりデータ量を少なく
効率的で正確な遅延解析がはじめて可能となるものであ
る。
〜B4の端子に与えられている入出力属性ならびに遅延情
報が機能回路ブロックの配置配線システムに導入され
る。（第２図のステップ１） 次に、各ブロックの配置配線がおこなわれる。たとえ
ば（ａ）図では、機能回路ブロックB2の上部に機能回路
ブロックB1が配置され、端子P1（B1）と端子P1（B2）お
よび端子P2（B2）が配線l3によって接続される。このよ
うに、各々の機能回路ブロックと端子が配置配線され、
更に第１図（ｂ）のようにこれら複数の機能回路ブロッ
クB1〜B4が機能回路ブロックB1,B2と機能回路ブロックB
3,B4の２つにグルーピングされ１階層上の機能回路ブロ
ックA1,A2を構成する。（第２図のステップ２） この時、遅延計算方法により、機能回路ブロックB1〜
B4の各々の端子のもつ入出力属性並びに遅延情報が、機
能回路ブロックA1,A2に収納される。たとえば、配線l3
で接続される端子P1（B1）,P1（B2）,P2（B2）の３端子
のデータと配線l3によるデータが１つの端子P3（A1）の
入出力属性と遅延情報として収納され機能回路ブロック
A1の端子情報として記憶され、次の配置，配線に利用さ
れる。（第２図のステップ3,4） このような、ステップ１〜４が配置配線システムの最
も下の階層から最上層まで順次各階層に対して行なわれ
る。これにより、システム全体のよりデータ量を少なく
効率的で正確な遅延解析がはじめて可能となるものであ
る。
次に、この各階層で各機能回路ブロックの各端子が有
する入出力属性と遅延情報のデータに関して具体的に説
明する。
する入出力属性と遅延情報のデータに関して具体的に説
明する。
まず第３図、第４図を用いて一番下の階層の機能回路
ブロックの外部端子にあたえる遅延情報を説明する。
ブロックの外部端子にあたえる遅延情報を説明する。
一例として第３図（ａ）に示す簡単な相補型MOS（CMO
S）により構成されるインバータ回路に関して述べる。
一般にCMOS回路の出力端子の立ち上がり時（Vo＝０〜Vt
h:Vth＝スレッシュホールド電圧）において、Ｎチャネ
ルトランジスター31は、ほとんどオフ状態であり、負荷
抵抗Roおよび負荷容量CoがＰチャネルトランジスター32
によってドライブされる。この間の動作はほぼ直線に近
似できるので、第３図（ｂ）に示すようなモデルを使
う。この第３図（ｂ）は出力段トランジスターをモデル
化した回路図を示し、11は負荷容量Co、12は出力抵抗R
o、13は出力電流源Io、14は出力端子である。また、第
３図（ｃ）はこの出力端子14における電流（ｉ）と電位
（ｖ）の関係を示す図である。15はトランジスター回路
の特性曲線、16はこの回路の線型モデルの特性曲線を示
す。
S）により構成されるインバータ回路に関して述べる。
一般にCMOS回路の出力端子の立ち上がり時（Vo＝０〜Vt
h:Vth＝スレッシュホールド電圧）において、Ｎチャネ
ルトランジスター31は、ほとんどオフ状態であり、負荷
抵抗Roおよび負荷容量CoがＰチャネルトランジスター32
によってドライブされる。この間の動作はほぼ直線に近
似できるので、第３図（ｂ）に示すようなモデルを使
う。この第３図（ｂ）は出力段トランジスターをモデル
化した回路図を示し、11は負荷容量Co、12は出力抵抗R
o、13は出力電流源Io、14は出力端子である。また、第
３図（ｃ）はこの出力端子14における電流（ｉ）と電位
（ｖ）の関係を示す図である。15はトランジスター回路
の特性曲線、16はこの回路の線型モデルの特性曲線を示
す。
また、出力端子14立ち下がり時（Vo＝Vdd（電源電
圧）〜Vth）の動作は逆にＰチャネルトランジスター32
がほとんどオフ状態で、負荷抵抗Roおよび負荷容量Coが
Ｎチャネルトランジスター31によってドライブされる。
この場合は、一例として第４図に示すモデルで動作を近
似する。
圧）〜Vth）の動作は逆にＰチャネルトランジスター32
がほとんどオフ状態で、負荷抵抗Roおよび負荷容量Coが
Ｎチャネルトランジスター31によってドライブされる。
この場合は、一例として第４図に示すモデルで動作を近
似する。
また、一方入力端子の場合は、その端子に接続される
MOSトランジスタのゲート容量に相当する値を入力容量C
iとして表現する。
MOSトランジスタのゲート容量に相当する値を入力容量C
iとして表現する。
このように本システムでは、これらの値を入出力端子
の遅延情報として与える。また、ここでＰ又はＮチャネ
ルトランジスターの等価モデルは、通常入出力端子の立
ち上げあるいは立ち下がり時で異なる。従って、負荷容
量Co,出力抵抗Ro,および出力電流源Ioは各々立ち上がり
時における値（Cor,Ror,Ior）と立ち下がり時における
値（Cof,Rof,Iof）の２種類を考慮することが考えられ
る。
の遅延情報として与える。また、ここでＰ又はＮチャネ
ルトランジスターの等価モデルは、通常入出力端子の立
ち上げあるいは立ち下がり時で異なる。従って、負荷容
量Co,出力抵抗Ro,および出力電流源Ioは各々立ち上がり
時における値（Cor,Ror,Ior）と立ち下がり時における
値（Cof,Rof,Iof）の２種類を考慮することが考えられ
る。
次に第２図のステップ２の配置配線処理の後、ステッ
プ３の遅延情報解析処理では、たとえば配線を全てアル
ミでおこなう場合は、アルミの抵抗がゲート等に使用さ
れるポリシリコン（PS）の抵抗に比較して無視できるほ
ど小さいので、アルミ配線の部分は容量の集中定数回路
で表現し、遅延解析のための回路は、第５図に示す回路
でモデル化する。
プ３の遅延情報解析処理では、たとえば配線を全てアル
ミでおこなう場合は、アルミの抵抗がゲート等に使用さ
れるポリシリコン（PS）の抵抗に比較して無視できるほ
ど小さいので、アルミ配線の部分は容量の集中定数回路
で表現し、遅延解析のための回路は、第５図に示す回路
でモデル化する。
同図中、21は配線容量を示し、各ネットについては、
配線抵抗＝０と仮定しているため、各入力端子までの信
号伝搬時間ｔは等しく、前記ネットに含まれる出力端子
の出力抵抗をRo、出力容量をCo、ネットの配線容量をC
l、ネットに含まれる入力端子の入力容量を総和をΣCi
とするとき ｔ＝Ｋ×Ro（Co＋Cl＋ΣCi） （Ｋはパラメータで、たとえば0.69に設定する。） として求めるものとする。
配線抵抗＝０と仮定しているため、各入力端子までの信
号伝搬時間ｔは等しく、前記ネットに含まれる出力端子
の出力抵抗をRo、出力容量をCo、ネットの配線容量をC
l、ネットに含まれる入力端子の入力容量を総和をΣCi
とするとき ｔ＝Ｋ×Ro（Co＋Cl＋ΣCi） （Ｋはパラメータで、たとえば0.69に設定する。） として求めるものとする。
以上まとめれば、本システムは階層的レイアウト手法
に付随して遅延解析においても以下に示すような方法で
階層的に処理を行う。すなわち、１つの階層内のネット
の解析は、ネットに含まれるピンに与えられた遅延情
報、及び、ネットの配線情報を基にして遅延解析を行
う。上の階層にも接続するネットの解析は、現在扱って
いる階層の外部端子に階層内の配線、及び、端子の遅延
情報を付加し、遅延時間の計算は上の階層で行う。以下
に、遅延解析の方法、外部端子に与える遅延情報につい
て示す。
に付随して遅延解析においても以下に示すような方法で
階層的に処理を行う。すなわち、１つの階層内のネット
の解析は、ネットに含まれるピンに与えられた遅延情
報、及び、ネットの配線情報を基にして遅延解析を行
う。上の階層にも接続するネットの解析は、現在扱って
いる階層の外部端子に階層内の配線、及び、端子の遅延
情報を付加し、遅延時間の計算は上の階層で行う。以下
に、遅延解析の方法、外部端子に与える遅延情報につい
て示す。
まず、各ブロックの各外部端子には入出力属性、及び
遅延情報が与えられている。各ネットの遅延時間Delay
を次の方法で求める。
遅延情報が与えられている。各ネットの遅延時間Delay
を次の方法で求める。
Step1 各ネットｎについてStep2〜３を行う。
Step2 各Layer毎の配線長を計算し、それと各Layerの
配線の単位長さ当たりの容量より、配線容量Clを求め
る。
配線の単位長さ当たりの容量より、配線容量Clを求め
る。
Cl＝Ca×la＋Cb×lb×Cc×lc Ca,Cb,Cc……各層a,b,cの配線の単位長さ当たりの容量 la,lb,lc……各層a,b,cそれぞれの配線長の総和 Step3 前記ネットｎに含まれる出力端子の遅延パラメ
ータを（Ro,Co）入力端子の入力容量の和をΣCiとした
時、遅延時間Delayを Delay＝Ｋ×Ro（Co＋Cl＋ΣCi） （Ｋはパラメータで、0.69に設定する。） とする。
ータを（Ro,Co）入力端子の入力容量の和をΣCiとした
時、遅延時間Delayを Delay＝Ｋ×Ro（Co＋Cl＋ΣCi） （Ｋはパラメータで、0.69に設定する。） とする。
Step4 外部端子入出力属性遅延情報の設定処理を行な
う。
う。
この説明のために、第１図を用いて説明を行なう。
第１図（ｃ）は下階層ブロックの回路図を示し、前記
回路図から破線矢印で示される所に、前記回路図中の入
力端子101及び、出力端子102における動作をモデル化し
た回路図を示す。103は入力容量である。
回路図から破線矢印で示される所に、前記回路図中の入
力端子101及び、出力端子102における動作をモデル化し
た回路図を示す。103は入力容量である。
また、第１図（ｄ）は、前記回路を含む一階層上のブ
ロックの図である。104は上階層ブロック、105は下階層
ブロックである。
ロックの図である。104は上階層ブロック、105は下階層
ブロックである。
前記ネットｎが外部ピン（ブロック周辺ピン）を含む
場合、遅延時間の計算はおこならず上階層への遅延情報
として以下のものを各外部端子にたいして計算し出力す
る。
場合、遅延時間の計算はおこならず上階層への遅延情報
として以下のものを各外部端子にたいして計算し出力す
る。
（ｉ） 入出力属性 外部端子の内、それを含むネットがブロック内で少な
くとも１つの出力端子に接続するものを、全て入出力端
子に接続するものを入力とする。第１図（ｄ）において
外部端子106は入力、外部端子107は出力となる。
くとも１つの出力端子に接続するものを、全て入出力端
子に接続するものを入力とする。第１図（ｄ）において
外部端子106は入力、外部端子107は出力となる。
（ii） 遅延情報 入出力属性が出力である外部端子107には、以下に示
すように、出力抵抗Ro＊、週力電流Io＊、出力容量Co＊
を以下に示すように与える。
すように、出力抵抗Ro＊、週力電流Io＊、出力容量Co＊
を以下に示すように与える。
Ro＊,Io＊に対して前記外部端子107を含むネットに接
続する下階層ブロックの出力端子の遅延情報Ro,Io値を
そのまま与える。
続する下階層ブロックの出力端子の遅延情報Ro,Io値を
そのまま与える。
Co＊に対して前記ネットｎの配線容量CL、前記ネット
ｎに接続する下階層ブロックの出力端子の出力端子容量
Co、入力端子の入力容量Ciの総和を与える。
ｎに接続する下階層ブロックの出力端子の出力端子容量
Co、入力端子の入力容量Ciの総和を与える。
Co＊＝Co＋CL＋ΣCi 入出力属性が入力である外部端子106には、Ci＊をパ
ラメータとして次のように付加する。
ラメータとして次のように付加する。
Ci＊に対してブロック内の前記ネットｎに関する配線
容量CL、入力端子容量Ciの総和を与える。
容量CL、入力端子容量Ciの総和を与える。
Ci＊＝CL＋ΣCi 一階層上の遅延解析処理は、前記Step4の処理によっ
て、入出力属性と遅延情報が与えられたブロックの外部
端子を使って、下階層ブロック内の遅延解析と全く同様
の方法で、解析を行う。
て、入出力属性と遅延情報が与えられたブロックの外部
端子を使って、下階層ブロック内の遅延解析と全く同様
の方法で、解析を行う。
また、以上入力端子と出力端子に関するその入出力属
性と遅延情報に関して述べてきたが、これら２つを含
み、時間的に、両者のうち一方を選択するような双方向
端子に関しては、原則的にこれら両者の情報をもつよう
にすれば良いことはいうまでもない。さらに本実施例で
は、第２図，第３図に示したような近似回路を使用した
が、電流源を含まない近似回路すなわち第３図（ｂ）、
第４図においてIo＝０の回路でモデル化しても同様の効
果が期待できる。又、配線が抵抗成分をも含めて考える
必要のある場合には、外部端子に与える遅延情報に抵抗
の項目を付加することにより同様の方法が適用できる。
性と遅延情報に関して述べてきたが、これら２つを含
み、時間的に、両者のうち一方を選択するような双方向
端子に関しては、原則的にこれら両者の情報をもつよう
にすれば良いことはいうまでもない。さらに本実施例で
は、第２図，第３図に示したような近似回路を使用した
が、電流源を含まない近似回路すなわち第３図（ｂ）、
第４図においてIo＝０の回路でモデル化しても同様の効
果が期待できる。又、配線が抵抗成分をも含めて考える
必要のある場合には、外部端子に与える遅延情報に抵抗
の項目を付加することにより同様の方法が適用できる。
発明の効果 本発明によれば、VLSIやプリント基板などの機能回路
ブロックを階層的に配置配線するシステムにおいて、階
層的な遅延解析を、階層展開の処理を必要としない方法
で精度良く求めることができる。
ブロックを階層的に配置配線するシステムにおいて、階
層的な遅延解析を、階層展開の処理を必要としない方法
で精度良く求めることができる。
第１図（ａ）〜（ｄ）は本発明の実施例を説明するため
の説明図、第２図は本発明のフローチャート図、第３図
（ａ）〜（ｃ）は、CMOSインバータ回路図と出力立ち上
がり時における出力段トランジスタのモデル化回路図お
よびｉ−ｖ特性図、第４図は出力立ち下がり時における
出力段トランジスターのモデル化回路図、第５図は遅延
解析用回路図である。 １……入出力属性と遅延情報のシステムへの入力、２…
…各機能回路ブロックの配置配線処理、３……各端子で
の入出力属性の決定並びに遅延情報解析処理、４……上
層機能回路ブロック端子への入出力属性と遅延情報の設
定処理、11……出力容量Co、12……出力抵抗Ro、13……
出力電流源Io、14……出力端子。
の説明図、第２図は本発明のフローチャート図、第３図
（ａ）〜（ｃ）は、CMOSインバータ回路図と出力立ち上
がり時における出力段トランジスタのモデル化回路図お
よびｉ−ｖ特性図、第４図は出力立ち下がり時における
出力段トランジスターのモデル化回路図、第５図は遅延
解析用回路図である。 １……入出力属性と遅延情報のシステムへの入力、２…
…各機能回路ブロックの配置配線処理、３……各端子で
の入出力属性の決定並びに遅延情報解析処理、４……上
層機能回路ブロック端子への入出力属性と遅延情報の設
定処理、11……出力容量Co、12……出力抵抗Ro、13……
出力電流源Io、14……出力端子。
Claims (2)
- 【請求項１】第Ｎ階層の機能回路ブロックBjと、この機
能回路ブロックBj（n1≧ｊ≧Ｏ）を更に幾つかにまとめ
第（Ｎ＋１）階層の機能回路ブロックAiを構成する階層
的な機能回路ブロックの配置配線システムに於て、各々
の機能回路ブロックの端子には入出力属性と遅延情報を
持ち、前記機能回路ブロックAiのある端子Pm（Ai）には
前記機能回路ブロックBk（n1≧ｋ≧Ｏ）の端子Pn（Bk）
が配線Lmn（Bk）によって接続され、これら端子Pn（B
k）（n1≧ｋ≧Ｏ）の各々が有する入出力属性と遅延情
報ならびに前記配線Lmn（Bk）の遅延情報とから前記端
子Pm（Ai）の入出力属性と遅延情報を算出することを特
徴とする階層的配置配線システムの遅延解析方法。 - 【請求項２】各機能回路ブロックの端子の入出力属性に
は、“入力”と“出力”および“双方向”の少なくとも
３種類を有し、入出力属性が“入力”のものは、その遅
延情報を入力容量CIとし、入出力属性が“出力”のもの
は、この端子に接続される等価的な出力容量COと駆動抵
抗の値ROとこの駆動抵抗に配列に接続される駆動電流源
の値IOとを遅延情報とし、入出力属性が“双方向”のも
のは、その遅延情報として等価的にこの端子に接続され
る入力容量CIと出力容量COと駆動抵抗ROとこの駆動抵抗
に並列に接続される駆動電流源の値IOとを遅延情報と
し、順次上の階層の機能回路ブロックに端子情報として
あたえることを特徴とする特許請求の範囲第１項に記載
の階層的配置配線システムの遅延解析方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63061083A JP2506909B2 (ja) | 1988-03-15 | 1988-03-15 | 階層的配置配線システムの遅延解析方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63061083A JP2506909B2 (ja) | 1988-03-15 | 1988-03-15 | 階層的配置配線システムの遅延解析方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01235249A JPH01235249A (ja) | 1989-09-20 |
| JP2506909B2 true JP2506909B2 (ja) | 1996-06-12 |
Family
ID=13160863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63061083A Expired - Lifetime JP2506909B2 (ja) | 1988-03-15 | 1988-03-15 | 階層的配置配線システムの遅延解析方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2506909B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02287885A (ja) * | 1989-04-28 | 1990-11-27 | Nec Corp | 階層的仮想配線容量対応遅延解析装置 |
| JPH0423172A (ja) * | 1990-05-18 | 1992-01-27 | Fujitsu Ltd | クロック調整用データの作成方式 |
| JP2817455B2 (ja) * | 1991-07-19 | 1998-10-30 | 日本電気株式会社 | タイミング検証システム |
| WO1993008598A1 (en) * | 1991-10-17 | 1993-04-29 | Fujitsu Limited | Method for optimizing delay time |
-
1988
- 1988-03-15 JP JP63061083A patent/JP2506909B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01235249A (ja) | 1989-09-20 |
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