JPH0540801A - タイミングシミユレーシヨンシステム - Google Patents
タイミングシミユレーシヨンシステムInfo
- Publication number
- JPH0540801A JPH0540801A JP3196571A JP19657191A JPH0540801A JP H0540801 A JPH0540801 A JP H0540801A JP 3196571 A JP3196571 A JP 3196571A JP 19657191 A JP19657191 A JP 19657191A JP H0540801 A JPH0540801 A JP H0540801A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- gain coefficient
- unit
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 スイッチレベルの動作をする素子を含む論理
回路モデルに対して高精度のタイミングシミュレーショ
ンを高速で実行可能にする。 【構成】 データ抽出部４２がレイアウトパターンデー
タから回路接続データ、回路定数データ及び配線面積デ
ータを抽出し、β算出部４６及びＣ算出部４７がそれぞ
れ素子及び配線に固有の利得係数及び付随容量を算出し
てβ付与部４８及びＣ付与部４９がこれら利得係数及び
付随容量を回路接続データに付与し、タイミングシミュ
レーション実行部５１が信号値変化が生じた等電位の配
線群に対して総負荷容量及び総利得係数を求めると共に
配線群上の信号値状態の遷移時間を算出し、これを伝播
遅延時間としてタイミングシミュレーションを実行す
る。
回路モデルに対して高精度のタイミングシミュレーショ
ンを高速で実行可能にする。 【構成】 データ抽出部４２がレイアウトパターンデー
タから回路接続データ、回路定数データ及び配線面積デ
ータを抽出し、β算出部４６及びＣ算出部４７がそれぞ
れ素子及び配線に固有の利得係数及び付随容量を算出し
てβ付与部４８及びＣ付与部４９がこれら利得係数及び
付随容量を回路接続データに付与し、タイミングシミュ
レーション実行部５１が信号値変化が生じた等電位の配
線群に対して総負荷容量及び総利得係数を求めると共に
配線群上の信号値状態の遷移時間を算出し、これを伝播
遅延時間としてタイミングシミュレーションを実行す
る。
Description
【０００１】
【産業上の利用分野】この発明は、論理回路を形成する
レイアウトパターンの回路動作特性及び電気的遅延特性
を検証するタイミングシミュレーションシステムに関す
る。
レイアウトパターンの回路動作特性及び電気的遅延特性
を検証するタイミングシミュレーションシステムに関す
る。
【０００２】
【従来の技術】図６に従来のタイミングシミュレーショ
ンシステムのブロック系統図を示す。論理回路と等価な
レイアウトパターンデータを格納するレイアウトパター
ンデータ格納部１にレイアウトパターンデータから回路
定数データ及び配線面積データを抽出するデータ抽出部
２が接続されている。データ抽出部２には、抽出された
回路定数データ及び配線面積データをそれぞれ格納する
回路定数データ格納部３及び配線面積データ格納部４が
接続されており、これら回路定数データ格納部３及び配
線面積データ格納部４に論理回路を構成するゲート素子
に設定する遅延値を算出する遅延値算出部７が接続され
ている。この遅延値算出部７には、さらに論理回路の製
造工程に必要な種々のプロセスパラメータを格納するプ
ロセスパラメータ格納部５と、電源電圧ｖ、周辺温度ｔ
及び製造工程でのプロセスのばらつき変数ｐ等の動作条
件データを格納する動作条件データ格納部６とが接続さ
れている。
ンシステムのブロック系統図を示す。論理回路と等価な
レイアウトパターンデータを格納するレイアウトパター
ンデータ格納部１にレイアウトパターンデータから回路
定数データ及び配線面積データを抽出するデータ抽出部
２が接続されている。データ抽出部２には、抽出された
回路定数データ及び配線面積データをそれぞれ格納する
回路定数データ格納部３及び配線面積データ格納部４が
接続されており、これら回路定数データ格納部３及び配
線面積データ格納部４に論理回路を構成するゲート素子
に設定する遅延値を算出する遅延値算出部７が接続され
ている。この遅延値算出部７には、さらに論理回路の製
造工程に必要な種々のプロセスパラメータを格納するプ
ロセスパラメータ格納部５と、電源電圧ｖ、周辺温度ｔ
及び製造工程でのプロセスのばらつき変数ｐ等の動作条
件データを格納する動作条件データ格納部６とが接続さ
れている。
【０００３】一方、論理回路と等価な回路図データを入
力するための回路図入力部８に、回路接続データを生成
するための回路接続データ付与部９が接続され、この回
路接続データ付与部９に回路接続データ格納部１１が接
続されている。また、遅延値算出部７に、算出された遅
延値を回路接続データ内の該当するゲート素子に設定す
る遅延値付与部１０が接続され、この遅延値付与部１０
が回路接続データ格納部１１に接続されている。さら
に、回路接続データ格納部１１には、素子毎に固有な遅
延値を有する回路モデルに対して論理シミュレーション
を実行する論理シミュレーション実行部１３が接続され
ている。この論理シミュレーション実行部１３には、回
路接続データに入力するためのテストパターンデータを
格納する入力パターンデータ格納部１２が接続されると
共に信号値変化情報等のシミュレーション結果を表示す
るシミュレーション結果出力部１４が接続されている。
力するための回路図入力部８に、回路接続データを生成
するための回路接続データ付与部９が接続され、この回
路接続データ付与部９に回路接続データ格納部１１が接
続されている。また、遅延値算出部７に、算出された遅
延値を回路接続データ内の該当するゲート素子に設定す
る遅延値付与部１０が接続され、この遅延値付与部１０
が回路接続データ格納部１１に接続されている。さら
に、回路接続データ格納部１１には、素子毎に固有な遅
延値を有する回路モデルに対して論理シミュレーション
を実行する論理シミュレーション実行部１３が接続され
ている。この論理シミュレーション実行部１３には、回
路接続データに入力するためのテストパターンデータを
格納する入力パターンデータ格納部１２が接続されると
共に信号値変化情報等のシミュレーション結果を表示す
るシミュレーション結果出力部１４が接続されている。
【０００４】次に、従来のタイミングシミュレーション
システムの作用を図７〜９を参照して説明する。図７
は、シミュレーション対象となる大規模デジタル回路を
構成する論理回路の回路図例である。図７において、Ｇ
１、Ｇ４及びＧ６はそれぞれＰＭＯＳトランジスタ、Ｇ
２、Ｇ３，Ｇ５及びＧ７はそれぞれＮＭＯＳトランジス
タを示している。また、Ｎ１、Ｎ２及びＮ３はそれぞれ
トランジスタＧ１、Ｇ２及びＧ３の入力信号線、Ｎ４は
トランジスタＧ１とＧ２の接続点に接続された内部信号
線、Ｎ５はトランジスタＧ２とＧ３との接続点に接続さ
れた内部信号線を示している。図７に示した論理回路の
一部に対応するレイアウトパターンデータを図８に示
す。図８において、１５及び１６は拡散領域、１７及び
１８はポリシリコン領域、１９はアルミニウム（Ａｌ）
配線領域、２０及び２１はコンタクト領域をそれぞれ示
している。また、拡散領域１５及び１６とポリシリコン
領域１７及び１８とがそれぞれ重なる部分２２及び２３
はトランジスタＱ１及びＱ２のゲート形成領域を示して
いる。なお、トランジスタＱ１及びＱ２は、それぞれ図
７のトランジスタＧ１〜Ｇ７のいずれかに対応してい
る。
システムの作用を図７〜９を参照して説明する。図７
は、シミュレーション対象となる大規模デジタル回路を
構成する論理回路の回路図例である。図７において、Ｇ
１、Ｇ４及びＧ６はそれぞれＰＭＯＳトランジスタ、Ｇ
２、Ｇ３，Ｇ５及びＧ７はそれぞれＮＭＯＳトランジス
タを示している。また、Ｎ１、Ｎ２及びＮ３はそれぞれ
トランジスタＧ１、Ｇ２及びＧ３の入力信号線、Ｎ４は
トランジスタＧ１とＧ２の接続点に接続された内部信号
線、Ｎ５はトランジスタＧ２とＧ３との接続点に接続さ
れた内部信号線を示している。図７に示した論理回路の
一部に対応するレイアウトパターンデータを図８に示
す。図８において、１５及び１６は拡散領域、１７及び
１８はポリシリコン領域、１９はアルミニウム（Ａｌ）
配線領域、２０及び２１はコンタクト領域をそれぞれ示
している。また、拡散領域１５及び１６とポリシリコン
領域１７及び１８とがそれぞれ重なる部分２２及び２３
はトランジスタＱ１及びＱ２のゲート形成領域を示して
いる。なお、トランジスタＱ１及びＱ２は、それぞれ図
７のトランジスタＧ１〜Ｇ７のいずれかに対応してい
る。
【０００５】回路設計者は図６の回路図入力部８から図
８に示したような回路図データを入力すると、回路接続
データ付与部９は入力された回路図データから回路接続
データを得て、これを回路接続データ格納部１１に格納
する。次に、レイアウトパターンデータを作成してレイ
アウトパターンデータ格納部１に格納し、データ抽出部
２によりレイアウトパターンデータから回路定数データ
及び配線面積データを抽出してこれらをそれぞれ回路定
数データ格納部３及び配線面積データ格納部４に格納す
る。なお、回路定数データとしては例えば図８のトラン
ジスタＱ１のチャネル長Ｌ１及びチャネル幅Ｗ１を抽出
し、配線面積データとしては例えばトランジスタＱ１の
ドレイン拡散領域１５ａの幅ａ１及び長さｂ１、アルミ
ニウム配線領域１９の面積ＡＭ、ポリシリコン領域１８
の面積ＡＰ及びトランジスタＱ２のゲート面積ＡG2を抽
出する。
８に示したような回路図データを入力すると、回路接続
データ付与部９は入力された回路図データから回路接続
データを得て、これを回路接続データ格納部１１に格納
する。次に、レイアウトパターンデータを作成してレイ
アウトパターンデータ格納部１に格納し、データ抽出部
２によりレイアウトパターンデータから回路定数データ
及び配線面積データを抽出してこれらをそれぞれ回路定
数データ格納部３及び配線面積データ格納部４に格納す
る。なお、回路定数データとしては例えば図８のトラン
ジスタＱ１のチャネル長Ｌ１及びチャネル幅Ｗ１を抽出
し、配線面積データとしては例えばトランジスタＱ１の
ドレイン拡散領域１５ａの幅ａ１及び長さｂ１、アルミ
ニウム配線領域１９の面積ＡＭ、ポリシリコン領域１８
の面積ＡＰ及びトランジスタＱ２のゲート面積ＡG2を抽
出する。
【０００６】次に、遅延値算出部７は回路定数データ格
納部３及び配線面積データ格納部４から回路定数データ
及び配線面積データを読み出すと共に予めプロセスパラ
メータ格納部５及び動作条件データ格納部６に格納され
ているプロセスパラメータ及び動作条件データを読み出
し、これらのデータを一般的な遅延値算出式に代入して
遅延値ｄを算出する。すると、遅延値付与部１０は遅延
値算出部７で算出された遅延値ｄを回路接続データにト
ランジスタＱ１の遅延値として設定する。以上の回路定
数データ及び配線面積データの抽出、遅延値の算出及び
付与の処理を回路接続データ内の全ての素子について実
行することにより、次の表１に示されるような遅延値が
付与された回路接続データが生成される。
納部３及び配線面積データ格納部４から回路定数データ
及び配線面積データを読み出すと共に予めプロセスパラ
メータ格納部５及び動作条件データ格納部６に格納され
ているプロセスパラメータ及び動作条件データを読み出
し、これらのデータを一般的な遅延値算出式に代入して
遅延値ｄを算出する。すると、遅延値付与部１０は遅延
値算出部７で算出された遅延値ｄを回路接続データにト
ランジスタＱ１の遅延値として設定する。以上の回路定
数データ及び配線面積データの抽出、遅延値の算出及び
付与の処理を回路接続データ内の全ての素子について実
行することにより、次の表１に示されるような遅延値が
付与された回路接続データが生成される。
【０００７】
【０００８】なお、この表１において、３１は素子毎に
固有なゲート名、３２は素子のタイプで、ＰはＰＭＯＳ
トランジスタ、ＮはＮＭＯＳトランジスタを示す。ま
た、３３、３４及び３５はそれぞれ素子のゲート端子、
ソース端子及びドレイン端子に接続される信号線（ネッ
ト）、３６は素子毎に設定された遅延値を示している。
次に、上記の表１に示されるような遅延値付きの回路接
続データと入力パターンデータ格納部１２に予め格納さ
れている機能評価用のテストパターンデータとから論理
シミュレーション実行部１３は論理シミュレーションを
実行し、その後シミュレーション結果出力部１４が回路
設計者に対して信号値変化情報等のシミュレーション結
果情報を表示する。
固有なゲート名、３２は素子のタイプで、ＰはＰＭＯＳ
トランジスタ、ＮはＮＭＯＳトランジスタを示す。ま
た、３３、３４及び３５はそれぞれ素子のゲート端子、
ソース端子及びドレイン端子に接続される信号線（ネッ
ト）、３６は素子毎に設定された遅延値を示している。
次に、上記の表１に示されるような遅延値付きの回路接
続データと入力パターンデータ格納部１２に予め格納さ
れている機能評価用のテストパターンデータとから論理
シミュレーション実行部１３は論理シミュレーションを
実行し、その後シミュレーション結果出力部１４が回路
設計者に対して信号値変化情報等のシミュレーション結
果情報を表示する。
【０００９】
【発明が解決しようとする課題】ところで、実際の回路
においては、回路を構成するトランジスタ素子がスイッ
チレベルの動作をする場合、すなわちパスゲートとして
動作する場合、そのトランジスタ素子のオン／オフによ
って等電位となるネットの集合が動的に変化するためそ
のネットの集合の負荷容量の総和も動的に変動する。そ
の結果、このようなネットの集合を駆動するトランジス
タの総合的な利得係数も動的に変化し、トランジスタ素
子間の信号値伝播遅延値も動的に変化する。しかしなが
ら上述したように、従来は大規模デジタル回路の動特性
を高速に検証するため、まずレイアウトパターン情報に
対応した遅延値を算出し、この遅延値を回路を構成する
各素子に固有な定数として設定した上で回路動作のシミ
ュレーションを行っていた。このため、従来は正確な遅
延をシミュレートすることが困難であるという問題点が
あった。
においては、回路を構成するトランジスタ素子がスイッ
チレベルの動作をする場合、すなわちパスゲートとして
動作する場合、そのトランジスタ素子のオン／オフによ
って等電位となるネットの集合が動的に変化するためそ
のネットの集合の負荷容量の総和も動的に変動する。そ
の結果、このようなネットの集合を駆動するトランジス
タの総合的な利得係数も動的に変化し、トランジスタ素
子間の信号値伝播遅延値も動的に変化する。しかしなが
ら上述したように、従来は大規模デジタル回路の動特性
を高速に検証するため、まずレイアウトパターン情報に
対応した遅延値を算出し、この遅延値を回路を構成する
各素子に固有な定数として設定した上で回路動作のシミ
ュレーションを行っていた。このため、従来は正確な遅
延をシミュレートすることが困難であるという問題点が
あった。
【００１０】例えば、図７の回路において、入力信号線
Ｎ３上に論理値０から１への信号値変化が生じ、これに
よってトランジスタＧ３の出力信号値すなわちネットＮ
５上の信号値が変化する場合、次段のトランジスタＧ６
及びＧ７に対する信号値伝播遅延時間ｄｔはネットＮ５
に接続されているトランジスタＧ２がオン状態にあるか
否かによって変化する。ところが、従来のタイミングシ
ミュレーションシステムでは遅延時間がトランジスタＧ
３に固有の定数として設定されるため、実際の回路の動
作を正確にシミュレートすることができなかった。この
発明はこのような問題点を解消するためになされたもの
で、スイッチレベルの動作をする素子を含む論理回路モ
デルに対して高精度のタイミングシミュレーションを高
速で行うことができるタイミングシミュレーションシス
テムを提供することを目的とする。
Ｎ３上に論理値０から１への信号値変化が生じ、これに
よってトランジスタＧ３の出力信号値すなわちネットＮ
５上の信号値が変化する場合、次段のトランジスタＧ６
及びＧ７に対する信号値伝播遅延時間ｄｔはネットＮ５
に接続されているトランジスタＧ２がオン状態にあるか
否かによって変化する。ところが、従来のタイミングシ
ミュレーションシステムでは遅延時間がトランジスタＧ
３に固有の定数として設定されるため、実際の回路の動
作を正確にシミュレートすることができなかった。この
発明はこのような問題点を解消するためになされたもの
で、スイッチレベルの動作をする素子を含む論理回路モ
デルに対して高精度のタイミングシミュレーションを高
速で行うことができるタイミングシミュレーションシス
テムを提供することを目的とする。
【００１１】
【課題を解決するための手段】請求項１に記載のタイミ
ングシミュレーションシステムは、論理回路のレイアウ
トパターンを規定したレイアウトパターンデータを格納
するレイアウトパターンデータ格納部と、前記レイアウ
トパターンデータ格納部に格納されたレイアウトパター
ンデータから論理回路を構成する素子間の接続関係を規
定した回路接続データ、素子の回路定数データ及び各素
子の拡散領域の寸法情報と各素子間の配線の寸法情報と
を含む配線面積データを抽出するデータ抽出部と、論理
回路の製造工程に必要なプロセスパラメータを格納する
プロセスパラメータ格納部と、前記データ抽出部で抽出
された回路定数データ及び前記プロセスパラメータ格納
部に格納されたプロセスパラメータに基づいて各素子の
利得係数を算出する利得係数算出部と、前記データ抽出
部で抽出された配線面積データ及び前記プロセスパラメ
ータ格納部に格納されたプロセスパラメータに基づいて
各配線に付随する容量を算出する付随容量算出部と、前
記データ抽出部で抽出された回路接続データ内の各素子
に前記利得係数算出部で算出された利得係数を付与する
利得係数付与部と、前記データ抽出部で抽出された回路
接続データ内の各配線に前記付随容量算出部で算出され
た容量を付与する付随容量付与部と、前記利得係数付与
部及び前記付随容量付与部によりそれぞれ利得係数及び
付随容量が付与された回路接続データに対して、入力信
号を印加した場合の各素子の導通／遮断状態に伴って動
的に変化する互いに等電位の配線群の総負荷容量及びこ
れらの配線群を駆動する素子群の総利得係数を算出する
と共にこれらの配線群上に発生する信号値状態の遷移時
間を回路動作に応じて動的に算出し且つこの遷移時間を
次段の素子に論理信号値が伝播するのに要する遅延時間
としてタイミングシミュレーションを実行するタイミン
グシミュレーション実行部とを備えたものである。
ングシミュレーションシステムは、論理回路のレイアウ
トパターンを規定したレイアウトパターンデータを格納
するレイアウトパターンデータ格納部と、前記レイアウ
トパターンデータ格納部に格納されたレイアウトパター
ンデータから論理回路を構成する素子間の接続関係を規
定した回路接続データ、素子の回路定数データ及び各素
子の拡散領域の寸法情報と各素子間の配線の寸法情報と
を含む配線面積データを抽出するデータ抽出部と、論理
回路の製造工程に必要なプロセスパラメータを格納する
プロセスパラメータ格納部と、前記データ抽出部で抽出
された回路定数データ及び前記プロセスパラメータ格納
部に格納されたプロセスパラメータに基づいて各素子の
利得係数を算出する利得係数算出部と、前記データ抽出
部で抽出された配線面積データ及び前記プロセスパラメ
ータ格納部に格納されたプロセスパラメータに基づいて
各配線に付随する容量を算出する付随容量算出部と、前
記データ抽出部で抽出された回路接続データ内の各素子
に前記利得係数算出部で算出された利得係数を付与する
利得係数付与部と、前記データ抽出部で抽出された回路
接続データ内の各配線に前記付随容量算出部で算出され
た容量を付与する付随容量付与部と、前記利得係数付与
部及び前記付随容量付与部によりそれぞれ利得係数及び
付随容量が付与された回路接続データに対して、入力信
号を印加した場合の各素子の導通／遮断状態に伴って動
的に変化する互いに等電位の配線群の総負荷容量及びこ
れらの配線群を駆動する素子群の総利得係数を算出する
と共にこれらの配線群上に発生する信号値状態の遷移時
間を回路動作に応じて動的に算出し且つこの遷移時間を
次段の素子に論理信号値が伝播するのに要する遅延時間
としてタイミングシミュレーションを実行するタイミン
グシミュレーション実行部とを備えたものである。
【００１２】また、請求項２に記載のタイミングシミュ
レーションシステムは、論理回路と等価な回路図データ
を入力するための回路図入力部と、前記回路図入力部に
より入力された回路図データに論理回路を構成する素子
の回路定数データ及び各素子間の配線に付随する容量を
付与するデータ付与部と、前記回路図入力部により入力
された回路図データから論理回路を構成する素子間の接
続関係を規定した回路接続データを抽出するデータ抽出
部と、論理回路の製造工程に必要なプロセスパラメータ
を格納するプロセスパラメータ格納部と、前記データ付
与部により付与された回路定数データ及び前記プロセス
パラメータ格納部により付与されたプロセスパラメータ
に基づいて各素子の利得係数を算出する利得係数算出部
と、前記データ抽出部で抽出された回路接続データ内の
各素子に前記利得係数算出部で算出された利得係数を付
与する利得係数付与部と、前記データ付与部及び前記利
得係数付与部によりそれぞれ付随容量及び利得係数が付
与された回路接続データに対して、入力信号を印加した
場合の各素子の導通／遮断状態に伴って動的に変化する
互いに等電位の配線群の総負荷容量及びこれらの配線群
を駆動する素子群の総利得係数を算出すると共にこれら
の配線群上に発生する信号値状態の遷移時間を回路動作
に応じて動的に算出し且つこの遷移時間を次段の素子に
論理信号値が伝播するのに要する遅延時間としてタイミ
ングシミュレーションを実行するタイミングシミュレー
ション実行部とを備えたものである。
レーションシステムは、論理回路と等価な回路図データ
を入力するための回路図入力部と、前記回路図入力部に
より入力された回路図データに論理回路を構成する素子
の回路定数データ及び各素子間の配線に付随する容量を
付与するデータ付与部と、前記回路図入力部により入力
された回路図データから論理回路を構成する素子間の接
続関係を規定した回路接続データを抽出するデータ抽出
部と、論理回路の製造工程に必要なプロセスパラメータ
を格納するプロセスパラメータ格納部と、前記データ付
与部により付与された回路定数データ及び前記プロセス
パラメータ格納部により付与されたプロセスパラメータ
に基づいて各素子の利得係数を算出する利得係数算出部
と、前記データ抽出部で抽出された回路接続データ内の
各素子に前記利得係数算出部で算出された利得係数を付
与する利得係数付与部と、前記データ付与部及び前記利
得係数付与部によりそれぞれ付随容量及び利得係数が付
与された回路接続データに対して、入力信号を印加した
場合の各素子の導通／遮断状態に伴って動的に変化する
互いに等電位の配線群の総負荷容量及びこれらの配線群
を駆動する素子群の総利得係数を算出すると共にこれら
の配線群上に発生する信号値状態の遷移時間を回路動作
に応じて動的に算出し且つこの遷移時間を次段の素子に
論理信号値が伝播するのに要する遅延時間としてタイミ
ングシミュレーションを実行するタイミングシミュレー
ション実行部とを備えたものである。
【００１３】
【作用】請求項１に記載のタイミングシミュレーション
システムにおいては、利得係数算出部及び付随容量算出
部が回路接続データ内の素子及び配線にそれぞれ固有の
利得係数及び付随容量を算出して利得係数付与部及び付
随容量付与部がそれぞれこれらを設定し、タイミングシ
ミュレーション実行部が信号値変化が発生した等電位の
配線群に対して総負荷容量及び総利得係数を求めると共
にこれらの値から配線群上の信号値状態の遷移時間を算
出し、これを伝播遅延時間としてタイミングシミュレー
ションを実行する。また、請求項２に記載のタイミング
シミュレーションシステムにおいては、利得係数算出部
が回路接続データ内の素子に固有の利得係数を算出して
利得係数付与部がこれを設定し、タイミングシミュレー
ション実行部が信号値変化が発生した等電位の配線群に
対して総負荷容量及び総利得係数を求めると共にこれら
の値から配線群上の信号値状態の遷移時間を算出し、こ
れを伝播遅延時間としてタイミングシミュレーションを
実行する。
システムにおいては、利得係数算出部及び付随容量算出
部が回路接続データ内の素子及び配線にそれぞれ固有の
利得係数及び付随容量を算出して利得係数付与部及び付
随容量付与部がそれぞれこれらを設定し、タイミングシ
ミュレーション実行部が信号値変化が発生した等電位の
配線群に対して総負荷容量及び総利得係数を求めると共
にこれらの値から配線群上の信号値状態の遷移時間を算
出し、これを伝播遅延時間としてタイミングシミュレー
ションを実行する。また、請求項２に記載のタイミング
シミュレーションシステムにおいては、利得係数算出部
が回路接続データ内の素子に固有の利得係数を算出して
利得係数付与部がこれを設定し、タイミングシミュレー
ション実行部が信号値変化が発生した等電位の配線群に
対して総負荷容量及び総利得係数を求めると共にこれら
の値から配線群上の信号値状態の遷移時間を算出し、こ
れを伝播遅延時間としてタイミングシミュレーションを
実行する。
【００１４】
【実施例】以下、この発明の実施例を添付図面に基づい
て説明する。図１はこの発明の第１実施例に係るタイミ
ングシミュレーションシステムを示すブロック系統図で
ある。計算機上に構築されると共に論理回路と等価なレ
イアウトパターンデータを格納するレイアウトパターン
データ格納部４１にデータ抽出部４２が接続されてい
る。データ抽出部４２は、レイアウトパターンデータか
ら論理回路を構成するトランジスタ素子間の接続関係を
規定した回路接続データ、各素子の回路定数データ及び
各素子の拡散領域の寸法情報と各素子間の配線の寸法情
報とを含む配線面積データを抽出するためのものであ
る。このデータ抽出部４２には、抽出された回路定数デ
ータ及び配線面積データをそれぞれ格納する回路定数デ
ータ格納部４３及び配線面積データ格納部４４が接続さ
れている。
て説明する。図１はこの発明の第１実施例に係るタイミ
ングシミュレーションシステムを示すブロック系統図で
ある。計算機上に構築されると共に論理回路と等価なレ
イアウトパターンデータを格納するレイアウトパターン
データ格納部４１にデータ抽出部４２が接続されてい
る。データ抽出部４２は、レイアウトパターンデータか
ら論理回路を構成するトランジスタ素子間の接続関係を
規定した回路接続データ、各素子の回路定数データ及び
各素子の拡散領域の寸法情報と各素子間の配線の寸法情
報とを含む配線面積データを抽出するためのものであ
る。このデータ抽出部４２には、抽出された回路定数デ
ータ及び配線面積データをそれぞれ格納する回路定数デ
ータ格納部４３及び配線面積データ格納部４４が接続さ
れている。
【００１５】また、論理回路の製造工程に必要な種々の
プロセスパラメータを格納するプロセスパラメータ格納
部４５が設けられており、このプロセスパラメータ格納
部４５及び回路定数データ格納部４３にプロセスパラメ
ータと回路定数データとに基づいて各トランジスタ素子
Ｇｉ（ｉ＝１，２，・・・）のトランジスタ利得係数β
ｉを算出するβ算出部４６が接続されている。また、プ
ロセスパラメータ格納部４５及び配線面積データ格納部
４４にプロセスパラメータと配線面積データとに基づい
て各ネットＮｊ（ｊ＝１，２，・・・）に付随する容量
Ｃｊを算出するＣ算出部４７が接続されている。なお、
ここで算出される容量Ｃｊは、そのネットＮｊ内に含ま
れる金属及びポリシリコン等の配線容量、そのネットＮ
ｊに接合するトランジスタ素子のドレイン拡散容量、ソ
ース拡散容量及びゲート容量を含むものである。さら
に、β算出部４６及びＣ算出部４７には、それぞれ算出
された利得係数βｉを回路接続データ内のトランジスタ
素子Ｇｉに固有の属性値として設定するβ付与部４８及
び算出された付随容量Ｃｊを回路接続データ内のネット
Ｎｊに固有の属性値として設定するＣ付与部４９が接続
されている。
プロセスパラメータを格納するプロセスパラメータ格納
部４５が設けられており、このプロセスパラメータ格納
部４５及び回路定数データ格納部４３にプロセスパラメ
ータと回路定数データとに基づいて各トランジスタ素子
Ｇｉ（ｉ＝１，２，・・・）のトランジスタ利得係数β
ｉを算出するβ算出部４６が接続されている。また、プ
ロセスパラメータ格納部４５及び配線面積データ格納部
４４にプロセスパラメータと配線面積データとに基づい
て各ネットＮｊ（ｊ＝１，２，・・・）に付随する容量
Ｃｊを算出するＣ算出部４７が接続されている。なお、
ここで算出される容量Ｃｊは、そのネットＮｊ内に含ま
れる金属及びポリシリコン等の配線容量、そのネットＮ
ｊに接合するトランジスタ素子のドレイン拡散容量、ソ
ース拡散容量及びゲート容量を含むものである。さら
に、β算出部４６及びＣ算出部４７には、それぞれ算出
された利得係数βｉを回路接続データ内のトランジスタ
素子Ｇｉに固有の属性値として設定するβ付与部４８及
び算出された付随容量Ｃｊを回路接続データ内のネット
Ｎｊに固有の属性値として設定するＣ付与部４９が接続
されている。
【００１６】データ抽出部４２、β付与部４８及びＣ付
与部４９に回路接続データ格納部５０が接続されてい
る。また、回路接続データに入力される論理回路評価用
のテストパターンデータを格納する入力パターンデータ
格納部５２と、電源電圧ｖ、周辺温度ｔ及び製造工程で
のプロセスのばらつき変数ｐ等の動作条件データを格納
する動作条件データ格納部５３とが設けられており、回
路接続データ格納部５０、入力パターンデータ格納部５
２及び動作条件データ格納部５３にタイミングシミュレ
ーション実行部５１が接続されている。このタイミング
シミュレーション実行部５１は、回路接続データ格納部
５０に格納されている回路接続データに対してタイミン
グシミュレーションを実行するものであり、入力パター
ンデータ格納部５２に格納されたテストパターンデータ
に基づいてトランジスタ素子のオン／オフ状態に伴って
動的に変化する互いに等電位の配線群の総負荷容量Ｃ
total及びこれらの配線群を駆動する素子群の総利得係
数βtotal を算出する。さらに、タイミングシミュレー
ション実行部５１は、これらの配線群上に発生する信号
値状態の遷移時間すなわち立ち下がり時間及び立ち上が
り時間を回路動作に応じて逐次動的に算出し、この遷移
時間を次段の素子に論理信号値が伝播するのに要する遅
延時間としてタイミングシミュレーションを実行する。
また、タイミングシミュレーション実行部５１には、信
号値変化情報等のシミュレーション結果を表示するシミ
ュレーション結果出力部５４が接続されている。
与部４９に回路接続データ格納部５０が接続されてい
る。また、回路接続データに入力される論理回路評価用
のテストパターンデータを格納する入力パターンデータ
格納部５２と、電源電圧ｖ、周辺温度ｔ及び製造工程で
のプロセスのばらつき変数ｐ等の動作条件データを格納
する動作条件データ格納部５３とが設けられており、回
路接続データ格納部５０、入力パターンデータ格納部５
２及び動作条件データ格納部５３にタイミングシミュレ
ーション実行部５１が接続されている。このタイミング
シミュレーション実行部５１は、回路接続データ格納部
５０に格納されている回路接続データに対してタイミン
グシミュレーションを実行するものであり、入力パター
ンデータ格納部５２に格納されたテストパターンデータ
に基づいてトランジスタ素子のオン／オフ状態に伴って
動的に変化する互いに等電位の配線群の総負荷容量Ｃ
total及びこれらの配線群を駆動する素子群の総利得係
数βtotal を算出する。さらに、タイミングシミュレー
ション実行部５１は、これらの配線群上に発生する信号
値状態の遷移時間すなわち立ち下がり時間及び立ち上が
り時間を回路動作に応じて逐次動的に算出し、この遷移
時間を次段の素子に論理信号値が伝播するのに要する遅
延時間としてタイミングシミュレーションを実行する。
また、タイミングシミュレーション実行部５１には、信
号値変化情報等のシミュレーション結果を表示するシミ
ュレーション結果出力部５４が接続されている。
【００１７】次に、この第１実施例に係るタイミングシ
ミュレーションシステムの作用を図２〜図４のフローチ
ャートを参照して説明する。シミュレーションの対象と
しては、図７に示した論理回路を例にとる。上述したよ
うに、この論理回路はＰＭＯＳトランジスタＧ１、Ｇ４
及びＧ６とＮＭＯＳトランジスタＧ２、Ｇ３，Ｇ５及び
Ｇ７とを有しており、図７において、Ｎ１、Ｎ２及びＮ
３はそれぞれトランジスタＧ１、Ｇ２及びＧ３の入力信
号線、Ｎ４はトランジスタＧ１とＧ２との接続点に接続
された内部信号線、Ｎ５はトランジスタＧ２とＧ３との
接続点に接続された内部信号線を示している。また、図
７の論理回路の一部に対応するレイアウトパターンデー
タが図８に示されている。図８において、１５及び１６
は拡散領域、１７及び１８はポリシリコン領域、１９は
アルミニウム（Ａｌ）配線領域、２０及び２１はコンタ
クト領域をそれぞれ示している。また、拡散領域１５及
び１６とポリシリコン領域１７及び１８とがそれぞれ重
なる部分２２及び２３はトランジスタＱ１及びＱ２のゲ
ート形成領域を示している。なお、トランジスタＱ１及
びＱ２は、それぞれ図７のトランジスタＧ１〜Ｇ７のい
ずれかに対応している。
ミュレーションシステムの作用を図２〜図４のフローチ
ャートを参照して説明する。シミュレーションの対象と
しては、図７に示した論理回路を例にとる。上述したよ
うに、この論理回路はＰＭＯＳトランジスタＧ１、Ｇ４
及びＧ６とＮＭＯＳトランジスタＧ２、Ｇ３，Ｇ５及び
Ｇ７とを有しており、図７において、Ｎ１、Ｎ２及びＮ
３はそれぞれトランジスタＧ１、Ｇ２及びＧ３の入力信
号線、Ｎ４はトランジスタＧ１とＧ２との接続点に接続
された内部信号線、Ｎ５はトランジスタＧ２とＧ３との
接続点に接続された内部信号線を示している。また、図
７の論理回路の一部に対応するレイアウトパターンデー
タが図８に示されている。図８において、１５及び１６
は拡散領域、１７及び１８はポリシリコン領域、１９は
アルミニウム（Ａｌ）配線領域、２０及び２１はコンタ
クト領域をそれぞれ示している。また、拡散領域１５及
び１６とポリシリコン領域１７及び１８とがそれぞれ重
なる部分２２及び２３はトランジスタＱ１及びＱ２のゲ
ート形成領域を示している。なお、トランジスタＱ１及
びＱ２は、それぞれ図７のトランジスタＧ１〜Ｇ７のい
ずれかに対応している。
【００１８】まず、回路設計者は図２のステップ５７に
おいて、図７の論理回路と等価なレイアウトパターンデ
ータを作成してレイアウトパターンデータ格納部４１に
格納すると共にテストパターンデータ及び動作条件デー
タを作成してそれぞれ入力パターンデータ格納部５２及
び動作条件データ格納部５３に格納する。次に、データ
抽出部４２は、ステップ５８で、レイアウトパターンデ
ータ格納部４１に格納されたレイアウトパターンデータ
から回路接続データ、回路定数データ及び配線面積デー
タを抽出し、これらのデータをそれぞれ回路接続データ
格納部５０、回路定数データ格納部４３及び配線面積デ
ータ格納部４４に格納する。ここで、回路接続データと
しては例えば以下の表２に示されるような内容のデータ
を抽出する。
おいて、図７の論理回路と等価なレイアウトパターンデ
ータを作成してレイアウトパターンデータ格納部４１に
格納すると共にテストパターンデータ及び動作条件デー
タを作成してそれぞれ入力パターンデータ格納部５２及
び動作条件データ格納部５３に格納する。次に、データ
抽出部４２は、ステップ５８で、レイアウトパターンデ
ータ格納部４１に格納されたレイアウトパターンデータ
から回路接続データ、回路定数データ及び配線面積デー
タを抽出し、これらのデータをそれぞれ回路接続データ
格納部５０、回路定数データ格納部４３及び配線面積デ
ータ格納部４４に格納する。ここで、回路接続データと
しては例えば以下の表２に示されるような内容のデータ
を抽出する。
【００１９】
【００２０】なお、この表２において、８１は素子毎に
固有なゲート名、８２は素子のタイプで、ＰはＰＭＯＳ
トランジスタ、ＮはＮＭＯＳトランジスタを示す。ま
た、８３、８４及び８５はそれぞれ素子のゲート端子、
ソース端子及びドレイン端子に接続される信号線（ネッ
ト）、８６は素子毎に設定された利得係数、８７はネッ
ト名、８８はネット毎に設定された付随容量を示してい
る。ただし、図２のステップ５８では、まだ利得係数８
６及び付随容量８８は設定されない。また、回路定数デ
ータとしては例えば図８のトランジスタＱ１のチャネル
長Ｌ１及びチャネル幅Ｗ１を抽出し、配線面積データと
しては例えばトランジスタＱ１のドレイン拡散領域１５
ａの幅ａ１及び長さｂ１、アルミニウム配線領域１９の
面積ＡＭ、ポリシリコン領域１８の面積ＡＰ及びトラン
ジスタＱ２のゲート面積ＡG2を抽出する。
固有なゲート名、８２は素子のタイプで、ＰはＰＭＯＳ
トランジスタ、ＮはＮＭＯＳトランジスタを示す。ま
た、８３、８４及び８５はそれぞれ素子のゲート端子、
ソース端子及びドレイン端子に接続される信号線（ネッ
ト）、８６は素子毎に設定された利得係数、８７はネッ
ト名、８８はネット毎に設定された付随容量を示してい
る。ただし、図２のステップ５８では、まだ利得係数８
６及び付随容量８８は設定されない。また、回路定数デ
ータとしては例えば図８のトランジスタＱ１のチャネル
長Ｌ１及びチャネル幅Ｗ１を抽出し、配線面積データと
しては例えばトランジスタＱ１のドレイン拡散領域１５
ａの幅ａ１及び長さｂ１、アルミニウム配線領域１９の
面積ＡＭ、ポリシリコン領域１８の面積ＡＰ及びトラン
ジスタＱ２のゲート面積ＡG2を抽出する。
【００２１】次に、β算出部４６はステップ５９で、回
路定数データ格納部４３に格納されているトランジスタ
Ｇｉのチャネル長Ｌｉ及びチャネル幅Ｗｉとプロセスパ
ラメータ格納部４５に予め格納されているゲート酸化膜
の誘電率ε及び膜厚ｔoxとを読み出し、これらの値と予
めβ算出部４６に保持されているチャネル内の電子の実
効的な表面移動度μとを用いて、以下の式１によりトラ
ンジスタＧｉの利得係数βｉを算出する。
路定数データ格納部４３に格納されているトランジスタ
Ｇｉのチャネル長Ｌｉ及びチャネル幅Ｗｉとプロセスパ
ラメータ格納部４５に予め格納されているゲート酸化膜
の誘電率ε及び膜厚ｔoxとを読み出し、これらの値と予
めβ算出部４６に保持されているチャネル内の電子の実
効的な表面移動度μとを用いて、以下の式１によりトラ
ンジスタＧｉの利得係数βｉを算出する。
【００２２】 βｉ＝（με／ｔox）・（Ｗi／Ｌi） ・・・（１）
【００２３】このようにして算出された各トランジスタ
Ｇｉの利得係数βｉは、β付与部４８により、回路接続
データ格納部５０に格納されている回路接続データの利
得係数８６の指定欄に設定される。
Ｇｉの利得係数βｉは、β付与部４８により、回路接続
データ格納部５０に格納されている回路接続データの利
得係数８６の指定欄に設定される。
【００２４】一方、Ｃ算出部４７はステップ６０におい
て、配線面積データ格納部４４及びプロセスパラメータ
格納部４５から演算に必要なデータを読み出し、各ネッ
トＮｊに付随する容量Ｃｊを算出する。以下、算出手順
を図７の回路を例にとって説明する。例えば、ネットＮ
４はＰＭＯＳトランジスタＧ１及びＮＭＯＳトランジス
タＧ２のドレイン端子とＰＭＯＳトランジスタＧ４及び
ＮＭＯＳトランジスタＧ５のゲート端子に接合している
ため、このネットＮ４に付随する容量Ｃ４は次の式２に
より決定される。
て、配線面積データ格納部４４及びプロセスパラメータ
格納部４５から演算に必要なデータを読み出し、各ネッ
トＮｊに付随する容量Ｃｊを算出する。以下、算出手順
を図７の回路を例にとって説明する。例えば、ネットＮ
４はＰＭＯＳトランジスタＧ１及びＮＭＯＳトランジス
タＧ２のドレイン端子とＰＭＯＳトランジスタＧ４及び
ＮＭＯＳトランジスタＧ５のゲート端子に接合している
ため、このネットＮ４に付随する容量Ｃ４は次の式２に
より決定される。
【００２５】 Ｃ４＝ＣM4＋ＣP4＋ＣP5＋ＣD1＋ＣD2＋ＣG4＋ＣG5 ・・・（２）
【００２６】この式２において、ＣM4は、ネットＮ４に
対応したレイアウト上のアルミニウム配線領域１９とこ
の配線領域１９の下に形成されている絶縁膜とこの絶縁
膜の下に形成されている半導体層とからなるキャパシタ
の配線容量を示しており、次の式３により算出される。
対応したレイアウト上のアルミニウム配線領域１９とこ
の配線領域１９の下に形成されている絶縁膜とこの絶縁
膜の下に形成されている半導体層とからなるキャパシタ
の配線容量を示しており、次の式３により算出される。
【００２７】 ＣM4＝（ε1／ｔ1）Ａ1 ・・・（３）
【００２８】ここで、ε１及びｔ１はそれぞれ絶縁膜の
誘電率及び厚さ、Ａ１は配線面積を示す。なお、絶縁膜
の誘電率ε１及び厚さｔ１はプロセスパラメータとして
プロセスパラメータ格納部４５に格納されており、配線
面積Ａ１は配線面積データ格納部４４に格納されてい
る。同様にして、トランジスタＧ４及びＧ５のポリシリ
コン領域の容量ＣP4及びＣP5を算出する。
誘電率及び厚さ、Ａ１は配線面積を示す。なお、絶縁膜
の誘電率ε１及び厚さｔ１はプロセスパラメータとして
プロセスパラメータ格納部４５に格納されており、配線
面積Ａ１は配線面積データ格納部４４に格納されてい
る。同様にして、トランジスタＧ４及びＧ５のポリシリ
コン領域の容量ＣP4及びＣP5を算出する。
【００２９】一方、式２のＣD1及びＣD2はそれぞれトラ
ンジスタＧ１及びＧ２のドレイン拡散領域の容量を示す
が、一般に例えば図８に示されるトランジスタＱ１のド
レイン拡散領域またはソース拡散領域の容量ＣＤは次の
式４により算出することができる。
ンジスタＧ１及びＧ２のドレイン拡散領域の容量を示す
が、一般に例えば図８に示されるトランジスタＱ１のド
レイン拡散領域またはソース拡散領域の容量ＣＤは次の
式４により算出することができる。
【００３０】 ＣD＝ａ1・ｂ1・Ｃa＋２（ａ1＋ｂ1）ＣP ・・・（４）
【００３１】ここで、ａ１及びｂ１はそれぞれドレイン
拡散領域の幅及び長さを示し、配線面積データ格納部４
４に格納されている。また、Ｃａ及びＣＰはそれぞれド
レイン拡散領域とその直下の半導体層との単位面積当た
りの接合容量及びドレイン拡散領域とその周辺の半導体
層との単位長さ当たりの周辺容量を示しており、プロセ
スパラメータとトランジスタＱ１の導電型式により決定
される。トランジスタＱ１の導電型式は、図８のレイア
ウトパターンデータにおいてトランジスタＱ１を形成す
る拡散領域の導電型成より得ることができる。この式４
を用いてトランジスタＧ１及びＧ２のドレイン拡散領域
の容量ＣD1及びＣD2を算出する。
拡散領域の幅及び長さを示し、配線面積データ格納部４
４に格納されている。また、Ｃａ及びＣＰはそれぞれド
レイン拡散領域とその直下の半導体層との単位面積当た
りの接合容量及びドレイン拡散領域とその周辺の半導体
層との単位長さ当たりの周辺容量を示しており、プロセ
スパラメータとトランジスタＱ１の導電型式により決定
される。トランジスタＱ１の導電型式は、図８のレイア
ウトパターンデータにおいてトランジスタＱ１を形成す
る拡散領域の導電型成より得ることができる。この式４
を用いてトランジスタＧ１及びＧ２のドレイン拡散領域
の容量ＣD1及びＣD2を算出する。
【００３２】また、式２において、ＣG4及びＣG5はそれ
ぞれトランジスタＧ４及びＧ５のＭＯＳゲート容量を示
すが、一般に遅延に最も影響する線形領域におけるＭＯ
Ｓゲート容量ＣＧは次の式５により算出することができ
る。
ぞれトランジスタＧ４及びＧ５のＭＯＳゲート容量を示
すが、一般に遅延に最も影響する線形領域におけるＭＯ
Ｓゲート容量ＣＧは次の式５により算出することができ
る。
【００３３】 ＣG＝（ε／ｔox）ＡG ・・・（５）
【００３４】ここで、ε及びｔoxはそれぞれゲート酸化
膜の誘電率及び厚さを示し、プロセスパラメータ格納部
４５に格納されている。一方、ＡＧはゲート面積を示
し、配線面積データ格納部４４に格納されている。この
式５を用いてトランジスタＧ４及びＧ５のＭＯＳゲート
容量ＣG4及びＣG5を算出する。
膜の誘電率及び厚さを示し、プロセスパラメータ格納部
４５に格納されている。一方、ＡＧはゲート面積を示
し、配線面積データ格納部４４に格納されている。この
式５を用いてトランジスタＧ４及びＧ５のＭＯＳゲート
容量ＣG4及びＣG5を算出する。
【００３５】以上のようにして、式２〜５によりネット
Ｎ４の付随容量Ｃ４を算出することができる。同様に、
回路内の任意のネットＮｊに付随する容量Ｃｊは次の式
６で表現することができ、この式６を用いてＣ算出部４
７により各ネットＮｊの付随容量Ｃｊが算出される。
Ｎ４の付随容量Ｃ４を算出することができる。同様に、
回路内の任意のネットＮｊに付随する容量Ｃｊは次の式
６で表現することができ、この式６を用いてＣ算出部４
７により各ネットＮｊの付随容量Ｃｊが算出される。
【００３６】
【数１】
【００３７】式６において、εｐ及びｔｐはそれぞれポ
リシリコン領域の直下に形成された絶縁膜の誘電率及び
厚さ、ｍはネットＮｊに接合されるドレイン及びソース
端子の数、ｋはネットＮｊに接合されるゲート端子の数
を示している。
リシリコン領域の直下に形成された絶縁膜の誘電率及び
厚さ、ｍはネットＮｊに接合されるドレイン及びソース
端子の数、ｋはネットＮｊに接合されるゲート端子の数
を示している。
【００３８】このようにして算出された各ネットＮｊの
付随容量Ｃｊは、Ｃ付与部４９により、回路接続データ
格納部５０に格納されている回路接続データの付随容量
８８の指定欄に設定される。次に、タイミングシミュレ
ーション実行部５１は、先のステップ５７において回路
設計者が作成すると共にそれぞれ入力パターンデータ格
納部５２及び動作条件データ格納部５３に格納したテス
トパターンデータ及び動作条件データを読み出し、ステ
ップ６１で回路接続データ格納部５０に格納されている
回路接続データに対するタイミングシミュレーションを
開始する。
付随容量Ｃｊは、Ｃ付与部４９により、回路接続データ
格納部５０に格納されている回路接続データの付随容量
８８の指定欄に設定される。次に、タイミングシミュレ
ーション実行部５１は、先のステップ５７において回路
設計者が作成すると共にそれぞれ入力パターンデータ格
納部５２及び動作条件データ格納部５３に格納したテス
トパターンデータ及び動作条件データを読み出し、ステ
ップ６１で回路接続データ格納部５０に格納されている
回路接続データに対するタイミングシミュレーションを
開始する。
【００３９】以下に、タイミングシミュレーション実行
部５１の作用を説明する。まず、回路接続データに対し
てテストパターンデータを与えることにより論理回路内
のネット上に発生する論理的信号値変化（イベント）を
ステップ６２で抽出する。次に、ステップ６３で、イベ
ントが発生したネットに入力端子が接続されている次段
のトランジスタＧｉにおける入力イベント評価が行われ
る。すなわち、トランジスタＧｉの入力端子に生じたイ
ベントによって現時刻での出力信号値（出力端子に接続
されたネット上の信号値）が変化するか否かが評価され
る。そして、ステップ６４でトランジスタＧｉの出力信
号値が変化しないと判定された場合はステップ６２に戻
り、変化すると判定された場合は、ステップ６５に進ん
でトランジスタＧｉの利得係数βｉ及びトランジスタＧ
ｉの出力端子に接続されるネットＮｊの付随容量Ｃｊが
抽出される。
部５１の作用を説明する。まず、回路接続データに対し
てテストパターンデータを与えることにより論理回路内
のネット上に発生する論理的信号値変化（イベント）を
ステップ６２で抽出する。次に、ステップ６３で、イベ
ントが発生したネットに入力端子が接続されている次段
のトランジスタＧｉにおける入力イベント評価が行われ
る。すなわち、トランジスタＧｉの入力端子に生じたイ
ベントによって現時刻での出力信号値（出力端子に接続
されたネット上の信号値）が変化するか否かが評価され
る。そして、ステップ６４でトランジスタＧｉの出力信
号値が変化しないと判定された場合はステップ６２に戻
り、変化すると判定された場合は、ステップ６５に進ん
でトランジスタＧｉの利得係数βｉ及びトランジスタＧ
ｉの出力端子に接続されるネットＮｊの付随容量Ｃｊが
抽出される。
【００４０】次に、ステップ６６で、このネットＮｊに
接続される次段のトランジスタＧｎの端子タイプ（ドレ
イン端子、ソース端子及びゲート端子のいずれがネット
Ｎｊに接続しているかの情報）と素子タイプ及び現時刻
におけるトランジスタＧｎのオン／オフ情報が回路接続
データから抽出される。続くステップ６７で次段のトラ
ンジスタＧｎの端子タイプ及びオン／オフ状態が判別さ
れ、端子タイプがソース端子で且つオン状態である場合
にはこのトランジスタＧｎの出力端子に接合するネット
ＮｍがネットＮｊと等電位になると判断してステップ７
１に進み、それ以外の場合には等電位になる他のネット
は存在しないと判断してステップ７５に進む。なお、Ｍ
ＯＳトランジスタにおいては一般にソース及びドレイン
に関して双方向性を有しているため、通常はソース端子
とドレイン端子とを区別する必要はなく、トランジスタ
Ｇｎの端子タイプがドレイン端子であってもステップ６
７の条件を満たしているものとする。
接続される次段のトランジスタＧｎの端子タイプ（ドレ
イン端子、ソース端子及びゲート端子のいずれがネット
Ｎｊに接続しているかの情報）と素子タイプ及び現時刻
におけるトランジスタＧｎのオン／オフ情報が回路接続
データから抽出される。続くステップ６７で次段のトラ
ンジスタＧｎの端子タイプ及びオン／オフ状態が判別さ
れ、端子タイプがソース端子で且つオン状態である場合
にはこのトランジスタＧｎの出力端子に接合するネット
ＮｍがネットＮｊと等電位になると判断してステップ７
１に進み、それ以外の場合には等電位になる他のネット
は存在しないと判断してステップ７５に進む。なお、Ｍ
ＯＳトランジスタにおいては一般にソース及びドレイン
に関して双方向性を有しているため、通常はソース端子
とドレイン端子とを区別する必要はなく、トランジスタ
Ｇｎの端子タイプがドレイン端子であってもステップ６
７の条件を満たしているものとする。
【００４１】ステップ７１に進むと、トランジスタＧｎ
の利得係数βｎ及びトランジスタＧｎの出力端子に接続
されるネットＮｍの付随容量Ｃｍが回路接続データから
抽出される。そして、ステップ７２で等電位ネットの総
負荷容量Ｃtotal 及びこのネット群を駆動するトランジ
スタ群の総利得係数βtotal が求められる。総負荷容量
Ｃtotal は次の式７にネットＮｊ及びＮｍの付随容量Ｃ
ｊ及びＣｍを代入することにより算出され、変数Ｃｊに
保持される。
の利得係数βｎ及びトランジスタＧｎの出力端子に接続
されるネットＮｍの付随容量Ｃｍが回路接続データから
抽出される。そして、ステップ７２で等電位ネットの総
負荷容量Ｃtotal 及びこのネット群を駆動するトランジ
スタ群の総利得係数βtotal が求められる。総負荷容量
Ｃtotal は次の式７にネットＮｊ及びＮｍの付随容量Ｃ
ｊ及びＣｍを代入することにより算出され、変数Ｃｊに
保持される。
【００４２】 Ｃtotal＝Ｃｊ＋Ｃｍ ・・・（７）
【００４３】一方、総利得係数βtotal は、トランジス
タが互いにシリアル接続されている場合、以下のように
して求めることができる。一般に、ＭＯＳトランジスタ
の線形領域におけるソース・ドレイン間電流Ｉdsは第１
次近似により次の式８で表される。
タが互いにシリアル接続されている場合、以下のように
して求めることができる。一般に、ＭＯＳトランジスタ
の線形領域におけるソース・ドレイン間電流Ｉdsは第１
次近似により次の式８で表される。
【００４４】 Ｉds＝β［（Ｖgs−Ｖt）Ｖds−Ｖds ２］ ・・・（８）
【００４５】ただし、０＜Ｖds＜Ｖgs−Ｖt であり、β
はトランジスタの領域係数、Ｖgsはゲート・ソース間電
圧、Ｖdsはドレイン・ソース間電圧、Ｖｔはしきい値電
圧を示す。また、トランジスタの出力コンダクタンス
は、式８をＶdsについて微分することにより次の式９の
ようになる。
はトランジスタの領域係数、Ｖgsはゲート・ソース間電
圧、Ｖdsはドレイン・ソース間電圧、Ｖｔはしきい値電
圧を示す。また、トランジスタの出力コンダクタンス
は、式８をＶdsについて微分することにより次の式９の
ようになる。
【００４６】
【数２】
【００４７】従って、トランジスタの出力抵抗（チャネ
ル抵抗）ＲＣは次の式１０で近似できる。
ル抵抗）ＲＣは次の式１０で近似できる。
【００４８】 ＲC＝１／β（Ｖgs−Ｖt） ・・・（１０）
【００４９】すなわち、互いにシリアル接続されたトラ
ンジスタ群の総出力抵抗Ｒtotal は次の式１１で表され
る。
ンジスタ群の総出力抵抗Ｒtotal は次の式１１で表され
る。
【００５０】
【数３】
【００５１】また、式１０から線形領域でのトランジス
タ利得係数βは次の式１２で表すことができる。
タ利得係数βは次の式１２で表すことができる。
【００５２】 β＝１／ＲC（Ｖgs−Ｖt） ・・・（１２）
【００５３】従って、総利得係数βtotal は式１１及び
式１２により、次の式１３で表される。
式１２により、次の式１３で表される。
【００５４】 βtotal＝βｉ・βｎ／（βｉ＋βｎ） ・・・（１３）
【００５５】このようにして算出された総利得係数β
total は変数βｉに保持される。なお、トランジスタ群
が互いにパラレル接続されている場合は、総出力抵抗Ｒ
totalがＲtotal＝１／（βｉ＋βｎ）・（Ｖgs−Ｖt）
となるので、総利得係数βtota l はβtotal＝βｉ＋β
ｎ で表される。
total は変数βｉに保持される。なお、トランジスタ群
が互いにパラレル接続されている場合は、総出力抵抗Ｒ
totalがＲtotal＝１／（βｉ＋βｎ）・（Ｖgs−Ｖt）
となるので、総利得係数βtota l はβtotal＝βｉ＋β
ｎ で表される。
【００５６】次に、ステップ７３においてネットＮｊの
名前を等電位ネットとして等電位テーブルに格納し、続
くステップ７４で等電位ネットの検索対象をトランジス
タＧｉから等電位となる次段のトランジスタＧｎに移動
すると共にネットもネットＮｊから次段のネットＮｍに
移動させてステップ６６に戻る。
名前を等電位ネットとして等電位テーブルに格納し、続
くステップ７４で等電位ネットの検索対象をトランジス
タＧｉから等電位となる次段のトランジスタＧｎに移動
すると共にネットもネットＮｊから次段のネットＮｍに
移動させてステップ６６に戻る。
【００５７】以上のようにして総負荷容量Ｃtotal 及び
総利得係数βtotal が求められるが、ステップ６７で等
電位になる他のネットがないと判断されると、ステップ
７５に進んで等電位ネット上に発生する論理的な信号値
変化に要する遅延時間ｔｄが次のように算出される。電
源電圧をＶddとして、信号値の立ち下がり時間を、出力
電圧Ｖ０が０．９Ｖddから０．１Ｖddまで変化するのに
要する時間であると定義すると、飽和領域Ｖ０≧Ｖdd−
Ｖｔにおいては一般的に次の式１４が成立する。
総利得係数βtotal が求められるが、ステップ６７で等
電位になる他のネットがないと判断されると、ステップ
７５に進んで等電位ネット上に発生する論理的な信号値
変化に要する遅延時間ｔｄが次のように算出される。電
源電圧をＶddとして、信号値の立ち下がり時間を、出力
電圧Ｖ０が０．９Ｖddから０．１Ｖddまで変化するのに
要する時間であると定義すると、飽和領域Ｖ０≧Ｖdd−
Ｖｔにおいては一般的に次の式１４が成立する。
【００５８】 Ｃ（ｄＶ0／ｄｔ）＋β（Ｖdd−Ｖt）2／２＝０ ・・・（１４）
【００５９】この式１４を出力電圧Ｖ０について０．９
ＶddからＶdd−Ｖｔまで積分することにより、次の式１
５で表される飽和領域の立ち下がり時間ｔf1が求められ
る。
ＶddからＶdd−Ｖｔまで積分することにより、次の式１
５で表される飽和領域の立ち下がり時間ｔf1が求められ
る。
【００６０】
【数４】
【００６１】一方、非飽和領域Ｖ０＜Ｖdd−Ｖｔにおい
ては一般的に次の式１６が成立する。
ては一般的に次の式１６が成立する。
【００６２】 Ｃ（ｄＶ0／ｄｔ）＋β（Ｖdd−Ｖt）Ｖ0−Ｖ0 2／２＝０ ・・・（１６）
【００６３】この式１６を出力電圧Ｖ０についてＶdd−
Ｖｔから０．１Ｖddまで積分することにより、次式１７
で表される非飽和領域の立ち下がり時間ｔf2が求められ
る。
Ｖｔから０．１Ｖddまで積分することにより、次式１７
で表される非飽和領域の立ち下がり時間ｔf2が求められ
る。
【００６４】
【数５】
【００６５】従って、立ち下がり時間ｔｆは次の式１８
で表される。
で表される。
【００６６】
【数６】
【００６７】式１８においてＶｔ≒０．２Ｖddとする
と、立ち下がり時間ｔｆはｔｆ≒３．７Ｃ／βＶddとな
る。同様に、立ち上がり時間ｔｒも│Ｖｔ│≒０．２Ｖ
ddとすると、ｔｒ≒３．７Ｃ／βＶddとなる。ここで、
遅延時間ｔｄを入力波形の５０％値から出力波形の５０
％値に至るまでの時間であると定義すると、遅延時間ｔ
ｄは次式１９で表される。
と、立ち下がり時間ｔｆはｔｆ≒３．７Ｃ／βＶddとな
る。同様に、立ち上がり時間ｔｒも│Ｖｔ│≒０．２Ｖ
ddとすると、ｔｒ≒３．７Ｃ／βＶddとなる。ここで、
遅延時間ｔｄを入力波形の５０％値から出力波形の５０
％値に至るまでの時間であると定義すると、遅延時間ｔ
ｄは次式１９で表される。
【００６８】 ｔd＝ｔf／２＝ｔr／２＝３．７Ｃ／２βＶdd ・・・（１９）
【００６９】また、ＭＯＳトランジスタの温度ｔが上昇
すると、チャネルでの実効キャリア移動度μが減少す
る。このため、ｋを定数として一般的に次の式２０が成
立する。
すると、チャネルでの実効キャリア移動度μが減少す
る。このため、ｋを定数として一般的に次の式２０が成
立する。
【００７０】 β＝ｋｔ-3/2 ・・・（２０）
【００７１】さらに、製造工程におけるプロセスのばら
つき変数ｐの遅延に対する関数ｆ（ｐ）を近似的に定義
できるとすると、上記の式１９及び２０から遅延時間ｔ
ｄは次の式２１のようになる。
つき変数ｐの遅延に対する関数ｆ（ｐ）を近似的に定義
できるとすると、上記の式１９及び２０から遅延時間ｔ
ｄは次の式２１のようになる。
【００７２】
【数７】
【００７３】ここで、プロセス変数ｐは一回のシミュレ
ーション実行処理の間は変動しないため、そのシミュレ
ーションの前処理で関数ｆ（ｐ）の値を算出してこれを
定数としておけばよい。また、回路動作中にＭＯＳトラ
ンジスタの温度ｔ及び電源電圧Ｖddがそれぞれ一定であ
るとすると、上記の式２１は次式２２に変形できる。
ーション実行処理の間は変動しないため、そのシミュレ
ーションの前処理で関数ｆ（ｐ）の値を算出してこれを
定数としておけばよい。また、回路動作中にＭＯＳトラ
ンジスタの温度ｔ及び電源電圧Ｖddがそれぞれ一定であ
るとすると、上記の式２１は次式２２に変形できる。
【００７４】 ｔd＝Ｋ・Ｃtotal／βtotal ・・・（２２）
【００７５】ただし、Ｋは次式２３で表される定数であ
って、シミュレーションの前処理で算出することができ
る。
って、シミュレーションの前処理で算出することができ
る。
【００７６】
【数８】
【００７７】次に、ステップ７６において、ネットＮｊ
及び等電位テーブル内のネットに対して、変化後の信号
値をイベント情報として現シミュレーション時刻からｔ
ｄ時間後にスケジュールする。その後、ステップ７７で
現シミュレーション時刻でのイベントを全て抽出・評価
したか否か判定し、まだ全てのイベントを抽出・評価し
終わっていない場合は、ステップ６２に戻って次のイベ
ントの抽出が行われる。一方、ステップ７７で全てのイ
ベントを抽出・評価し終わったと判定した場合には、ス
テップ７８に進んで現シミュレーション時刻が予め回路
設計者により設定されたシミュレーション終了時刻に達
したか否かが判定される。そして、まだ終了時刻に達し
ていないと判定された場合は、ステップ７９でタイミン
グシミュレーション実行部５１によりシミュレーション
時刻が次のイベント発生の時点まで進められた後、ステ
ップ６２に戻る。また、ステップ７８の判定の結果、終
了時刻に達したと判定された場合には、ステップ８０に
進んでシミュレーション結果出力部５４により回路設計
者に対して信号値変化情報等、回路が正常に動作したか
否かを判断するのに必要なシミュレーション結果情報を
表示する。
及び等電位テーブル内のネットに対して、変化後の信号
値をイベント情報として現シミュレーション時刻からｔ
ｄ時間後にスケジュールする。その後、ステップ７７で
現シミュレーション時刻でのイベントを全て抽出・評価
したか否か判定し、まだ全てのイベントを抽出・評価し
終わっていない場合は、ステップ６２に戻って次のイベ
ントの抽出が行われる。一方、ステップ７７で全てのイ
ベントを抽出・評価し終わったと判定した場合には、ス
テップ７８に進んで現シミュレーション時刻が予め回路
設計者により設定されたシミュレーション終了時刻に達
したか否かが判定される。そして、まだ終了時刻に達し
ていないと判定された場合は、ステップ７９でタイミン
グシミュレーション実行部５１によりシミュレーション
時刻が次のイベント発生の時点まで進められた後、ステ
ップ６２に戻る。また、ステップ７８の判定の結果、終
了時刻に達したと判定された場合には、ステップ８０に
進んでシミュレーション結果出力部５４により回路設計
者に対して信号値変化情報等、回路が正常に動作したか
否かを判断するのに必要なシミュレーション結果情報を
表示する。
【００７８】なお、上記の実施例では、タイミングシミ
ュレーション実行部５１が式２２を用いて遅延時間ｔｄ
を算出したが、回路動作中にＭＯＳトランジスタの温度
ｔが変動するような環境におけるシミュレーションを実
行する場合には、次の式２４を用いて遅延時間ｔｄを算
出すればよい。この式２４において、Ｋ１はＫ１＝３．
７ｆ（ｐ）／２ｋＶddから求められる定数、ａ及びｂは
定数、ｔＡはシミュレーション絶対時刻を示す。
ュレーション実行部５１が式２２を用いて遅延時間ｔｄ
を算出したが、回路動作中にＭＯＳトランジスタの温度
ｔが変動するような環境におけるシミュレーションを実
行する場合には、次の式２４を用いて遅延時間ｔｄを算
出すればよい。この式２４において、Ｋ１はＫ１＝３．
７ｆ（ｐ）／２ｋＶddから求められる定数、ａ及びｂは
定数、ｔＡはシミュレーション絶対時刻を示す。
【００７９】 ｔd＝Ｋ1（Ｃtotal／βtotal）・（ａ・ｔA＋ｂ）3/2 ・・・（２４）
【００８０】また、回路動作中に電源電圧Ｖddが周期的
に変動するような環境におけるシミュレーションを実行
する場合には、次の式２５を用いて遅延時間ｔｄを算出
すればよい。この式２５において、Ｋ２はＫ２＝３．７
ｔ3/2ｆ（ｐ）／２ｋから求められる定数、ａ及びｂは
定数、ｔＡはシミュレーション絶対時刻を示す。
に変動するような環境におけるシミュレーションを実行
する場合には、次の式２５を用いて遅延時間ｔｄを算出
すればよい。この式２５において、Ｋ２はＫ２＝３．７
ｔ3/2ｆ（ｐ）／２ｋから求められる定数、ａ及びｂは
定数、ｔＡはシミュレーション絶対時刻を示す。
【００８１】
【数９】
【００８２】図５に第２実施例に係るタイミングシミュ
レーションシステムのブロック系統図を示す。図１のシ
ステムでは、レイアウトパターンデータについてシミュ
レーションを実施したが、この第２実施例においては回
路設計者が回路接続データに直接的に回路定数データ及
び付随容量を付与し、これをシミュレーションの対象と
する。これにより、レイアウト設計前の回路設計の検証
が可能になる。回路設計者が論理回路と等価な回路図デ
ータを入力するための回路図入力部８９にデータ付与部
９０が接続されている。データ付与部９０は、回路図入
力部８９から入力された回路図データにトランジスタの
回路定数データ及び各ネットの適当な付随容量Ｃｊを付
与するためのものである。このデータ付与部９０に回路
図データから回路接続データを抽出するデータ抽出部９
１が接続され、データ抽出部９１にβ算出部４６が接続
されている。このβ算出部４６の他、プロセスパラメー
タ格納部４５、β付与部４８、回路接続データ格納部５
０、タイミングシミュレーション実行部５１、入力パタ
ーンデータ格納部５２、動作条件データ格納部５３及び
シミュレーション結果出力部５４は、それぞれ図１に示
される同一番号の部材と同じものを示している。
レーションシステムのブロック系統図を示す。図１のシ
ステムでは、レイアウトパターンデータについてシミュ
レーションを実施したが、この第２実施例においては回
路設計者が回路接続データに直接的に回路定数データ及
び付随容量を付与し、これをシミュレーションの対象と
する。これにより、レイアウト設計前の回路設計の検証
が可能になる。回路設計者が論理回路と等価な回路図デ
ータを入力するための回路図入力部８９にデータ付与部
９０が接続されている。データ付与部９０は、回路図入
力部８９から入力された回路図データにトランジスタの
回路定数データ及び各ネットの適当な付随容量Ｃｊを付
与するためのものである。このデータ付与部９０に回路
図データから回路接続データを抽出するデータ抽出部９
１が接続され、データ抽出部９１にβ算出部４６が接続
されている。このβ算出部４６の他、プロセスパラメー
タ格納部４５、β付与部４８、回路接続データ格納部５
０、タイミングシミュレーション実行部５１、入力パタ
ーンデータ格納部５２、動作条件データ格納部５３及び
シミュレーション結果出力部５４は、それぞれ図１に示
される同一番号の部材と同じものを示している。
【００８３】この第２実施例では、回路設計者が回路図
入力部８９から回路図データを入力すると、データ付与
部９０により回路図データに論理回路を構成するトラン
ジスタの回路定数データ及び各ネットの付随容量Ｃｊが
付与される。次に、データ抽出部９１で回路図データか
ら回路接続データが抽出され、回路接続データ格納部５
０に格納される。また、β算出部４６はデータ付与部９
０により付与された回路定数データとプロセスパラメー
タ格納部４５に格納されているプロセスパラメータとか
ら各トランジスタの利得係数βｉを算出し、β付与部４
８がこの利得係数βｉを回路接続データに付与する。こ
の回路接続データに対してタイミングシミュレーション
実行部５１は第１実施例と同様にタイミングシミュレー
ションを実施する。
入力部８９から回路図データを入力すると、データ付与
部９０により回路図データに論理回路を構成するトラン
ジスタの回路定数データ及び各ネットの付随容量Ｃｊが
付与される。次に、データ抽出部９１で回路図データか
ら回路接続データが抽出され、回路接続データ格納部５
０に格納される。また、β算出部４６はデータ付与部９
０により付与された回路定数データとプロセスパラメー
タ格納部４５に格納されているプロセスパラメータとか
ら各トランジスタの利得係数βｉを算出し、β付与部４
８がこの利得係数βｉを回路接続データに付与する。こ
の回路接続データに対してタイミングシミュレーション
実行部５１は第１実施例と同様にタイミングシミュレー
ションを実施する。
【００８４】以上のように第２実施例によれば、各ネッ
トに適当な容量Ｃｊを仮想的に付与して回路設計の検証
をレイアウト設計前に行うことが可能となる。
トに適当な容量Ｃｊを仮想的に付与して回路設計の検証
をレイアウト設計前に行うことが可能となる。
【００８５】
【発明の効果】以上説明したように、請求項１に記載の
タイミングシミュレーションシステムは、論理回路のレ
イアウトパターンを規定したレイアウトパターンデータ
を格納するレイアウトパターンデータ格納部と、前記レ
イアウトパターンデータ格納部に格納されたレイアウト
パターンデータから論理回路を構成する素子間の接続関
係を規定した回路接続データ、素子の回路定数データ及
び各素子の拡散領域の寸法情報と各素子間の配線の寸法
情報とを含む配線面積データを抽出するデータ抽出部
と、論理回路の製造工程に必要なプロセスパラメータを
格納するプロセスパラメータ格納部と、前記データ抽出
部で抽出された回路定数データ及び前記プロセスパラメ
ータ格納部に格納されたプロセスパラメータに基づいて
各素子の利得係数を算出する利得係数算出部と、前記デ
ータ抽出部で抽出された配線面積データ及び前記プロセ
スパラメータ格納部に格納されたプロセスパラメータに
基づいて各配線に付随する容量を算出する付随容量算出
部と、前記データ抽出部で抽出された回路接続データ内
の各素子に前記利得係数算出部で算出された利得係数を
付与する利得係数付与部と、前記データ抽出部で抽出さ
れた回路接続データ内の各配線に前記付随容量算出部で
算出された容量を付与する付随容量付与部と、前記利得
係数付与部及び前記付随容量付与部によりそれぞれ利得
係数及び付随容量が付与された回路接続データに対し
て、入力信号を印加した場合の各素子の導通／遮断状態
に伴って動的に変化する互いに等電位の配線群の総負荷
容量及びこれらの配線群を駆動する素子群の総利得係数
を算出すると共にこれらの配線群上に発生する信号値状
態の遷移時間を回路動作に応じて動的に算出し且つこの
遷移時間を次段の素子に論理信号値が伝播するのに要す
る遅延時間としてタイミングシミュレーションを実行す
るタイミングシミュレーション実行部とを備えているの
で、スイッチレベルの動作をする素子を含む論理回路モ
デルに対して高精度のタイミングシミュレーションを高
速で行うことができる。
タイミングシミュレーションシステムは、論理回路のレ
イアウトパターンを規定したレイアウトパターンデータ
を格納するレイアウトパターンデータ格納部と、前記レ
イアウトパターンデータ格納部に格納されたレイアウト
パターンデータから論理回路を構成する素子間の接続関
係を規定した回路接続データ、素子の回路定数データ及
び各素子の拡散領域の寸法情報と各素子間の配線の寸法
情報とを含む配線面積データを抽出するデータ抽出部
と、論理回路の製造工程に必要なプロセスパラメータを
格納するプロセスパラメータ格納部と、前記データ抽出
部で抽出された回路定数データ及び前記プロセスパラメ
ータ格納部に格納されたプロセスパラメータに基づいて
各素子の利得係数を算出する利得係数算出部と、前記デ
ータ抽出部で抽出された配線面積データ及び前記プロセ
スパラメータ格納部に格納されたプロセスパラメータに
基づいて各配線に付随する容量を算出する付随容量算出
部と、前記データ抽出部で抽出された回路接続データ内
の各素子に前記利得係数算出部で算出された利得係数を
付与する利得係数付与部と、前記データ抽出部で抽出さ
れた回路接続データ内の各配線に前記付随容量算出部で
算出された容量を付与する付随容量付与部と、前記利得
係数付与部及び前記付随容量付与部によりそれぞれ利得
係数及び付随容量が付与された回路接続データに対し
て、入力信号を印加した場合の各素子の導通／遮断状態
に伴って動的に変化する互いに等電位の配線群の総負荷
容量及びこれらの配線群を駆動する素子群の総利得係数
を算出すると共にこれらの配線群上に発生する信号値状
態の遷移時間を回路動作に応じて動的に算出し且つこの
遷移時間を次段の素子に論理信号値が伝播するのに要す
る遅延時間としてタイミングシミュレーションを実行す
るタイミングシミュレーション実行部とを備えているの
で、スイッチレベルの動作をする素子を含む論理回路モ
デルに対して高精度のタイミングシミュレーションを高
速で行うことができる。
【００８６】また、請求項２に記載のタイミングシミュ
レーションシステムは、論理回路と等価な回路図データ
を入力するための回路図入力部と、前記回路図入力部に
より入力された回路図データに論理回路を構成する素子
の回路定数データ及び各素子間の配線に付随する容量を
付与するデータ付与部と、前記回路図入力部により入力
された回路図データから論理回路を構成する素子間の接
続関係を規定した回路接続データを抽出するデータ抽出
部と、論理回路の製造工程に必要なプロセスパラメータ
を格納するプロセスパラメータ格納部と、前記データ付
与部により付与された回路定数データ及び前記プロセス
パラメータ格納部により付与されたプロセスパラメータ
に基づいて各素子の利得係数を算出する利得係数算出部
と、前記データ抽出部で抽出された回路接続データ内の
各素子に前記利得係数算出部で算出された利得係数を付
与する利得係数付与部と、前記データ付与部及び前記利
得係数付与部によりそれぞれ付随容量及び利得係数が付
与された回路接続データに対して、入力信号を印加した
場合の各素子の導通／遮断状態に伴って動的に変化する
互いに等電位の配線群の総負荷容量及びこれらの配線群
を駆動する素子群の総利得係数を算出すると共にこれら
の配線群上に発生する信号値状態の遷移時間を回路動作
に応じて動的に算出し且つこの遷移時間を次段の素子に
論理信号値が伝播するのに要する遅延時間としてタイミ
ングシミュレーションを実行するタイミングシミュレー
ション実行部とを備えているので、レイアウト設計前の
回路設計に対して高精度のタイミングシミュレーション
を高速で行うことができる。
レーションシステムは、論理回路と等価な回路図データ
を入力するための回路図入力部と、前記回路図入力部に
より入力された回路図データに論理回路を構成する素子
の回路定数データ及び各素子間の配線に付随する容量を
付与するデータ付与部と、前記回路図入力部により入力
された回路図データから論理回路を構成する素子間の接
続関係を規定した回路接続データを抽出するデータ抽出
部と、論理回路の製造工程に必要なプロセスパラメータ
を格納するプロセスパラメータ格納部と、前記データ付
与部により付与された回路定数データ及び前記プロセス
パラメータ格納部により付与されたプロセスパラメータ
に基づいて各素子の利得係数を算出する利得係数算出部
と、前記データ抽出部で抽出された回路接続データ内の
各素子に前記利得係数算出部で算出された利得係数を付
与する利得係数付与部と、前記データ付与部及び前記利
得係数付与部によりそれぞれ付随容量及び利得係数が付
与された回路接続データに対して、入力信号を印加した
場合の各素子の導通／遮断状態に伴って動的に変化する
互いに等電位の配線群の総負荷容量及びこれらの配線群
を駆動する素子群の総利得係数を算出すると共にこれら
の配線群上に発生する信号値状態の遷移時間を回路動作
に応じて動的に算出し且つこの遷移時間を次段の素子に
論理信号値が伝播するのに要する遅延時間としてタイミ
ングシミュレーションを実行するタイミングシミュレー
ション実行部とを備えているので、レイアウト設計前の
回路設計に対して高精度のタイミングシミュレーション
を高速で行うことができる。
【図１】この発明の第１実施例に係るタイミングシミュ
レーションシステムを示すブロック系統図である。
レーションシステムを示すブロック系統図である。
【図２】第１実施例の作用を示すフローチャート図であ
る。
る。
【図３】第１実施例の作用を示すフローチャート図であ
る。
る。
【図４】第１実施例の作用を示すフローチャート図であ
る。
る。
【図５】第２実施例に係るタイミングシミュレーション
システムを示すブロック系統図である。
システムを示すブロック系統図である。
【図６】従来のタイミングシミュレーションシステムを
示すブロック系統図である。
示すブロック系統図である。
【図７】タイミングシミュレーションの対象となる回路
図である。
図である。
【図８】レイアウトパターンデータを示す図である。
４１ レイアウトパターンデータ格納部 ４２ データ抽出部 ４３ 回路定数データ格納部 ４４ 配線面積データ格納部 ４５ プロセスパラメータ格納部 ４６ β算出部 ４７ Ｃ算出部 ４８ β付与部 ４９ Ｃ付与部 ５０ 回路接続データ格納部 ５１ タイミングシミュレーション実行部 ８９ 回路図入力部 ９０ データ付与部 ９１ データ抽出部
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年５月２６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正内容】
【００４４】 Ｉds＝β［（Ｖgs−Ｖt）Ｖds−Ｖds ２／２］ ・・・（８）
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正内容】
【００４５】ただし、０＜Ｖds＜Ｖgs−Ｖt であり、β
はトランジスタの利得係数、Ｖgsはゲート・ソース間電
圧、Ｖdsはドレイン・ソース間電圧、Ｖｔはしきい値電
圧を示す。また、トランジスタの出力コンダクタンス
は、式８をＶdsについて微分することにより次の式９の
ようになる。
はトランジスタの利得係数、Ｖgsはゲート・ソース間電
圧、Ｖdsはドレイン・ソース間電圧、Ｖｔはしきい値電
圧を示す。また、トランジスタの出力コンダクタンス
は、式８をＶdsについて微分することにより次の式９の
ようになる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正内容】
【００５７】以上のようにして総負荷容量Ｃtotal 及び
総利得係数βtotal が求められるが、ステップ６７で等
電位になる他のネットがないと判断されると、ステップ
７５に進んで等電位ネット上に発生する論理的な信号値
変化に要する遅延時間ｔｄが次のように算出される。電
源電圧をＶddとして、信号値の立ち下がり時間を、出力
電圧Ｖ０が０．９Ｖddから０．１Ｖddまで変化するのに
要する時間であると定義すると、飽和領域Ｖ０≧Ｖdd−
Ｖｔにおいては、電荷Ｑ＝ＣＶ０がＩds＝β（Ｖgs−Ｖ
ｔ）／２で放電するから、一般的に次の式１４が成立す
る。
総利得係数βtotal が求められるが、ステップ６７で等
電位になる他のネットがないと判断されると、ステップ
７５に進んで等電位ネット上に発生する論理的な信号値
変化に要する遅延時間ｔｄが次のように算出される。電
源電圧をＶddとして、信号値の立ち下がり時間を、出力
電圧Ｖ０が０．９Ｖddから０．１Ｖddまで変化するのに
要する時間であると定義すると、飽和領域Ｖ０≧Ｖdd−
Ｖｔにおいては、電荷Ｑ＝ＣＶ０がＩds＝β（Ｖgs−Ｖ
ｔ）／２で放電するから、一般的に次の式１４が成立す
る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正内容】
【００６１】一方、非飽和領域Ｖ０＜Ｖdd−Ｖｔにおい
ては、電荷Ｑ＝ＣＶ０がＩds＝β［（Ｖgs−Ｖｔ）Ｖds
−Ｖds ２／２］で放電するから、一般的に次の式１６が
成立する。
ては、電荷Ｑ＝ＣＶ０がＩds＝β［（Ｖgs−Ｖｔ）Ｖds
−Ｖds ２／２］で放電するから、一般的に次の式１６が
成立する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正内容】
【００６２】 Ｃ（ｄＶ0／ｄｔ）＋β｛（Ｖdd−Ｖt）Ｖ0−Ｖ0 2／２｝＝０ ・・・（１６）
Claims (2)
- 【請求項１】 論理回路のレイアウトパターンを規定し
たレイアウトパターンデータを格納するレイアウトパタ
ーンデータ格納部と、 前記レイアウトパターンデータ格納部に格納されたレイ
アウトパターンデータから論理回路を構成する素子間の
接続関係を規定した回路接続データ、素子の回路定数デ
ータ及び各素子の拡散領域の寸法情報と各素子間の配線
の寸法情報とを含む配線面積データを抽出するデータ抽
出部と、 論理回路の製造工程に必要なプロセスパラメータを格納
するプロセスパラメータ格納部と、 前記データ抽出部で抽出された回路定数データ及び前記
プロセスパラメータ格納部に格納されたプロセスパラメ
ータに基づいて各素子の利得係数を算出する利得係数算
出部と、 前記データ抽出部で抽出された配線面積データ及び前記
プロセスパラメータ格納部に格納されたプロセスパラメ
ータに基づいて各配線に付随する容量を算出する付随容
量算出部と、 前記データ抽出部で抽出された回路接続データ内の各素
子に前記利得係数算出部で算出された利得係数を付与す
る利得係数付与部と、 前記データ抽出部で抽出された回路接続データ内の各配
線に前記付随容量算出部で算出された容量を付与する付
随容量付与部と、 前記利得係数付与部及び前記付随容量付与部によりそれ
ぞれ利得係数及び付随容量が付与された回路接続データ
に対して、入力信号を印加した場合の各素子の導通／遮
断状態に伴って動的に変化する互いに等電位の配線群の
総負荷容量及びこれらの配線群を駆動する素子群の総利
得係数を算出すると共にこれらの配線群上に発生する信
号値状態の遷移時間を回路動作に応じて動的に算出し且
つこの遷移時間を次段の素子に論理信号値が伝播するの
に要する遅延時間としてタイミングシミュレーションを
実行するタイミングシミュレーション実行部とを備えた
ことを特徴とするタイミングシミュレーションシステ
ム。 - 【請求項２】 論理回路と等価な回路図データを入力す
るための回路図入力部と、 前記回路図入力部により入力された回路図データに論理
回路を構成する素子の回路定数データ及び各素子間の配
線に付随する容量を付与するデータ付与部と、 前記回路図入力部により入力された回路図データから論
理回路を構成する素子間の接続関係を規定した回路接続
データを抽出するデータ抽出部と、 論理回路の製造工程に必要なプロセスパラメータを格納
するプロセスパラメータ格納部と、 前記データ付与部により付与された回路定数データ及び
前記プロセスパラメータ格納部により付与されたプロセ
スパラメータに基づいて各素子の利得係数を算出する利
得係数算出部と、 前記データ抽出部で抽出された回路接続データ内の各素
子に前記利得係数算出部で算出された利得係数を付与す
る利得係数付与部と、 前記データ付与部及び前記利得係数付与部によりそれぞ
れ付随容量及び利得係数が付与された回路接続データに
対して、入力信号を印加した場合の各素子の導通／遮断
状態に伴って動的に変化する互いに等電位の配線群の総
負荷容量及びこれらの配線群を駆動する素子群の総利得
係数を算出すると共にこれらの配線群上に発生する信号
値状態の遷移時間を回路動作に応じて動的に算出し且つ
この遷移時間を次段の素子に論理信号値が伝播するのに
要する遅延時間としてタイミングシミュレーションを実
行するタイミングシミュレーション実行部とを備えたこ
とを特徴とするタイミングシミュレーションシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196571A JP2784104B2 (ja) | 1991-08-06 | 1991-08-06 | タイミングシミュレーションシステム |
| US07/924,518 US5396615A (en) | 1991-08-06 | 1992-08-04 | System for simulating electrical delay characteristics of logic circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3196571A JP2784104B2 (ja) | 1991-08-06 | 1991-08-06 | タイミングシミュレーションシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0540801A true JPH0540801A (ja) | 1993-02-19 |
| JP2784104B2 JP2784104B2 (ja) | 1998-08-06 |
Family
ID=16359957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3196571A Expired - Lifetime JP2784104B2 (ja) | 1991-08-06 | 1991-08-06 | タイミングシミュレーションシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5396615A (ja) |
| JP (1) | JP2784104B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08129565A (ja) * | 1994-11-02 | 1996-05-21 | Nec Corp | 論理シミュレーション方法 |
| WO1999022319A1 (fr) * | 1997-10-29 | 1999-05-06 | Hitachi, Ltd. | Procede de calcul du temps de retard de propagation d'un circuit logique |
| JP2012038060A (ja) * | 2010-08-06 | 2012-02-23 | Fujitsu Semiconductor Ltd | 情報処理装置、プログラム、および設計支援方法 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559715A (en) * | 1992-03-11 | 1996-09-24 | Vlsi Technology, Inc. | Timing model and characterization system for logic simulation of integrated circuits which takes into account process, temperature and power supply variations |
| JP3119960B2 (ja) * | 1993-03-17 | 2000-12-25 | 富士通株式会社 | 論理シミュレーションシステム |
| JPH07306883A (ja) * | 1994-05-12 | 1995-11-21 | Fujitsu Ltd | パターン評価支援装置 |
| US5625803A (en) * | 1994-12-14 | 1997-04-29 | Vlsi Technology, Inc. | Slew rate based power usage simulation and method |
| US5857093A (en) * | 1996-09-20 | 1999-01-05 | Allen-Bradley Company, Llc | Cross-compiled simulation timing backannotation |
| US6023577A (en) * | 1997-09-26 | 2000-02-08 | International Business Machines Corporation | Method for use in simulation of an SOI device |
| US6141632A (en) * | 1997-09-26 | 2000-10-31 | International Business Machines Corporation | Method for use in simulation of an SOI device |
| US6028995A (en) * | 1998-03-31 | 2000-02-22 | Lsi Logic Corporation | Method of determining delay in logic cell models |
| US6068660A (en) * | 1998-06-22 | 2000-05-30 | International Business Machines Corporation | Method and apparatus for determining parasitic capacitance |
| US6101323A (en) * | 1998-07-15 | 2000-08-08 | Antrim Design Systems, Inc. | Method and apparatus for improvement of sparse matrix evaluation performance |
| US6816824B2 (en) * | 1999-04-19 | 2004-11-09 | International Business Machines Corporation | Method for statically timing SOI devices and circuits |
| JP2001306647A (ja) | 2000-04-21 | 2001-11-02 | Matsushita Electric Ind Co Ltd | タイミング検証方法 |
| US20050070565A1 (en) * | 2003-09-26 | 2005-03-31 | Arnsten Amy F.T. | Chelerythrine, analogs thereof and their use in the treatment of bipolar disorder and other cognitive disorders |
| FR2880710B1 (fr) * | 2005-01-11 | 2007-04-20 | St Microelectronics Sa | Procede et dispositif de caracterisation d'une cellule destinee a etre realisee dans une technologie cmos du type silicium sur isolant partiellement appauvri |
| US8010930B2 (en) * | 2008-12-29 | 2011-08-30 | International Business Machine Corporation | Extracting consistent compact model parameters for related devices |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01156864A (ja) * | 1987-12-14 | 1989-06-20 | Ricoh Co Ltd | ディレイタイム・シミュレータ |
| JPH0358279A (ja) * | 1989-07-27 | 1991-03-13 | Nec Corp | 論理シミュレータ |
-
1991
- 1991-08-06 JP JP3196571A patent/JP2784104B2/ja not_active Expired - Lifetime
-
1992
- 1992-08-04 US US07/924,518 patent/US5396615A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01156864A (ja) * | 1987-12-14 | 1989-06-20 | Ricoh Co Ltd | ディレイタイム・シミュレータ |
| JPH0358279A (ja) * | 1989-07-27 | 1991-03-13 | Nec Corp | 論理シミュレータ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08129565A (ja) * | 1994-11-02 | 1996-05-21 | Nec Corp | 論理シミュレーション方法 |
| WO1999022319A1 (fr) * | 1997-10-29 | 1999-05-06 | Hitachi, Ltd. | Procede de calcul du temps de retard de propagation d'un circuit logique |
| JP2012038060A (ja) * | 2010-08-06 | 2012-02-23 | Fujitsu Semiconductor Ltd | 情報処理装置、プログラム、および設計支援方法 |
| US8683401B2 (en) | 2010-08-06 | 2014-03-25 | Fujitsu Semiconductor Limited | Information processing device and design supporting method |
Also Published As
| Publication number | Publication date |
|---|---|
| US5396615A (en) | 1995-03-07 |
| JP2784104B2 (ja) | 1998-08-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2784104B2 (ja) | タイミングシミュレーションシステム | |
| US8037433B2 (en) | System and methodology for determining layout-dependent effects in ULSI simulation | |
| US5381345A (en) | Logic-circuit layout pattern inspection method and logical simulation | |
| Kao et al. | Algorithms for automatic transistor sizing in CMOS digital circuits | |
| US7983889B2 (en) | Simulation method and simulation apparatus for LDMOSFET | |
| JP5504506B2 (ja) | シミュレーション方法及びシミュレーション装置 | |
| US6928626B1 (en) | System and method for modeling of circuit components | |
| JP3715011B2 (ja) | 半導体回路設計検証装置 | |
| Lin et al. | SWEC: A stepwise equivalent conductance timing simulator for CMOS VLSI circuits | |
| Stefanovic et al. | Procedural analog design (PAD) tool | |
| Hellwege et al. | An aging-aware transistor sizing tool regarding BTI and HCD degradation modes | |
| Wu et al. | Accurate speed improvement techniques for RC line and tree interconnections in CMOS VLSI | |
| US20030195736A1 (en) | Method of storing cross-hierarchy coupling data in a hierarchical circuit model | |
| Lin et al. | An accurate and efficient delay model for CMOS gates in switch-level timing analysis | |
| JP3296320B2 (ja) | ゲート遅延計算装置、及びゲート遅延計算プログラムを記録した記録媒体 | |
| CN116882356B (zh) | 一种版图布局中高压电平转换影响低压信号的预测方法 | |
| US7451413B1 (en) | Methods of minimizing leakage current by analyzing post layout information and associated threshold voltage and leakage current | |
| JP2001357093A (ja) | 回路シミュレーション方法、回路シミュレーション装置、及び記憶媒体 | |
| US6552551B2 (en) | Method of producing load for delay time calculation and recording medium | |
| JP3054109B2 (ja) | 論理回路の遅延計算方法、その遅延計算装置及び遅延ライブラリの遅延データ計算方法 | |
| Abdalla et al. | A new table based modelling of 28nm fully depleted silicon-on insulator (FDSOI) | |
| JP3125870B2 (ja) | 遅延計算方法及び遅延値計算プログラムを記録した記録媒体 | |
| JP3156311B2 (ja) | 半導体論理セルライブラリ生成装置 | |
| US20230205971A1 (en) | Method for designing semiconductor integrated circuit, circuit design system, and control program | |
| Schaefer | A transistor-level logic-with-timing simulator for MOS circuits |