JP3125870B2 - 遅延計算方法及び遅延値計算プログラムを記録した記録媒体 - Google Patents

遅延計算方法及び遅延値計算プログラムを記録した記録媒体

Info

Publication number
JP3125870B2
JP3125870B2 JP10190685A JP19068598A JP3125870B2 JP 3125870 B2 JP3125870 B2 JP 3125870B2 JP 10190685 A JP10190685 A JP 10190685A JP 19068598 A JP19068598 A JP 19068598A JP 3125870 B2 JP3125870 B2 JP 3125870B2
Authority
JP
Japan
Prior art keywords
delay
pin
value
delay value
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP10190685A
Other languages
English (en)
Other versions
JP2000021991A (ja
Inventor
哲也 秋本
守央 平田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP10190685A priority Critical patent/JP3125870B2/ja
Priority to US09/347,409 priority patent/US6975979B2/en
Publication of JP2000021991A publication Critical patent/JP2000021991A/ja
Application granted granted Critical
Publication of JP3125870B2 publication Critical patent/JP3125870B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
設計に関し、特に、半導体集積回路における信頼性の検
証に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタの微細化に伴い、ホ
ットエレクトロン効果に起因する遅延値の経年変化が無
視できなくなっている。
【０００３】経年変化を考慮した遅延値の計算では、従
来、論理ブロックの入力波形なまり・入力信号周波数等
の論理レベル回路の計算から得られる入力ピン情報と、
遅延劣化量を定める諸係数等の論理ブロック内部に関す
る情報からなる入力ピン素子情報とを用いて論理ブロッ
クの遅延値の経年変化量を計算し、得られた結果を用い
てネットの遅延計算を実行していた。
【０００４】図６は、遅延劣化量を考慮した論理レベル
回路の遅延値を計算する従来の方法である遅延計算方法
６００を表す図である。論理ブロック毎に、入力ピン情
報６０２、経過年数情報６０３及び入力ピン素子情報６
０４を基にして遅延劣化量計算６０５を実行する。この
計算を論理レベル回路を構成する全論理ブロックに対し
て行った結果からネット遅延計算６０６を実行し、遅延
計算結果６０７を得る。
【０００５】
【発明が解決しようとする課題】このように入力ピンに
関する情報のみから論理レベル回路のネット遅延計算を
行う従来の遅延計算方法では、トランジスタゲート一段
構成のインバータブロック以外の論理ブロックでは、論
理ブロックでの遅延計算を単純に論理レベル回路に適用
すると精度が落ちてしまう。
【０００６】一方で、従来の遅延計算方法で精度を保つ
ことも可能だが、このためには、前述のように論理ブロ
ック毎に遅延劣化量を計算するのではなく、論理ブロッ
ク内をトランジスタゲートに分解し、各ゲートに対して
波形なまりや動作周波数を計算した後に、遅延劣化量を
計算しなければならない。即ち、論理レベル回路を構成
する全トランジスタそれぞれに対して遅延劣化量の計算
を実行する必要があり、従来の遅延計算方法では高い精
度と少ない計算量の両立ができなかった。
【０００７】本発明が解決しようとする課題は、ホット
エレクトロン効果による遅延値の経年変化を考慮した遅
延計算において、少ない計算量で高い精度の遅延計算を
行うことができる遅延計算方法及び遅延計算プログラム
を記録した記録媒体を提供することである。
【０００８】
【課題を解決するための手段】上述の課題を解決するた
めに、本発明は以下の方法及び記録媒体を提供する。
【０００９】即ち、本発明によれば、論理レベル回路を
構成する論理ブロック毎に求められる特性値である論理
ブロック特性値を基に、コンピュータを用いて前記論理
レベル回路全体の特性値である論理レベル回路特性値を
計算する特性値計算方法において、論理ブロックを構成
する一部のトランジスタについての特性値を前記論理ブ
ロック特性値とみなす論理ブロック特性値計算段階と、
論理ブロック特性値から論理レベル回路特性値を計算す
る段階とを含むことを特徴とする特性値計算方法が得ら
れる。
【００１０】また、本発明によれば、上記の特性値計算
方法において、論理ブロック特性値計算段階は、該論理
ブロックの入力及び出力ピンに繋がったトランジスタに
ついての特性値を論理ブロック特性値とみなすことを特
徴とする特性値計算方法が得られる。
【００１１】また、本発明によれば、入力ピン及び出力
ピンを備える論理ブロックの前記入出力ピン間の遅延値
であるピン間遅延値と、当該論理ブロックの出力ピンに
接続された当該他の論理ブロックまでの遅延値である配
線遅延値を、メモリに格納して当該データをＣＰＵで処
理し、ホットキャリア効果に起因する経年変化を考慮し
て計算する遅延計算方法において、ホットキャリア効果
に起因する経年変化を考慮しないでピン間遅延値及び配
線遅延値を計算する第１の遅延値計算段階と、入力ピン
及び出力ピンに接続されたトランジスタの遅延劣化量を
計算する遅延劣化量計算段階と、第１の遅延値計算段階
で計算されたピン間遅延値及び配線遅延値を、遅延劣化
量計算段階で計算された遅延劣化量で修正する第２の遅
延値計算段階とを含むことを特徴とする遅延計算方法が
得られる。
【００１２】また、本発明によれば、ホットキャリア効
果に起因する経年変化を考慮して、入力ピン及び出力ピ
ンを備える論理ブロックの入出力ピン間の遅延値である
ピン間遅延値Ｔiopath_agedと、当該論理ブロックの出
力ピンに接続された当該他の論理ブロックまでの遅延値
である配線遅延値Ｔconnect_agedをコンピュータを用い
て計算する遅延計算方法において、ピンに繋がれたトラ
ンジスタの負荷容量をＣ［ｐＦ］、ピンの入力波形なま
りに依存する定数をα、β、ピンに繋がれたトランジス
タのチャネル幅をＷ［μｍ］として、入力ピンのストレ
ス量Ｓin及び出力ピンのストレス量Ｓoutを、次の式１
【００１３】
【数９】 により求めてメモリに記憶する段階と、ピンの物理構造
に依存する定数をγ、ＬＳＩの保証期間をτ［ｈｏｕ
ｒ］、プロセスに依存する定数をε1、ε2、及びκ、ピ
ンの動作周波数をｆin［Ｈｚ］、絶対温度をＴ［Ｋ］と
して、入力ピンの遅延劣化量δin［％］及び出力ピンの
遅延劣化量δout［％］を、次の式２
【００１４】
【数１０】 により求めてメモリに記憶する段階と、ホットキャリア
効果に起因する経年変化を考慮しない遅延計算方法によ
り求めたピン間遅延値及び配線遅延値をＴiopath_fresh
［ｐｓ］、Ｔconnect_fresh［ｐｓ］、入力ピンから出
力ピンまでの全遅延のうち入力段及び出力段が占める割
合をλin及びλoutとして、前記ピン間遅延値Ｔ
iopath_aged及び配線遅延値Ｔconnect_agedを、次の式
３
【００１５】
【数１１】 及び次の式４
【００１６】
【数１２】 により求める段階とを含むことを特徴とする遅延計算方
法が得られる。
【００１７】また、本発明によれば、ホットキャリア効
果に起因する経年変化を考慮して、複数の論理ブロック
により構成される論理レベル回路の遅延値を計算する遅
延計算方法において、上述の論理ブロックの遅延計算方
法により論理レベル回路を構成する全ての論理ブロック
の遅延値を計算する段階と、全ての論理ブロックの遅延
値から論理レベル回路の遅延値を求める段階とを含むこ
とを特徴とする遅延計算方法が得られる。
【００１８】また、本発明によれば、論理レベル回路を
構成する論理ブロック毎に求められる特性値である論理
ブロック特性値を基に、前記論理レベル回路全体の特性
値である論理レベル回路特性値を計算する特性値計算プ
ログラムを記録したコンピュータ読み取り可能な記録媒
体において、論理ブロックを構成する一部のトランジス
タについての特性値を論理ブロック特性値とみなす論理
ブロック特性値計算処理と、論理ブロック特性値から論
理レベル回路特性値を計算する処理とをコンピュータに
実行させることを特徴とする特性値計算プログラムを記
録した記録媒体が得られる。
【００１９】また、本発明によれば、上述の特性値計算
プログラムを記録した記録媒体において、論理ブロック
特性値計算処理は、該論理ブロックの入力及び出力ピン
に繋がったトランジスタについての特性値を論理ブロッ
ク特性値とみなすことを特徴とする特性値計算プログラ
ムを記録した記録媒体が得られる。
【００２０】また、本発明によれば、入力ピン及び出力
ピンを備える論理ブロックの入出力ピン間の遅延値であ
るピン間遅延値と、当該論理ブロックの出力ピンに接続
された当該他の論理ブロックまでの遅延値である配線遅
延値を、ホットキャリア効果に起因する経年変化を考慮
して計算する遅延計算プログラムを記録したコンピュー
タ読み取り可能な記録媒体において、ホットキャリア効
果に起因する経年変化を考慮しないでピン間遅延値及び
配線遅延値を計算する第１の遅延値計算処理と、入力ピ
ン及び出力ピンに接続されたトランジスタの遅延劣化量
を計算する遅延劣化量計算処理と、第１の遅延値計算処
理で計算されたピン間遅延値及び配線遅延値を、遅延劣
化量計算段階で計算された遅延劣化量で修正する第２の
遅延値計算処理とをコンピュータに実行させることを特
徴とする特性値計算プログラムを記録した記録媒体が得
られる。
【００２１】また、本発明によれば、ホットキャリア効
果に起因する経年変化を考慮して、入力ピン及び出力ピ
ンを備える論理ブロックの入出力ピン間の遅延値である
ピン間遅延値Ｔiopath_agedと、当該論理ブロックの出
力ピンに接続された当該他の論理ブロックまでの遅延値
である配線遅延値Ｔconnect_agedを計算する遅延計算プ
ログラムを記録したコンピュータ読み取り可能な記録媒
体において、ピンに繋がれたトランジスタの負荷容量を
Ｃ［ｐＦ］、ピンの入力波形なまりに依存する定数を
α、β、ピンに繋がれたトランジスタのチャネル幅をＷ
［μｍ］として、入力ピンのストレス量Ｓin及び出力ピ
ンのストレス量Ｓoutを、次の式１
【００２２】
【数１３】 により求める処理と、ピンの物理構造に依存する定数を
γ、ＬＳＩの保証期間をτ［ｈｏｕｒ］、プロセスに依
存する定数をε1、ε2、及びκ、ピンの動作周波数をｆ
in［Ｈｚ］、絶対温度をＴ［Ｋ］として、入力ピンの遅
延劣化量δin［％］及び出力ピンの遅延劣化量δ
out［％］を、次の式２
【００２３】
【数１４】 により求める処理と、ホットキャリア効果に起因する経
年変化を考慮しない遅延計算方法により求めたピン間遅
延値及び配線遅延値をＴiopath_fresh［ｐｓ］、Ｔ
connect_fresh［ｐｓ］、入力ピンから出力ピンまでの
全遅延のうち入力段及び出力段が占める割合をλin及び
λoutとして、前記ピン間遅延値Ｔiopath_aged及び配線
遅延値Ｔconnect_agedを、次の式３
【００２４】
【数１５】 及び次の式４
【００２５】
【数１６】 により求める処理とをコンピュータに実行させることを
特徴とする特性値計算プログラムを記録した記録媒体が
得られる。
【００２６】また、本発明によれば、ホットキャリア効
果に起因する経年変化を考慮して、複数の論理ブロック
により構成される論理レベル回路の遅延値を計算する遅
延値計算プログラムを記録したコンピュータ読み取り可
能な記録媒体において、上述の遅延値計算プログラムに
より、論理レベル回路を構成する全ての論理ブロックの
遅延値を計算する処理と、全ての論理ブロックの遅延値
から論理レベル回路の遅延値を求める処理とをコンピュ
ータに実行させることを特徴とする特性値計算プログラ
ムを記録した記録媒体が得られる。
【００２７】
【発明の実施の形態】（１） 第１の実施の形態 本発明の第１の実施の形態である論理ブロック１００の
遅延計算方法について、図１を参照して説明する。図１
は、論理ブロック１００の内部の回路とその周辺情報並
びにピン間遅延値１０１及び配線遅延値１０２の関係を
示している。
【００２８】ホットエレクトロン効果によってＮチャネ
ル（以下Ｎｃｈと記す）トランジスタが劣化を受ける。
Ｎｃｈトランジスタは論理ブロック中の多くの個所に使
用されるが、論理ブロック内部の？で示した部分に使用
される場合は、トランジスタ間の距離が短いため波形な
まりや負荷容量が小さい状態で使用される。逆に、入力
ピンと出力ピンに直接繋がるＮｃｈトランジスタＴｒ１
１１とＴｒ１２１（図中太線で示す）は、論理回路の配
置配線設計の結果として大きな波形なまりや負荷容量に
晒される可能性が高い。従って、ＮｃｈトランジスタＴ
ｒ１１１とＴｒ１２１だけを対象に、ホットエレクトロ
ン効果の影響を計算する方法が効率的である。
【００２９】論理レベル回路における最小単位は論理ブ
ロックであるため、計算に必要な内部のトランジスタな
どの情報は、論理ブロック単位の素子情報として独立し
て有する必要がある。従って、ブロック内部の回路に起
因するような負荷容量１１２や波形なまり１１４の情
報、Ｎｃｈトランジスタのサイズの情報や遅延劣化量計
算のための係数などを、入出力ピンの素子情報として格
納する。これらの値と、論理レベル回路の計算で得られ
る、周波数１１３及び１２３、波形なまり１１４及び１
２４から、入力ピン側のＴｒ１１１と出力ピン側のＴｒ
１２１の遅延劣化量を計算することができる。
【００３０】入力ピンの遅延劣化量δin（％）は、次の
式５により求める。
【００３１】
【数１７】 ここで、γinは入力ピンの物理構造に依存する定数、τ
acはＬＳＩの保証期間（ｈｏｕｒ）、Ｓinは入力ピンの
ストレス量、ｆinは入力ピンの周波数（Ｈｚ）、ε1、
ε2、及びκはプロセスに依存する定数、Ｔは絶対温度
（Ｋ）を表す。上記のＳinは次の式６により求める。
【００３２】
【数１８】 ここで、Ｃinは入力ピンのトランジスタの負荷容量（ｐ
Ｆ）、α、βは入力ピンの入力波形なまりに依存する定
数、Ｗinは入力ピンのＮｃｈトランジスタのＷ値（μ
ｍ）を表す。
【００３３】出力ピンの遅延劣化量δout（％）は、次
の式７により求める。
【００３４】
【数１９】 ここで、γoutは出力ピンの物理構造に依存する定数、
Ｓoutは出力ピンのストレス量、ｆoutは出力ピンの周波
数（Ｈｚ）である。上記のＳoutは次の式８により求め
る。
【００３５】
【数２０】 ここで、Ｃoutは出力ピンのトランジスタの負荷容量
（ｐＦ）、α、βは出力ピンの入力波形なまりに依存す
る定数、Ｗoutは出力ピンのＮｃｈトランジスタのＷ値
（μｍ）である。
【００３６】ホットエレクトロン効果による遅延劣化量
を、ピン間遅延値および配線遅延値に反映させる場合、
入力ピン側のＴｒ１の遅延劣化量はピン間遅延値に、出
力ピン側のＴｒ２の遅延劣化量はピン間遅延値と配線遅
延値の双方に影響を与える。従って、これら各々を係数
を伴う式で演算することにより、ホットエレクトロン効
果を考慮した遅延計算を実現することができる。遅延劣
化量を考慮したピン間遅延値Ｔiopath_aged（ｐｓ）、
遅延劣化量を考慮した配線遅延値Ｔconnect_aged（ｐ
ｓ）は、次の式３及び式４により求める。
【００３７】
【数２１】
【００３８】
【数２２】 ここでλin及びλoutは入力ピンから出力ピンまでの全
遅延のうちそれぞれ入力段及び出力段が占める割合を示
す。
【００３９】（２）第２の実施の形態 本発明の第２の実施の形態である遅延計算方法２００に
ついて図２を参照して説明する。遅延計算方法２００
は、論理ブロックにより構成される論理レベル回路の遅
延計算方法である。
【００４０】論理レベル回路を構成する論理ブロックの
ひとつに着目し、ブロック外部の素子に関する情報であ
る入力ピン情報２０２と、経過年数情報２０３と、ブロ
ック内部の素子に関する情報である入力ピン素子情報２
０４を基に、その論理ブロックの入力ピンに接続された
Ｎｃｈトランジスタで生じる遅延劣化量を計算する遅延
劣化量計算２０５を行う。ここで入力ピン情報２０２は
論理レベル回路の計算で得られる回路情報２０１のうち
入力ピンに関する情報である。また、入力ピン素子情報
２０４は論理ブロック内部に関する情報である。
【００４１】同様に、経過年数情報２０３と、ブロック
外部の素子に関する情報である出力ピン情報２０６と、
ブロック内部の素子に関する情報である出力ピン素子情
報２０７を基に、その論理ブロックの出力ピンに接続さ
れたＮｃｈトランジスタで生じる遅延劣化量を計算する
遅延劣化量計算２０８を行う。ここで出力ピン情報２０
６は論理レベル回路の計算で得られる回路情報２０１の
うち出力ピンに関する情報である。また、出力ピン素子
情報２０７は論理ブロック内部に関する情報である。
【００４２】遅延劣化量計算２０５及び２０８の結果を
基に、ピン間遅延計算２０９を実行する。また、遅延劣
化量計算２０８の結果を基に、配線遅延計算２１０を実
行して遅延計算結果２１１を得る。
【００４３】（３）第３の実施の形態 本発明の第３の実施の形態である遅延計算方法３００に
ついて図３を参照して説明する。図３は、ホットエレク
トロン効果による遅延値の経年変化を考慮した、論理レ
ベル回路の遅延計算方法を説明する図である。
【００４４】最初に、論理レベル回路３０１に関する情
報から、遅延計算３０２と動作周波数計算３０３を行
う。
【００４５】遅延計算３０２は、ホットエレクトロン効
果を考慮しない旧来からの遅延計算手法であり、論理レ
ベル回路中の各論理ブロックについて、入力ピンの波形
なまり、出力ピンの負荷容量、ピン間遅延値、配線遅延
値を計算する。一方、動作周波数計算３０３は、確率伝
播手法による周波数計算手法であり、論理レベル回路中
の各論理ブロックについて、各ピンの動作周波数を計算
する。
【００４６】遅延計算３０２及び動作周波数計算３０３
の計算結果は、言い換えると、入力ピン情報３０２、出
力ピン情報３０５、及びピン間・配線遅延値３０６とな
る。
【００４７】ここで、入力ピン情報３０２は入力ピンの
波形なまりと動作周波数である。出力ピン情報３０５は
出力ピンの負荷容量と動作周波数である。また、ピン間
・配線遅延値３０６はピン間遅延値及び配線遅延値であ
る。
【００４８】これらのうちの入力ピン情報３０４及び出
力ピン情報３０５に加え、入力ピン素子情報３０７及び
出力ピン素子情報３０８を用いて、遅延劣化量計算３０
９及び３１０を行う。
【００４９】入力ピン素子情報３０７は論理ブロック内
部に関する情報であり、ここでは、入力ピンに接続され
たＮｃｈトランジスタのチャネルの幅を表すＷ値等のよ
うに、式５及び６に用いる諸係数等を表す。同様に、出
力ピン素子情報３０８は式７及び８に用いる諸係数等を
表す。
【００５０】遅延劣化計算３０９及び３１０は入出力の
各ピンについて、入力波形なまり、出力負荷容量、動作
周波数、Ｎｃｈトランジスタサイズから、遅延劣化量の
計算式を用いて遅延劣化量を計算する。
【００５１】入力ピンの遅延劣化量計算３０９は、遅延
計算３０２で得られた入力ピンの波形なまりと、動作周
波数計算３０３で得られた動作周波数と、入力ピン素子
情報３０７から得られた入力ピンのＮｃｈトランジスタ
サイズおよび係数を用いて、入力ピンの遅延劣化量を計
算する（式５及び６）。
【００５２】出力ピンの遅延劣化量計算３１０は、遅延
計算３０２で得られた出力ピンの負荷容量と、動作周波
数計算３０３で得られた動作周波数と、出力ピン素子情
報３０８から得られた出力ピンのＮｃｈトランジスタサ
イズおよび係数を用いて、出力ピンの遅延劣化量を計算
する（式７及び８）。
【００５３】遅延劣化量計算３０９及び３１０の後で、
入出力ピンの遅延劣化量からピン間遅延値変化量３１１
を求め、出力ピンの遅延劣化量から配線遅延値変化量３
１２を求める。
【００５４】遅延値修正３１３は、遅延計算３０２で得
られたピン間・配線遅延値３０６を、ピン間遅延値変化
量３１１及び配線遅延値変化量３１２で修正し（数３及
び４）、最終的に遅延計算結果３１４を得る。
【００５５】（４）数式の導出過程等 以上の説明で用いた式１〜４の導出過程等を説明する。
尚、式５及び７は式２から、式６及び８は式１からそれ
ぞれ直接に求められるので、ここでの説明は省略する。
【００５６】（Ａ）式２の導出過程 ＭＯＳトランジスタのホットキャリアによる劣化は、Ｄ
Ｃストレス時間ｔdcに関して指数関数的に進行する。劣
化度をＤとすると、Ｄは次の式９で表される。
【００５７】
【数２３】 ここで、ｎ及びＡはプロセス及びバイアスで決まる値で
ある。
【００５８】また、劣化度Ｄはドレイン電流Ｉdsや相互
コンダクタンスｇmを用いて次の式１０及び１１で表さ
れる。
【００５９】
【数２４】 更に、劣化度Ｄは基板電流Ｉsubを用いて次の式１２で
表される。
【００６０】
【数２５】 ここで、Ｗはトランジスタの幅、Ｂ及びｍはプロセス及
びバイアスで決まる値である。尚、式１２はＣ． Ｈｕ
等が提案した式である（C. Hu等 IEEE Transaction on
Electron Devices Vol. ED-32, No. 2, pp375, 198
5）。
【００６１】このとき、次の式１３
【００６２】
【数２６】 を定義すると、ＤＣバイアスストレス下では、次の式１
４
【００６３】
【数２７】 ＡＣバイアスストレス下では、次の式１５
【００６４】
【数２８】 と表される。更に、ＡＣバイアスが周期Ｔの繰り返し波
形のとき、式１５は次の式１６
【００６５】
【数２９】 と変形できる。
【００６６】ＤＣストレスとＡＣストレスが等しくなる
条件より、次の式１７が成り立つ。
【００６７】
【数３０】 式１７に式１４及び式１６を代入して整理すると、次の
式１８及び式１９が得られる。
【００６８】
【数３１】 但し、ｆ＝１／Ｔである。
【００６９】インバータのように、入力信号の電位が０
→ＶDD又はＶDD→０に変化し、それに伴い出力信号がＶ
DD→０又は０→ＶDDに変化する回路を考えるとき、次の
式２０のようになる。
【００７０】
【数３２】 即ち、入出力信号が遷移中のみストレスが加わり、入出
力が０又はＶDDの時のストレスは無視できる。よって、
式１９のＳは入出力が０−ＶDD間でフル振動する範囲で
は、周波数に依存しない。
【００７１】図４のようなインバータにおいて入力がＬ
→Ｈと変化したときの伝搬遅延ｔpdを考える。この時の
ｔpdは主にＮｃｈトランジスタの電流駆動能力で決定
し、次の式２１で簡単に表すことができる。ここで、ａ
は定数、Ｃは出力負荷容量を表す。
【００７２】
【数３３】 ここで移動度をμn、ゲート酸化膜容量をＣox、ゲート
幅をＷ、ゲート長をＬとするとき、Ｋnは次の式２２で
表される。
【００７３】
【数３４】 ホットキャリア劣化により、ＮｃｈトランジスタのＫn
がΔＫnだけ減少した時、ｔpdがδだけ増加したとする
と、次の式２３が成り立つ。
【００７４】
【数３５】 式９より、ΔＫnは次の式２４で表される。
【００７５】
【数３６】 式２３より、δ＝γΔＫnとすると次の式２５となる。
【００７６】
【数３７】 式１９及び２５から、次の式２６が得られる。
【００７７】
【数３８】 Ａは温度に依存するパラメータであり、実測データから
例えば次の式２７のように表すことができる。
【００７８】
【数３９】 ここで、Ａ、ｔac、ｎを次の式２８のように置く。
【００７９】
【数４０】 すると、式２を得ることができる。
【００８０】
【数４１】 （Ｂ）式１の導出過程 ストレスＳは負荷容量ＣとトランジスタのＷ（Ｎｃｈ及
びＰｃｈトランジスタのいずれか一方又は両方）の比Ｃ
／Ｗと、ピンの入力信号の立ち上がり及び立ち下がり時
間Ｔr及びＴfとに依存し、次の式２９で表される。
【００８１】
【数４２】 Ｓは例えばある回路でＣ／Ｗ、Ｔr、Ｔfを変えてＳＰＩ
ＣＥ等の回路シミュレータ等により次の式３０を計算す
ることにより得られる。
【００８２】
【数４３】 式３０で得られたＳをＣ／Ｗの関数で近似すると例えば
式１となる。
【００８３】
【数４４】 但し、α、βは回路構成とＴr、Ｔfに依存する定数であ
る。
【００８４】（Ｃ）式３及び４について 図５のように遅延値が等しいインバータ３段で構成され
る論理ブロックにおいて、入力がＬ→Ｈの時のλは次の
式３１で表される。
【００８５】
【数４５】 入力がＨ→Ｌの時のλは次の式３２で表される。
【００８６】
【数４６】 図５と同様に、遅延値が等しいインバータ４段におい
て、入力がＬ→Ｈの時のλは式３３で表される。
【００８７】
【数４７】 入力がＨ→Ｌの時のλは次の式３４で表される。
【００８８】
【数４８】 以上、本発明を実施の形態に基づいて説明したが、本発
明はこれに限定されるものではなく、当業者の通常の知
識の範囲内でその変更や改良が可能であることは勿論で
ある。
【００８９】
【発明の効果】論理回路におけるホットエレクトロン効
果による遅延値の経年変化量は、入力波形なまりが大き
いトランジスタおよび出力負荷容量が大きいトランジス
タで顕著となる。
【００９０】論理ブロック内の論理回路はあらかじめＬ
ＳＩ上で小さな面積上に配置配線されるため、ブロック
内部では入力波形なまりや出力負荷容量が大きくならな
い。これに対して論理ブロックの入出力ピンと繋がるト
ランジスタの場合、他のブロックとの距離や配線の長さ
は配置配線ツールによって決定されるため、入力ピンに
ついては入力波形なまりが、出力ピンについては出力負
荷容量が大きくなる傾向にある。
【００９１】従って、論理回路におけるホットエレクト
ロン効果による遅延値の経年変化量は、本発明の遅延計
算のように、その論理ブロックの入出力ピンに着目する
ことで、十分な精度の計算が可能となる。
【００９２】即ち、本発明によれば、ホットエレクトロ
ン効果による遅延値の経年変化を考慮した遅延計算を実
行する際に、入力ピンと出力ピンの遅延値の経年変化量
を用いて、パス遅延計算およびネット遅延計算を行うこ
とにより、高精度でありながら計算量を少なく抑えた遅
延計算を行うことができる。このようにして計算された
パス遅延値およびネット遅延値は、回路シミュレータや
静的タイミング解析に直接利用できる。
【図面の簡単な説明】
【図１】論理ブロック内部の回路とその周辺情報並びに
ピン間遅延値及び配線遅延値の関係を示す図である。
【図２】論理ブロックにより構成される論理レベル回路
の遅延計算方法である遅延計算方法２００を説明する図
である。
【図３】ホットエレクトロン効果による遅延値の経年変
化を考慮した、論理レベル回路の遅延計算方法を説明す
る図である。
【図４】インバータの入力がＬからＨに変化したときの
伝搬速度ｔpdを説明する図である。
【図５】インバータ３段で構成される論理ブロックの遅
延値を説明する図である。
【図６】遅延劣化量を考慮した従来の遅延計算方法６０
０を説明する図である。
【符号の説明】
１００ 論理ブロック １０１ ピン間遅延値 １０２ 配線遅延値 １１１、１２１ Ｎｃｈトランジスタ １１２、１２２ 負荷容量 １１３、１２３ 周波数 １１４、１２４ 波形なまり ２００、３００、６００ 遅延計算方法 ２０１、６０１ 回路情報 ２０２、３０４、６０２ 入力ピン情報 ２０３、６０３ 経過年数情報 ２０４、３０７、６０４ 入力ピン素子情報 ２０５、２０８、３０９、３１０、６０５ 遅延劣化量
計算 ２０６、３０５ 出力ピン情報 ２０７、３０８ 出力ピン素子情報 ２０９ ピン間遅延計算 ２１０、６０６ 配線遅延計算 ２１１、３１４、６０７ 遅延計算結果 ３０１ 論理レベル回路 ３０２ 遅延計算 ３０３ 動作周波数計算 ３０６ ピン間・配線遅延値 ３１１ ピン間遅延値変化量 ３１２ 配線遅延値変化量 ３１３ 遅延値修正
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 G06F 17/50

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 論理レベル回路を構成する論理ブロック
    毎に求められる特性値である論理ブロック特性値を基
    に、コンピュータを用いて前記論理レベル回路全体の特
    性値である論理レベル回路特性値を計算する特性値計算
    方法において、該論理ブロックの入力及び出力ピンに繋がったトランジ
    スタについての特性値を前記論理ブロック特性値とみな
    す論理ブロック特性値計算段階と、 前記論理ブロック特性値から前記論理レベル回路特性値
    を計算する段階とを含むことを特徴とする特性値計算方
    法。
  2. 【請求項２】 入力ピン及び出力ピンを備える論理ブロ
    ックの前記入出力ピン間の遅延値であるピン間遅延値
    と、当該論理ブロックの出力ピンに接続された当該他の
    論理ブロックまでの遅延値である配線遅延値を、メモリ
    にデータとして格納し、当該データをＣＰＵで処理し、
    ホットキャリア効果に起因する経年変化を考慮して計算
    する遅延計算方法において、 ホットキャリア効果に起因する経年変化を考慮しないで
    前記ピン間遅延値及び配線遅延値を計算する第１の遅延
    値計算段階と、 前記入力ピン及び出力ピンに接続されたトランジスタの
    遅延劣化量を計算する遅延劣化量計算段階と、 前記第１の遅延値計算段階で計算された前記ピン間遅延
    値及び配線遅延値を、前記遅延劣化量計算段階で計算さ
    れた遅延劣化量で修正する第２の遅延値計算段階とを含
    むことを特徴とする遅延計算方法。
  3. 【請求項３】 ホットキャリア効果に起因する経年変化
    を考慮して、入力ピン及び出力ピンを備える論理ブロッ
    クの前記入出力ピン間の遅延値であるピン間遅延値Ｔ
    iopath_agedと、当該論理ブロックの出力ピンに接続さ
    れた当該他の論理ブロックまでの遅延値である配線遅延
    値Ｔconnect_agedをコンピュータを用いて計算する遅延
    計算方法において、 ピンに繋がれたトランジスタの負荷容量をＣ［ｐＦ］、
    ピンの入力波形なまりに依存する定数をα、β、ピンに
    繋がれたトランジスタのチャネル幅をＷ［μｍ］とし
    て、入力ピンのストレス量Ｓin及び出力ピンのストレス
    量Ｓoutを、次の式１ 【数１】 により求めてメモリに記憶する段階と、 ピンの物理構造に依存する定数をγ、ＬＳＩの保証期間
    をτ［ｈｏｕｒ］、プロセスに依存する定数をε1、
    ε2、及びκ、ピンの動作周波数をｆin［Ｈｚ］、絶対
    温度をＴ［Ｋ］として、入力ピンの遅延劣化量δ
    in［％］及び出力ピンの遅延劣化量δout［％］を、次
    の式２ 【数２】 により求めてメモリに記憶する段階と、 ホットキャリア効果に起因する経年変化を考慮しない遅
    延計算方法により求めたピン間遅延値及び配線遅延値を
    Ｔiopath_fresh［ｐｓ］、Ｔconnect_fresh［ｐｓ］、
    入力ピンから出力ピンまでの全遅延のうち入力段及び出
    力段が占める割合をλin及びλoutとして、前記ピン間
    遅延値Ｔiopath_aged及び配線遅延値Ｔ
    connect_agedを、次の式３ 【数３】 及び次の式４ 【数４】 により求める段階とを含むことを特徴とする遅延計算方
    法。
  4. 【請求項４】 ホットキャリア効果に起因する経年変化
    を考慮して、複数の論理ブロックにより構成される論理
    レベル回路の遅延値を計算する遅延計算方法において、 請求項２及び３のいずれかに記載の遅延計算方法によ
    り、前記論理レベル回路を構成する全ての前記論理ブロ
    ックの遅延値を計算する段階と、 全ての前記論理ブロックの遅延値から論理レベル回路の
    遅延値を求める段階と、 を含むことを特徴とする遅延計算方法。
  5. 【請求項５】 論理レベル回路を構成する論理ブロック
    毎に求められる特性値である論理ブロック特性値を基
    に、前記論理レベル回路全体の特性値である論理レベル
    回路特性値を計算する特性値計算プログラムを記録した
    コンピュータ読み取り可能な記録媒体において、該論理ブロックの入力及び出力ピンに繋がったトランジ
    スタについての特性値を前記論理ブロック特性値とみな
    す論理ブロック特性値計算処理と、 前記論理ブロック特性値から前記論理レベル回路特性値
    を計算する処理とをコンピュータに実行させることを特
    徴とする特性値計算プログラムを記録した記録媒体。
  6. 【請求項６】 入力ピン及び出力ピンを備える論理ブロ
    ックの前記入出力ピン間の遅延値であるピン間遅延値
    と、当該論理ブロックの出力ピンに接続された当該他の
    論理ブロックまでの遅延値である配線遅延値を、ホット
    キャリア効果に起因する経年変化を考慮して計算する遅
    延計算プログラムを記録したコンピュータ読み取り可能
    な記録媒体において、 ホットキャリア効果に起因する経年変化を考慮しないで
    前記ピン間遅延値及び配線遅延値を計算する第１の遅延
    値計算処理と、 前記入力ピン及び出力ピンに接続されたトランジスタの
    遅延劣化量を計算する遅延劣化量計算処理と、 前記第１の遅延値計算処理で計算された前記ピン間遅延
    値及び配線遅延値を、前記遅延劣化量計算段階で計算さ
    れた遅延劣化量で修正する第２の遅延値計算処理とをコ
    ンピュータに実行させることを特徴とする特性値計算プ
    ログラムを記録した記録媒体。
  7. 【請求項７】 ホットキャリア効果に起因する経年変化
    を考慮して、入力ピン及び出力ピンを備える論理ブロッ
    クの前記入出力ピン間の遅延値であるピン間遅延値Ｔ
    iopath_agedと、当該論理ブロックの出力ピンに接続さ
    れた当該他の論理ブロックまでの遅延値である配線遅延
    値Ｔconnect_agedを計算する遅延計算プログラムを記録
    したコンピュータ読み取り可能な記録媒体において、 ピンに繋がれたトランジスタの負荷容量をＣ［ｐＦ］、
    ピンの入力波形なまりに依存する定数をα、β、ピンに
    繋がれたトランジスタのチャネル幅をＷ［μｍ］とし
    て、入力ピンのストレス量Ｓin及び出力ピンのストレス
    量Ｓoutを、次の式１ 【数５】 により求める処理と、 ピンの物理構造に依存する定数をγ、ＬＳＩの保証期間
    をτ［ｈｏｕｒ］、プロセスに依存する定数をε1、
    ε2、及びκ、ピンの動作周波数をｆin［Ｈｚ］、絶対
    温度をＴ［Ｋ］として、入力ピンの遅延劣化量δ
    in［％］及び出力ピンの遅延劣化量δout［％］を、次
    の式２ 【数６】 により求める処理と、 ホットキャリア効果に起因する経年変化を考慮しない遅
    延計算方法により求めたピン間遅延値及び配線遅延値を
    Ｔiopath_fresh［ｐｓ］、Ｔconnect_fresh［ｐｓ］、
    入力ピンから出力ピンまでの全遅延のうち入力段及び出
    力段が占める割合をλin及びλoutとして、前記ピン間
    遅延値Ｔiopath_aged及び配線遅延値Ｔ
    connect_agedを、次の式３ 【数７】 及び次の式４ 【数８】 により求める処理とをコンピュータに実行させることを
    特徴とする特性値計算プログラムを記録した記録媒体。
  8. 【請求項８】 ホットキャリア効果に起因する経年変化
    を考慮して、複数の論理ブロックにより構成される論理
    レベル回路の遅延値を計算する遅延計算プログラムを記
    録したコンピュータ読み取り可能な記録媒体において、 請求項６及び７のいずれかに記載の遅延値計算プログラ
    ムにより、前記論理レベル回路を構成する全ての前記論
    理ブロックの遅延値を計算する処理と、 全ての前記論理ブロックの遅延値から論理レベル回路の
    遅延値を求める処理とをコンピュータに実行させること
    を特徴とする特性計算プログラムを記録した記録媒体。
JP10190685A 1998-07-06 1998-07-06 遅延計算方法及び遅延値計算プログラムを記録した記録媒体 Expired - Fee Related JP3125870B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP10190685A JP3125870B2 (ja) 1998-07-06 1998-07-06 遅延計算方法及び遅延値計算プログラムを記録した記録媒体
US09/347,409 US6975979B2 (en) 1998-07-06 1999-07-06 Method and computer software product for calculating and presenting a numerical value representative of a property of a circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10190685A JP3125870B2 (ja) 1998-07-06 1998-07-06 遅延計算方法及び遅延値計算プログラムを記録した記録媒体

Publications (2)

Publication Number Publication Date
JP2000021991A JP2000021991A (ja) 2000-01-21
JP3125870B2 true JP3125870B2 (ja) 2001-01-22

Family

ID=16262179

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10190685A Expired - Fee Related JP3125870B2 (ja) 1998-07-06 1998-07-06 遅延計算方法及び遅延値計算プログラムを記録した記録媒体

Country Status (2)

Country Link
US (1) US6975979B2 (ja)
JP (1) JP3125870B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7292968B2 (en) * 2000-09-29 2007-11-06 Cadence Design Systems, Inc. Hot carrier circuit reliability simulation
US7567891B1 (en) * 2000-09-29 2009-07-28 Cadence Design Systems, Inc. Hot-carrier device degradation modeling and extraction methodologies
US7280939B2 (en) * 2004-04-29 2007-10-09 International Business Machines Corporation System and method of analyzing timing effects of spatial distribution in circuits

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2948437B2 (ja) * 1993-03-18 1999-09-13 富士通株式会社 論理シミュレーション用のデータ作成方法
US5446676A (en) * 1993-03-29 1995-08-29 Epic Design Technology Inc. Transistor-level timing and power simulator and power analyzer
JP3380054B2 (ja) * 1994-08-19 2003-02-24 三菱電機株式会社 Ｐ−ｍｏｓトランジスタのホットキャリア劣化のシミュレーション方法
US5841672A (en) * 1996-02-13 1998-11-24 Vlsi Technology, Inc. Method and apparatus for verifying signal timing of electrical circuits
JPH09260498A (ja) 1996-03-18 1997-10-03 Dainippon Printing Co Ltd 集積回路における指定ノード間の遅延時間算出装置
TW346657B (en) * 1996-08-29 1998-12-01 Matsushita Electron Co Ltd Simulation device for time degradation of LSI and simulation method thereof
JP3243434B2 (ja) 1996-08-29 2002-01-07 松下電器産業株式会社 Ｌｓｉのタイミング劣化シミュレーション装置およびシミュレーション方法
TW440782B (en) * 1996-12-11 2001-06-16 Matsushita Electric Ind Co Ltd Method for estimating hot carrier deterioration
JP3046269B2 (ja) 1996-12-11 2000-05-29 松下電器産業株式会社 ホットキャリア劣化推定方法
JPH11154168A (ja) 1997-11-25 1999-06-08 Toshiba Corp 遅延解析システムおよび遅延解析方法
US6278964B1 (en) * 1998-05-29 2001-08-21 Matsushita Electric Industrial Co., Ltd. Hot carrier effect simulation for integrated circuits

Also Published As

Publication number Publication date
US20030158713A1 (en) 2003-08-21
JP2000021991A (ja) 2000-01-21
US6975979B2 (en) 2005-12-13

Similar Documents

Publication Publication Date Title
US6047247A (en) Method of estimating degradation with consideration of hot carrier effects
US7222319B2 (en) Timing analysis method and apparatus
US5790415A (en) Complementary network reduction for load modeling
US5787008A (en) Simulation corrected sensitivity
US8255850B2 (en) Fabricating IC with NBTI path delay within timing constraints
US20060271902A1 (en) Semiconductor integrated circuit designing method and library designing method
US20070226671A1 (en) Apparatus and method of static timing analysis considering the within-die and die-to-die process variation
JP2784104B2 (ja) タイミングシミュレーションシステム
JP2854733B2 (ja) 遅延時間計算装置及び遅延時間計算方法
JPWO2003060776A1 (ja) 半導体集積回路の遅延時間計算方法及び遅延時間計算システム
US6869808B2 (en) Method for evaluating property of integrated circuitry
JP3125870B2 (ja) 遅延計算方法及び遅延値計算プログラムを記録した記録媒体
US20050005254A1 (en) Substrate noise analyzing method for semiconductor integrated circuit, semiconductor integrated circuit, and substrate noise analyzing device for semiconductor integrated circuit
JP2996214B2 (ja) 半導体集積回路の信頼性検証装置及び検証方法並びに検証プログラムを格納した記憶媒体
US7127385B2 (en) Delay time estimation method and recording medium storing estimation program
JP3092664B2 (ja) 設計支援方法
US6516454B1 (en) Method of estimating time delay
JP3519591B2 (ja) Ｌｓｉのタイミング劣化シミュレーション装置およびシミュレーション方法
JP3016332B2 (ja) 集積回路の設計方法
US11003820B2 (en) Method of determining a worst case in timing analysis
JP2940467B2 (ja) 出力負荷容量計算方法
JPH01271869A (ja) 伝達遅延時間計算方法
JP3153201B2 (ja) 半導体集積回路のシミュレーション方法ならびに装置
JP4205246B2 (ja) 半導体集積回路設計方法
JP2917711B2 (ja) 出力バッファ回路

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20001004

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071102

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081102

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081102

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091102

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees