JP2001306647A - タイミング検証方法 - Google Patents

タイミング検証方法

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JP2001306647A
JP2001306647A JP2000121303A JP2000121303A JP2001306647A JP 2001306647 A JP2001306647 A JP 2001306647A JP 2000121303 A JP2000121303 A JP 2000121303A JP 2000121303 A JP2000121303 A JP 2000121303A JP 2001306647 A JP2001306647 A JP 2001306647A
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delay time
capacitance
calculating
wirings
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Ryuichi Yamaguchi
龍一 山口
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 プロセス変動を考慮したタイミング検証を効
率的に行なえるようにする。 【解決手段】 半導体集積回路を製造するプロセスによ
って決まるプロセス変動要因にプロセス変動量を設定す
る工程、該プロセス変動量と配線のレイアウト図形とに
基づき、配線の抵抗及び配線間の容量を算出する工程、
及び、配線の抵抗及び配線間の容量を用いて、配線の第
１の遅延時間、及び配線を駆動する駆動セルの第２の遅
延時間を算出する工程をプロセス変動量を変えて少なく
とも２回行なうことにより、第１の遅延時間及び第２の
遅延時間からなる少なくとも２つの変動遅延時間を算出
する。少なくとも２つの変動遅延時間に基づき、半導体
集積回路の動作特性を決定する統合遅延時間を生成した
後、該統合遅延時間を用いて、半導体集積回路の論理シ
ミュレーションを行なう。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
論理素子の遅延時間計算方法に関し、特に、ＡＳＩＣ等
のセミカスタムＬＳＩの動作タイミングを検証するタイ
ミング検証方法に関する。
【０００２】
【従来の技術】半導体集積回路（以下、ＬＳＩと称す
る）の製造においては、近年、トランジスタ又は配線等
の素子の微細加工技術が進展している。
【０００３】素子の微細化に伴って、論理セルに含まれ
るトランジスタの遅延時間（以下、セル遅延時間と称す
る）は減少する一方、配線間の距離が縮まると共に配線
幅が細くなるため、配線間容量及び配線抵抗が増大して
配線の遅延時間（以下、配線遅延時間と称する）は増加
する。その結果、微細化に伴って、ＬＳＩの遅延時間全
体の中での配線遅延時間の割合が増加するので、配線遅
延時間を正確に見積もることは今後ますます重要にな
る。
【０００４】ところで、ＬＳＩの動作タイミングを検証
する場合、プロセス上の加工バラツキ又は温度若しくは
電源等の変動を考慮して遅延時間を算出する。すなわ
ち、配線遅延時間を考慮してタイミング検証を行なう場
合には、配線の膜厚若しくは幅又は層間膜の膜厚若しく
は誘電率等の変動を想定して、配線抵抗及び配線間容量
を計算すると共に該配線抵抗及び配線間容量を用いて配
線遅延時間を計算する。このとき、ＬＳＩを製造するプ
ロセスによって決まり且つ配線抵抗及び配線間容量のう
ちの少なくとも１つを変動させるプロセス変動要因の変
動量（以下、プロセス変動量と称する）に基づき、配線
抵抗及び配線間容量を求めて回路シミュレーションを行
なう技術が用いられる。
【０００５】特開平１０−２４０７９６に開示されてい
る方法（以下、従来のタイミング検証方法と称する）に
おいては、配線抵抗及び配線間容量等の電気的特性値
が、プロセス変動量をパラメータとする関数を用いて表
されている。具体的には、配線のレイアウト図形を読み
込んで配線抵抗及び配線間容量を計算するときに、配線
の幅又は膜厚等のプロセス変動量をパラメータとする関
数により表現された配線抵抗及び配線間容量のネットリ
スト（以下、関数記述ネットリストと称する）が用いら
れる。このため、プロセス変動要因の回路特性に対する
影響を検証する場合、レイアウト図形を一度読み込んだ
後は、関数記述ネットリストにプロセス変動量と対応す
るパラメータを入力するだけで、配線抵抗及び配線間容
量のネットリスト（以下、ＲＣネットリストと称する）
が新たに生成されるので、該ＲＣネットリストを使用し
て回路シミュレーションを行なうことにより、プロセス
変動要因の回路特性に対する影響を簡単に見積もること
が可能となる。
【０００６】すなわち、従来のタイミング検証方法によ
ると、プロセスが変更された場合、又はプロセスがばら
ついた場合にも、再度レイアウト図形に基づきＲＣネッ
トリストを生成することなく、関数記述ネットリストに
プロセス変動量と対応するパラメータを入力して回路シ
ミュレーションを行なうので、プロセスの変更又はばら
つきに起因する回路特性の変化を容易に予測できる。
【０００７】また、従来のタイミング検証方法による
と、レイアウト図形が得られており且つプロセスが未確
定である場合には、関数記述ネットリストにおけるパラ
メータの定義を色々変更しながら回路シミュレーション
を繰り返し行なうことにより、所望の回路特性を実現す
るプロセスを決定したり、又は、プロセスを最適化した
りすることができる。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
タイミング検証方法においては、パラメータとして設定
されるプロセス変動量毎に生成されるＲＣネットリスト
の数だけ、回路シミュレーションを繰り返し行なう必要
があるため、タイミング検証に要する時間又は作業工数
が増大してしまうという問題が生じる。
【０００９】前記に鑑み、本発明は、プロセス変動を考
慮したタイミング検証を効率的に行なえるようにするこ
とを目的とする。
【００１０】
【課題を解決するための手段】本発明に係る第１のタイ
ミング検証方法は、論理機能を有する複数のセルが配置
されると共に複数のセルの端子同士が配線により接続さ
れることによって形成される半導体集積回路の動作タイ
ミングを検証するタイミング検証方法を前提とし、半導
体集積回路を製造するプロセスによって決まり且つ配線
の抵抗及び配線間の容量のうちの少なくとも１つを変動
させるプロセス変動要因に、その変動量であるプロセス
変動量を設定する工程、プロセス変動量と配線のレイア
ウト図形とに基づき、配線の抵抗及び配線間の容量を算
出する工程、及び、算出された配線の抵抗及び配線間の
容量を用いて、配線の第１の遅延時間と、複数のセルの
うち配線を駆動する駆動セルの第２の遅延時間とを算出
する工程をプロセス変動量を変えて少なくとも２回行な
うことにより、第１の遅延時間及び第２の遅延時間から
なる少なくとも２つの変動遅延時間を算出する第１の遅
延時間算出工程と、少なくとも２つの変動遅延時間に基
づき、半導体集積回路の動作特性を決定する統合遅延時
間を生成する遅延データ統合工程と、統合遅延時間を用
いて、半導体集積回路の論理シミュレーションを行なう
論理シミュレーション工程とを備えている。
【００１１】第１のタイミング検証方法によると、異な
るプロセス変動量つまり異なるプロセス変動条件のそれ
ぞれと対応する少なくとも２つの変動遅延時間を算出し
た後、少なくとも２つの変動遅延時間に基づき、半導体
集積回路の動作特性を決定する統合遅延時間を生成し、
その後、統合遅延時間を用いて半導体集積回路の論理シ
ミュレーションを行なう。このため、プロセス変動条件
と対応する変動遅延時間の算出と、半導体集積回路の論
理シミュレーションとを独立して行なうことができると
共に、少なくとも２つの変動遅延時間に基づき生成され
た統合遅延時間のみを用いて論理シミュレーションを行
なうことができる。従って、複数のプロセス変動条件に
対して論理シミュレーション又は回路シミュレーション
を繰り返し行なう必要がないので、プロセス変動を考慮
したタイミング検証を効率的に行なうことができる。
【００１２】第１のタイミング検証方法において、遅延
データ統合工程は、少なくとも２つの変動遅延時間のう
ちの最大又は最小のものを統合遅延時間として決定する
工程を含むことが好ましい。
【００１３】このようにすると、統合遅延時間として変
動遅延時間のうち最大のものが選択されている場合に
は、半導体集積回路の最大遅延検証を行なうことができ
る一方、統合遅延時間として変動遅延時間のうち最小の
ものが選択されている場合には、半導体集積回路の最小
遅延検証を行なうことができる。
【００１４】第１のタイミング検証方法において、遅延
データ統合工程よりも前に、プロセス変動要因の変動量
の平均値である平均プロセス変動量と配線のレイアウト
図形とに基づき算出された配線の抵抗及び配線間の容量
を用いて、配線の第３の遅延時間と駆動セルの第４の遅
延時間とを算出することにより、第３の遅延時間及び第
４の遅延時間からなる平均変動遅延時間を算出する第２
の遅延時間算出工程を備え、遅延データ統合工程は、平
均変動遅延時間を用いて、少なくとも２つの変動遅延時
間の標準偏差を算出する工程と、標準偏差と平均変動遅
延時間との和を統合遅延時間として決定する工程とを含
むことが好ましい。
【００１５】このようにすると、複数のプロセス変動要
因が同時に変動したときのタイミング検証を正確且つ効
率的に行なうことができる。
【００１６】第１のタイミング検証方法において、遅延
データ統合工程は、少なくとも２つの変動遅延時間のそ
れぞれを用いて、複数のセルのうちフリップフロップ同
士の間のパスに対して、少なくとも２つのパス遅延時間
を算出する工程と、少なくとも２つのパス遅延時間のう
ちの最大又は最小のものと対応する変動遅延時間を統合
遅延時間として決定する工程とを含むことが好ましい。
【００１７】このようにすると、プロセス変動に起因す
るパス遅延時間のばらつきを考慮したタイミング検証を
正確且つ効率的に行なうことができる。
【００１８】本発明に係る第２のタイミング検証方法
は、論理機能を有する複数のセルが配置されると共に複
数のセルの端子同士が配線により接続されることによっ
て形成される半導体集積回路の動作タイミングを検証す
るタイミング検証方法を前提とし、配線のレイアウト図
形に基づき、配線の配線長を計算する配線長計算工程
と、配線長に基づき、半導体集積回路を製造するプロセ
スによって決まり且つ配線の抵抗及び配線間の容量のう
ちの少なくとも１つを変動させるプロセス変動要因に、
その変動量であるプロセス変動量を設定する変動量設定
工程と、プロセス変動量と配線のレイアウト図形とに基
づき、配線の抵抗及び配線間の容量を算出する配線ＲＣ
算出工程と、算出された配線の抵抗及び配線間の容量を
用いて、配線の第１の遅延時間と、複数のセルのうち配
線を駆動する駆動セルの第２の遅延時間とを算出するこ
とにより、第１の遅延時間及び第２の遅延時間からなる
変動遅延時間を算出する遅延時間算出工程と、変動遅延
時間を用いて、半導体集積回路の論理シミュレーション
を行なう論理シミュレーション工程とを備えている。
【００１９】第２のタイミング検証方法によると、配線
長に基づきプロセス変動量つまりプロセス変動条件を設
定した後、プロセス変動条件と対応する変動遅延時間を
算出し、その後、変動遅延時間を用いて半導体集積回路
の論理シミュレーションを行なう。このため、変動遅延
時間の算出と、半導体集積回路の論理シミュレーション
とを独立して行なうことができると共に、配線長に基づ
き設定されたプロセス変動条件と対応する変動遅延時間
のみを用いて論理シミュレーションを行なうことができ
る。従って、複数のプロセス変動条件に対して論理シミ
ュレーション又は回路シミュレーションを繰り返し行な
う必要がないので、プロセス変動を考慮したタイミング
検証を効率的に行なうことができる。
【００２０】第２のタイミング検証方法において、変動
量設定工程は、配線長が所定値よりも短い場合には、配
線の抵抗に比べて配線間の容量に大きな変動が生じるよ
うにプロセス変動量を設定する一方、配線長が所定値よ
りも長い場合には、配線間の容量に比べて配線の抵抗に
大きな変動が生じるようにプロセス変動量を設定する工
程を含むことが好ましい。
【００２１】このようにすると、プロセス変動を考慮し
たタイミング検証を正確に行なうことができる。
【００２２】本発明に係る第３のタイミング検証方法
は、論理機能を有する複数のセルが配置されると共に複
数のセルの端子同士が配線により接続されることによっ
て形成される半導体集積回路の動作タイミングを検証す
るタイミング検証方法を前提とし、配線のレイアウト図
形に基づき、配線の配線長を計算する配線長計算工程
と、複数のセルのライブラリデータから、複数のセルの
うち配線を駆動する駆動セルの駆動能力を取得する駆動
能力取得工程と、配線長と駆動能力とに基づき、配線の
遅延時間の予測値である予測配線遅延時間と、駆動セル
の遅延時間の予測値である予測セル遅延時間とを求める
遅延時間予測工程と、予測配線遅延時間及び予測セル遅
延時間に基づき、半導体集積回路を製造するプロセスに
よって決まり且つ配線の抵抗及び配線間の容量のうちの
少なくとも１つを変動させるプロセス変動要因に、その
変動量であるプロセス変動量を設定する変動量設定工程
と、プロセス変動量と配線のレイアウト図形とに基づ
き、配線の抵抗及び配線間の容量を算出する配線ＲＣ算
出工程と、算出された配線の抵抗及び配線間の容量を用
いて、配線の第１の遅延時間と駆動セルの第２の遅延時
間とを算出することにより、第１の遅延時間及び第２の
遅延時間からなる変動遅延時間を算出する遅延時間算出
工程と、変動遅延時間を用いて、半導体集積回路の論理
シミュレーションを行なう論理シミュレーション工程と
を備えている。
【００２３】第３のタイミング検証方法によると、配線
長及びセルの駆動能力を用いて予測された予測配線遅延
時間及び予測セル遅延時間に基づき、プロセス変動量つ
まりプロセス変動条件を設定した後、プロセス変動条件
と対応する変動遅延時間を算出し、その後、該変動遅延
時間を用いて半導体集積回路の論理シミュレーションを
行なう。このため、変動遅延時間の算出と、半導体集積
回路の論理シミュレーションとを独立して行なうことが
できると共に、予測配線遅延時間及び予測セル遅延時間
に基づき設定されたプロセス変動条件と対応する変動遅
延時間のみを用いて論理シミュレーションを行なうこと
ができる。従って、複数のプロセス変動条件に対して論
理シミュレーション又は回路シミュレーションを繰り返
し行なう必要がないので、プロセス変動を考慮したタイ
ミング検証を効率的に行なうことができる。
【００２４】第３のタイミング検証方法において、変動
量設定工程は、予測セル遅延時間が予測配線遅延時間よ
りも大きい場合には、配線の抵抗に比べて配線間の容量
に大きな変動が生じるようにプロセス変動量を設定する
一方、予測配線遅延時間が予測セル遅延時間よりも大き
い場合には、配線間の容量に比べて配線の抵抗に大きな
変動が生じるようにプロセス変動量を設定する工程を含
むことが好ましい。
【００２５】このようにすると、プロセス変動を考慮し
たタイミング検証を正確に行なうことができる。
【００２６】本発明に係る第４のタイミング検証方法
は、論理機能を有する複数のセルが配置されると共に複
数のセルの端子同士が配線により接続されることによっ
て形成される半導体集積回路の動作タイミングを検証す
るタイミング検証方法を前提とし、半導体集積回路を製
造するプロセスによって決まり且つ配線の抵抗及び配線
間の容量のうちの少なくとも１つを変動させるプロセス
変動要因の変動量の平均値である平均プロセス変動量
と、配線のレイアウト図形とに基づき、配線の抵抗及び
配線間の容量を算出する配線ＲＣ算出工程と、配線のレ
イアウト図形に基づき、配線の配線長を計算する配線長
計算工程と、配線長が所定値よりも短い場合には、配線
ＲＣ算出工程において算出された配線間の容量を増大さ
せる一方、配線長が所定値よりも長い場合には、配線Ｒ
Ｃ算出工程において算出された配線の抵抗を増大させる
配線ＲＣ調整工程と、配線ＲＣ調整工程において調整さ
れた配線の抵抗及び配線間の容量を用いて、配線の第１
の遅延時間と、複数のセルのうち配線を駆動する駆動セ
ルの第２の遅延時間とを算出することにより、第１の遅
延時間及び第２の遅延時間からなる変動遅延時間を算出
する遅延時間算出工程と、変動遅延時間を用いて、半導
体集積回路の論理シミュレーションを行なう論理シミュ
レーション工程とを備えている。
【００２７】第４のタイミング検証方法によると、平均
プロセス変動量つまりＴＹＰ条件と対応する配線の抵抗
及び配線間の容量を求めた後、該配線の抵抗及び配線間
の容量を配線長に基づき調整することにより変動遅延時
間を算出し、その後、該変動遅延時間を用いて半導体集
積回路の論理シミュレーションを行なう。このため、変
動遅延時間の算出と、半導体集積回路の論理シミュレー
ションとを独立して行なうことができると共に、ＴＹＰ
条件と対応する配線の抵抗及び配線間の容量を配線長に
基づき調整することにより算出された変動遅延時間のみ
を用いて論理シミュレーションを行なうことができる。
従って、複数のプロセス変動条件に対して論理シミュレ
ーション又は回路シミュレーションを繰り返し行なう必
要がないので、プロセス変動を考慮したタイミング検証
を効率的に行なうことができる。
【００２８】また、第４のタイミング検証方法による
と、配線長が所定値よりも短い場合には、ＴＹＰ条件と
対応する配線間の容量を増大させる一方、配線長が所定
値よりも長い場合には、ＴＹＰ条件と対応する配線の抵
抗を増大させるので、プロセス変動を考慮したタイミン
グ検証を正確に行なうことができる。
【００２９】また、第４のタイミング検証方法による
と、ＴＹＰ条件と対応する配線の抵抗及び配線間の容量
に、配線長に基づき所定の係数を乗じることにより、プ
ロセス変動を考慮した配線の抵抗及び配線間の容量を求
めているため、配線毎に配線長に基づきプロセス変動量
を設定して配線の抵抗及び配線間の容量を求める必要が
ないので、プロセス変動を考慮したタイミング検証をさ
らに効率的に行なうことができる。
【００３０】
【発明の実施の形態】以下、具体的な実施形態について
説明する前に、本発明を用いる対象となる半導体集積回
路（以下、検証対象回路と称する）について、図面を参
照しながら説明する。
【００３１】図１は、検証対象回路におけるセル及び配
線のレイアウト図形の一例を示す図である。
【００３２】図１に示すように、検証対象回路において
は、論理機能を有する複数のセル１０、例えば駆動セル
１０ａ、被駆動セル１０ｂ及び被駆動セル１０ｃ等が複
数の行にわたって配置されている。また、駆動セル１０
ａは第１の素子１１ａを有しており、被駆動セル１０ｂ
は第２の素子１１ｂを有しており、被駆動セル１０ｃは
第３の素子１１ｃを有している。また、複数のセル１０
の入出力端子（図示省略）同士は配線１２により接続さ
れている。
【００３３】図２は、検証対象回路における配線間に発
生する容量を示す模式図である。
【００３４】図２に示すように、検証対象回路において
は、配線１２は、例えば第１層配線１２ａ、第２層配線
１２ｂ及び第３層配線１２ｃにより構成されている。ま
た、第１層配線１２ａの上面と第２層配線１２ｂの下面
との間に容量Ｃab1 が生じており、第１層配線１２ａの
上面と第２層配線１２ｂの側面との間に容量Ｃab2 及び
Ｃab3 が生じており、互いに隣接する第２層配線１２ｂ
の側面同士の間に容量Ｃbb1 及びＣbb2 が生じており、
第２層配線１２ｂの上面と第３層配線１２ｃの下面との
間に容量Ｃbc1 が生じており、第２層配線１２ｂの側面
と第３層配線１２ｃの下面との間に容量Ｃbc2 及びＣ
bc3 が生じている。すなわち、配線間容量は、垂直又は
水平方向で隣接する配線同士の位置関係に依存して変化
すると共に、配線の幅又は膜厚の変動つまり配線間の距
離の変動に依存して変化する。また、配線の幅又は膜厚
が変動した場合には配線抵抗も変化する。
【００３５】図３は、検証対象回路の回路図に、レイア
ウト図形に基づき算出された配線抵抗及び配線間容量を
付加した様子を示す図である。
【００３６】図３に示すように、第１の素子１１ａ、第
２の素子１１ｂ及び第３の素子１１ｃの間を接続する配
線には、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４及びＲ５が存在し
ていると共に、該配線同士の間には、容量Ｃ１、Ｃ２、
Ｃ３、Ｃ４、Ｃ５及びＣ６が存在している。尚、図３に
示す配線抵抗及び配線間容量が付加された回路図は、Ｏ
ＶＩ（Open Verilog Initiative ）で規定されたＲＣデ
ータ表現形式であるＳＰＦ（Standard Parasitic Forma
t ）を用いて表現できる。
【００３７】図４は、検証対象回路における遅延時間の
定義を示す模式図である。
【００３８】図４に示すように、本明細書においては、
駆動セルの入力信号がしきい値電圧に達してから駆動セ
ルの出力信号がしきい値電圧に達するまでの時間をセル
遅延時間として定義すると共に、駆動セルの出力信号が
しきい値電圧に達してから被駆動セルの入力信号がしき
い値電圧に達するまでの時間、つまり駆動セルの出力信
号が被駆動セルの入力端子に届くまでの時間を配線遅延
時間として定義する。尚、セル遅延時間及び配線遅延時
間は、ＯＶＩで規定された遅延データ表現形式であるＳ
ＤＦ（Standard Delay Format ）を用いて表現できる。
【００３９】（第１の実施形態）以下、本発明の第１の
実施形態に係るタイミング検証方法、具体的には、論理
機能を有する複数のセルが配置されると共に複数のセル
の端子同士が配線により接続されることによって形成さ
れる半導体集積回路（以下、検証対象回路と称する）の
動作タイミングを検証するタイミング検証方法につい
て、図５を参照しながら説明する。
【００４０】図５は、第１の実施形態に係るタイミング
検証方法のフロー図である。
【００４１】まず、ステップＳ１１（変動条件指定工
程）において、検証対象回路を製造するプロセスの変動
条件を指定する。具体的には、予め準備されているプロ
セス変動データＤ１（プロセスのルールブックに記述さ
れているデータ）のうち配線抵抗及び配線間容量を算出
するときに用いるデータを指定する。プロセス変動デー
タＤ１には、配線抵抗及び配線間容量のうちの少なくと
も１つを変動させるプロセス変動要因、例えば、配線の
膜厚若しくは幅又は層間膜の膜厚若しくは誘電率等にお
ける変動量（以下、プロセス変動量と称する）の平均
値、最大値（例えば平均値＋３σ）及び最小値（例えば
平均値−３σ）が蓄積されている。但し、σはプロセス
変動量の標準偏差を表している。
【００４２】第１の実施形態においては、ステップＳ１
１でプロセス変動条件を指定するときに、プロセス変動
要因毎にプロセス変動量の最大値又は最小値を指定す
る。
【００４３】また、第１の実施形態においては、ステッ
プＳ１１で少なくとも２つのプロセス変動条件を指定す
ることによって、後の工程で各プロセス変動条件と対応
する少なくとも２つの遅延時間の算出を行なえるように
する。例えば、第１のプロセス変動条件の指定において
は、全てのプロセス変動要因に対してプロセス変動量の
最大値を指定し、第２のプロセス変動条件の指定におい
ては、全てのプロセス変動要因に対してプロセス変動量
の最小値を指定する。
【００４４】次に、ステップ１２（変動量設定工程）に
おいて、プロセス変動データＤ１から、ステップＳ１１
で指定されたプロセス変動条件と対応するプロセス変動
量を読み込んで設定する。
【００４５】次に、ステップ１３（配線ＲＣ算出工程）
において、配線（セル間を接続する配線）のレイアウト
図形及びセル内のトランジスタのレイアウト図形が蓄積
されているレイアウト図形データＤ２のうちの配線のレ
イアウト図形を読み込んだ後、ステップ１２で設定され
たプロセス変動量に基づき配線形状等を変化させること
により、ステップＳ１１で指定されたプロセス変動条件
と対応する配線抵抗及び配線間容量を算出すると共に、
算出された配線抵抗及び配線間容量をＲＣデータＤ３と
して蓄積する。
【００４６】尚、第１の実施形態においては、ステップ
Ｓ１３は検証対象回路の全ての配線に対して行なわれ
る。
【００４７】次に、ステップＳ１４（遅延時間計算工
程）において、ＲＣデータＤ３に蓄積されている配線抵
抗及び配線間容量と、セルライブラリデータＤ４に蓄積
されているセルの駆動能力等とを用いて、配線遅延時間
及びセル遅延時間を算出することにより、該配線遅延時
間及びセル遅延時間からなる変動遅延時間を算出すると
共に、該変動遅延時間を変動遅延データＤ５として蓄積
する。
【００４８】次に、ステップＳ１５（繰り返し工程）に
おいて、ステップＳ１１で指定された全てのプロセス変
動条件に対して、ステップＳ１２〜Ｓ１４の処理が行な
われたかどうかを判定して、全てのプロセス変動条件が
終了している場合は、次のステップＳ１６に進み、全て
のプロセス変動条件が終了していない場合は、ステップ
Ｓ１２〜Ｓ１４の処理を再度行なう。
【００４９】すなわち、第１の実施形態においては、ス
テップＳ１１で指定された少なくとも２つのプロセス変
動条件と対応する、少なくとも２つの変動遅延時間が変
動遅延データＤ５として蓄積される。
【００５０】次に、ステップＳ１６（遅延データ統合工
程）において、変動遅延データＤ５として蓄積されてい
る少なくとも２つの変動遅延時間に基づき、検証対象回
路の動作特性を決定する統合遅延時間を生成すると共
に、該統合遅延時間を統合遅延データＤ６として蓄積す
る。
【００５１】具体的には、第１の実施形態においては、
変動遅延データＤ５として蓄積されている変動遅延時間
のうち最大又は最小のものを統合遅延時間として決定す
る。
【００５２】次に、ステップＳ１７（論理シミュレーシ
ョン工程）において、検証対象回路の動作タイミングを
検証するために、言い換えると、検証対象回路が正常に
動作するかどうかを検証するために、統合遅延データＤ
６として蓄積されている統合遅延時間を用いて、検証対
象回路の論理シミュレーションを行なう。このとき、ス
テップＳ１６で統合遅延時間として変動遅延時間のうち
最大のものが選択されている場合には、検証対象回路の
最大遅延検証を行なうことができる一方、ステップＳ１
６で統合遅延時間として変動遅延時間のうち最小のもの
が選択されている場合には、検証対象回路の最小遅延検
証を行なうことができる。
【００５３】以上に説明したように、第１の実施形態に
よると、異なるプロセス変動量つまり異なるプロセス変
動条件のそれぞれと対応する少なくとも２つの変動遅延
時間を算出した後、少なくとも２つの変動遅延時間に基
づき、検証対象回路の動作特性を決定する統合遅延時間
を生成し、その後、該統合遅延時間を用いて検証対象回
路の論理シミュレーションを行なう。このため、プロセ
ス変動条件と対応する変動遅延時間の算出と、検証対象
回路の論理シミュレーションとを独立して行なうことが
できると共に、少なくとも２つの変動遅延時間に基づき
生成された統合遅延時間のみを用いて論理シミュレーシ
ョンを行なうことができる。従って、複数のプロセス変
動条件に対して論理シミュレーション又は回路シミュレ
ーションを繰り返し行なう必要がないので、プロセス変
動を考慮したタイミング検証を効率的に行なうことがで
きる。
【００５４】（第２の実施形態）以下、本発明の第２の
実施形態に係るタイミング検証方法、具体的には、検証
対象回路の動作タイミングを検証するタイミング検証方
法について、図６を参照しながら説明する。
【００５５】図６は、第２の実施形態に係るタイミング
検証方法のフロー図である。
【００５６】まず、ステップＳ２１（変動条件指定工
程）において、第１の実施形態のステップＳ１１と同様
に、検証対象回路を製造するプロセスの変動条件を指定
する。具体的には、予め準備されているプロセス変動デ
ータＤ１のうち配線抵抗及び配線間容量を算出するとき
に用いるデータを指定する。
【００５７】尚、ステップＳ２１が第１の実施形態のス
テップＳ１１と異なっている点は、プロセス変動条件を
指定するときに、複数のプロセス変動要因のうちの任意
の１つにだけ、プロセス変動量の最大値（以下、最大プ
ロセス変動量と称する）又は最小値（以下、最小プロセ
ス変動量と称する）を指定すると共に、それ以外のプロ
セス変動要因にはプロセス変動量の平均値（以下、平均
プロセス変動量と称する）を指定することである。この
とき、最大プロセス変動量又は最小プロセス変動量が指
定されるプロセス変動要因として、複数のプロセス変動
要因のそれぞれが順次選択される。
【００５８】具体的には、第２の実施形態において、プ
ロセス変動要因として、例えば配線の膜厚及び幅並びに
層間膜の膜厚及び誘電率を用いる場合、第１のプロセス
変動条件の指定においては、配線の膜厚に対して最大プ
ロセス変動量又は最小プロセス変動量を指定する一方、
その他のプロセス変動要因に対して平均プロセス変動量
を指定する。また、第２のプロセス変動条件の指定にお
いては、配線の幅に対して最大プロセス変動量又は最小
プロセス変動量を指定する一方、その他のプロセス変動
要因に対して平均プロセス変動量を指定する。また、第
３のプロセス変動条件の指定においては、層間膜の膜厚
に対して最大プロセス変動量又は最小プロセス変動量を
指定する一方、その他のプロセス変動要因に対して平均
プロセス変動量を指定する。また、第４のプロセス変動
条件の指定においては、層間膜の誘電率に対して最大プ
ロセス変動量又は最小プロセス変動量を指定する一方、
その他のプロセス変動要因に対して平均プロセス変動量
を指定する。
【００５９】次に、ステップＳ２２（変動量設定工程）
において、第１の実施形態のステップＳ１２と同様に、
プロセス変動データＤ１から、ステップＳ２１で指定さ
れたプロセス変動条件と対応するプロセス変動量を読み
込んで設定する。
【００６０】次に、ステップＳ２３（配線ＲＣ算出工
程）において、第１の実施形態のステップＳ１３と同様
に、レイアウト図形データＤ２のうちの配線（セル間を
接続する配線）のレイアウト図形を読み込んだ後、ステ
ップＳ２２で設定されたプロセス変動量に基づき配線形
状等を変化させることにより、ステップＳ２１で指定さ
れたプロセス変動条件と対応する配線抵抗及び配線間容
量を算出すると共に、算出された配線抵抗及び配線間容
量をＲＣデータＤ３として蓄積する。
【００６１】尚、第２の実施形態においては、ステップ
Ｓ２３は検証対象回路の全ての配線に対して行なわれ
る。
【００６２】次に、ステップＳ２４（遅延時間計算工
程）において、第１の実施形態のステップＳ１４と同様
に、ＲＣデータＤ３に蓄積されている配線抵抗及び配線
間容量と、セルライブラリデータＤ４に蓄積されている
セルの駆動能力等とを用いて、配線遅延時間及びセル遅
延時間を算出することにより、該配線遅延時間及びセル
遅延時間からなる変動遅延時間を算出すると共に、該変
動遅延時間を変動遅延データＤ５として蓄積する。
【００６３】次に、ステップＳ２５（繰り返し工程）に
おいて、第１の実施形態のステップＳ１５と同様に、ス
テップＳ２１で指定された全てのプロセス変動条件に対
して、ステップＳ２２〜Ｓ２４の処理が行なわれたかど
うかを判定して、全てのプロセス変動条件が終了してい
る場合は、次のステップＳ２６に進み、全てのプロセス
変動条件が終了していない場合は、ステップＳ２２〜Ｓ
２４の処理を再度行なう。
【００６４】尚、ステップＳ２５が第１の実施形態のス
テップＳ１５と異なっている点は、全てのプロセス変動
条件に対してステップＳ２２〜Ｓ２４の処理が行なわれ
た後、次のステップＳ２６に進む前に、ステップＳ２２
で全てのプロセス変動要因に対して平均プロセス変動量
を設定することによってステップＳ２３で算出される配
線抵抗及び配線間容量を用いて、ステップＳ２４で配線
遅延時間及びセル遅延時間を算出することにより、該配
線遅延時間及びセル遅延時間からなる平均変動遅延時間
を算出すると共に、該平均変動遅延時間を平均変動遅延
データＤ７として蓄積しておくことである。但し、ステ
ップＳ２５を行なう前に、言い換えると、ステップＳ２
１で指定されたプロセス変動条件に対してステップＳ２
２〜Ｓ２４の処理を行なう前に、前述の平均変動遅延時
間の算出及び蓄積を行なってもよい。
【００６５】すなわち、第２の実施形態においては、ス
テップＳ２１で指定されたプロセス変動条件と対応する
変動遅延時間が変動遅延データＤ５として蓄積されると
共に、平均的なプロセス変動条件（以下、ＴＹＰ条件と
称する）と対応する平均変動遅延時間が平均変動遅延デ
ータＤ７として蓄積される。
【００６６】次に、ステップＳ２６（標準偏差算出工
程）において、平均変動遅延データＤ７として蓄積され
ている平均変動遅延時間を用いて、変動遅延データＤ５
として蓄積されている少なくとも２つの変動遅延時間の
標準偏差を算出する。
【００６７】具体的には、第２の実施形態において、プ
ロセス変動要因として、例えば配線の膜厚及び幅並びに
層間膜の膜厚及び誘電率を用いる場合、変動遅延時間の
標準偏差は次のように算出される。
【００６８】標準偏差σ＝（（第１の変動遅延時間Ｔ１
−平均変動遅延時間Ｔ０）2＋（第２の変動遅延時間Ｔ
２−平均変動遅延時間Ｔ０）2＋（第３の変動遅延時間
Ｔ３−平均変動遅延時間Ｔ０）2＋（第４の変動遅延時
間Ｔ４−平均変動遅延時間Ｔ０）2 ）0.5 但し、第１〜第４の変動遅延時間Ｔ１〜Ｔ４はそれぞれ
第１〜第４のプロセス変動条件（ステップＳ２１参照）
と対応する変動遅延時間である。
【００６９】次に、ステップＳ２７において、ステップ
Ｓ２６で算出された標準偏差と、平均変動遅延データＤ
７として蓄積されている平均変動遅延時間との和を、複
数のプロセス変動要因が同時に変動したときの統合遅延
時間として決定すると共に、該統合遅延時間を統合遅延
データＤ６として蓄積する。
【００７０】次に、ステップＳ２８（論理シミュレーシ
ョン工程）において、第１の実施形態のステップＳ１７
と同様に、検証対象回路が正常に動作するかどうかを検
証するために、統合遅延データＤ６として蓄積されてい
る統合遅延時間を用いて、検証対象回路の論理シミュレ
ーションを行なう。
【００７１】以上に説明したように、第２の実施形態に
よると、第１の実施形態の効果に加えて、次のような効
果が得られる。
【００７２】すなわち、ＴＹＰ条件と対応する平均変動
遅延時間を用いて少なくとも２つの変動遅延時間の標準
偏差を算出した後、該標準偏差と平均変動遅延時間との
和を統合遅延時間として決定し、その後、該統合遅延時
間を用いて検証対象回路の論理シミュレーションを行な
うので、複数のプロセス変動要因が同時に変動したとき
のタイミング検証を正確且つ効率的に行なうことができ
る。具体的には、全てのプロセス変動要因に対して最大
プロセス変動量又は最小プロセス変動量が設定されたと
きの変動遅延時間を論理シミュレーションに用いる場合
と比べて、小さいオーバーマージンでタイミング検証を
行なうことができると共に、モンテカルロシミュレーシ
ョンにより生成された乱数がプロセス変動量として設定
されたときの変動遅延時間を論理シミュレーションに用
いる場合と比べて、短い処理時間でタイミング検証を行
なうことができる。
【００７３】（第３の実施形態）以下、本発明の第３の
実施形態に係るタイミング検証方法、具体的には、検証
対象回路の動作タイミングを検証するタイミング検証方
法について、図７を参照しながら説明する。
【００７４】図７は、第３の実施形態に係るタイミング
検証方法のフロー図である。
【００７５】まず、ステップＳ３１（変動条件指定工
程）において、第１の実施形態のステップＳ１１と同様
に、検証対象回路を製造するプロセスの変動条件を指定
する。具体的には、予め準備されているプロセス変動デ
ータＤ１のうち配線抵抗及び配線間容量を算出するとき
に用いるデータを指定する。
【００７６】次に、ステップＳ３２（変動量設定工程）
において、第１の実施形態のステップＳ１２と同様に、
プロセス変動データＤ１から、ステップＳ３１で指定さ
れたプロセス変動条件と対応するプロセス変動量を読み
込んで設定する。
【００７７】次に、ステップＳ３３（配線ＲＣ算出工
程）において、第１の実施形態のステップＳ１３と同様
に、レイアウト図形データＤ２のうちの配線（セル間を
接続する配線）のレイアウト図形を読み込んだ後、ステ
ップＳ３２で設定されたプロセス変動量に基づき配線形
状等を変化させることにより、ステップＳ３１で指定さ
れたプロセス変動条件と対応する配線抵抗及び配線間容
量を算出すると共に、算出された配線抵抗及び配線間容
量をＲＣデータＤ３として蓄積する。
【００７８】尚、第３の実施形態においては、ステップ
Ｓ３３は検証対象回路の全ての配線に対して行なわれ
る。
【００７９】次に、ステップＳ３４（遅延時間計算工
程）において、第１の実施形態のステップＳ１４と同様
に、ＲＣデータＤ３に蓄積されている配線抵抗及び配線
間容量と、セルライブラリデータＤ４に蓄積されている
セルの駆動能力等とを用いて、配線遅延時間及びセル遅
延時間を算出することにより、該配線遅延時間及びセル
遅延時間からなる変動遅延時間を算出すると共に、該変
動遅延時間を変動遅延データＤ５として蓄積する。
【００８０】次に、ステップＳ３５（繰り返し工程）に
おいて、第１の実施形態のステップＳ１５と同様に、ス
テップＳ３１で指定された全てのプロセス変動条件に対
して、ステップＳ３２〜Ｓ３４の処理が行なわれたかど
うかを判定して、全てのプロセス変動条件が終了してい
る場合は、次のステップＳ３６に進み、全てのプロセス
変動条件が終了していない場合は、ステップＳ３２〜Ｓ
３４の処理を再度行なう。
【００８１】次に、ステップＳ３６（パス遅延解析工
程）において、変動遅延データＤ５として蓄積されてい
る少なくとも２つの変動遅延時間のそれぞれを用いて、
検証対象回路のセルのうちフリップフロップ同士の間の
パスに対して、少なくとも２つのパス遅延時間を算出す
る。
【００８２】次に、ステップＳ３７（最大・最小遅延出
力工程）において、ステップＳ３６で算出されたパス遅
延時間のうちの最大又は最小のものと対応する変動遅延
時間を、検証対象回路の動作特性を決定する統合遅延時
間として決定すると共に、該統合遅延時間を統合遅延デ
ータＤ６として蓄積する。
【００８３】次に、ステップＳ３８（論理シミュレーシ
ョン工程）において、第１の実施形態のステップＳ１７
と同様に、検証対象回路が正常に動作するかどうかを検
証するために、統合遅延データＤ６として蓄積されてい
る統合遅延時間を用いて、検証対象回路の論理シミュレ
ーションを行なう。
【００８４】以上に説明したように、第２の実施形態に
よると、第１の実施形態の効果に加えて、次のような効
果が得られる。
【００８５】すなわち、少なくとも２つの変動遅延時間
のそれぞれを用いて、フリップフロップ同士の間のパス
に対して、少なくとも２つのパス遅延時間を算出した
後、少なくとも２つのパス遅延時間のうちの最大又は最
小のものと対応する変動遅延時間を統合遅延時間として
決定し、その後、該統合遅延時間を用いて検証対象回路
の論理シミュレーションを行なうので、プロセス変動に
起因するパス遅延時間のばらつきを考慮したタイミング
検証を正確且つ効率的に行なうことができる。具体的に
は、最大プロセス変動量又は最小プロセス変動量と対応
するセル遅延時間及び配線遅延時間からなる変動遅延時
間を論理シミュレーションに用いる場合と比べて、小さ
いオーバーマージンでタイミング検証を行なうことがで
きる。
【００８６】（第４の実施形態）以下、本発明の第４の
実施形態に係るタイミング検証方法、具体的には、検証
対象回路の動作タイミングを検証するタイミング検証方
法について、図８を参照しながら説明する。
【００８７】図８は、第４の実施形態に係るタイミング
検証方法のフロー図である。
【００８８】まず、ステップＳ４１（配線長計算工程）
において、レイアウト図形データＤ２のうちの配線（セ
ル間を接続する配線）のレイアウト図形を読み込んだ
後、配線のレイアウト図形に基づき、配線の配線長を計
算する。
【００８９】次に、ステップＳ４２（変動量設定工程）
において、ステップＳ４１で算出された配線長が所定値
Ｌよりも長いかどうかを判定し、その結果に基づき、プ
ロセス変動データＤ１から、配線抵抗及び配線間容量を
算出するときに用いるプロセス変動量を読み込んで設定
する。
【００９０】具体的には、第４の実施形態においては、
配線長が所定値Ｌよりも長い場合には、配線間容量に比
べて配線抵抗に大きな変動が生じるように、例えば、配
線抵抗の変動が最大となるようにプロセス変動量の設定
を行なう一方、配線長が所定値Ｌよりも短い場合には、
配線抵抗に比べて配線間容量に大きな変動が生じるよう
に、例えば、配線間容量の変動が最大となるようにプロ
セス変動量の設定を行なう。
【００９１】以下、所定値Ｌについて説明する。
【００９２】一般的に、半導体集積回路の遅延時間（以
下、回路遅延時間と称する）Ｔは、 Ｔ＝Ｔ０＋ΔＴ×（Ｃｇ＋Ｃｗｉｒｅ）＋Ｒ×Ｃｗｉｒ
ｅ （但し、Ｔ０はセルの固有遅延時間、ΔＴはセルの単位
容量当たりの負荷依存遅延時間、Ｃｇは端子容量、Ｃｗ
ｉｒｅは配線間容量、Ｒは配線抵抗）で表され、このう
ちセル遅延時間はＴ０＋ΔＴ×（Ｃｇ＋Ｃｗｉｒｅ）の
部分であり、配線遅延時間はＲ×Ｃｗｉｒｅの部分であ
る。従って、配線長が相対的に短い場合、回路遅延時間
ＴはＣｗｉｒｅ（配線間容量）に依存する一方、配線長
が相対的に長い場合、回路遅延時間ＴはＲ（配線抵抗）
に依存する。
【００９３】そこで、第４の実施形態においては、ΔＴ
×Ｃｗｉｒｅ＝Ｒ×Ｃｗｉｒｅが成り立つときの配線長
を所定値Ｌとして用いる。
【００９４】具体的には、Ｃｗｉｒｅ＝Ｋ１×Ｌ、Ｒ＝
Ｋ２×Ｌ（但し、Ｋ１、Ｋ２は定数）とすると、ΔＴ×
Ｋ１×Ｌ＝Ｋ２×Ｌ×Ｋ１×Ｌとなって、Ｌ＝ΔＴ／Ｋ
２が成り立つ。このとき、ΔＴはセルの駆動能力に依存
しているが、該セルの駆動能力として、第４の実施形態
においては、論理合成時等に用いられる平均的なセルの
駆動能力を用いる。
【００９５】次に、ステップＳ４３Ａ（配線ＲＣ算出工
程（配線長が所定値Ｌよりも長い場合））において、レ
イアウト図形データＤ２のうちの配線のレイアウト図形
を読み込んだ後、ステップＳ４２で配線抵抗が最大とな
るように設定されたプロセス変動量に基づき配線形状等
を変化させることにより、抵抗ワースト条件で配線抵抗
及び配線間容量を算出する。
【００９６】また、ステップＳ４３Ｂ（配線ＲＣ算出工
程（配線長が所定値Ｌよりも短い場合））において、レ
イアウト図形データＤ２のうちの配線のレイアウト図形
を読み込んだ後、ステップＳ４２で配線間容量が最大と
なるように設定されたプロセス変動量に基づき配線形状
等を変化させることにより、容量ワースト条件で配線抵
抗及び配線間容量を算出する。
【００９７】次に、ステップＳ４４（ＲＣデータ書き出
し工程）において、ステップＳ４３Ａ又はステップＳ４
３Ｂで算出された配線抵抗及び配線間容量をＲＣデータ
Ｄ３として蓄積する。
【００９８】次に、ステップＳ４５（繰り返し工程）に
おいて、検証対象回路の全ての配線に対してステップＳ
４１〜Ｓ４４の処理が行なわれたかどうかを判定して、
全ての配線に対して終了している場合は、次のステップ
Ｓ４６に進み、全ての配線に対して終了していない場合
は、ステップＳ４１〜Ｓ４４の処理を再度行なう。
【００９９】次に、ステップＳ４６（遅延時間計算工
程）において、ＲＣデータＤ３に蓄積されている配線抵
抗及び配線間容量と、セルライブラリデータＤ４に蓄積
されているセルの駆動能力等とを用いて、配線遅延時間
及びセル遅延時間を算出することにより、該配線遅延時
間及びセル遅延時間からなる変動遅延時間を算出すると
共に、該変動遅延時間を変動遅延データＤ５として蓄積
する。
【０１００】次に、ステップＳ４７（論理シミュレーシ
ョン工程）において、検証対象回路が正常に動作するか
どうかを検証するために、変動遅延データＤ５として蓄
積されている変動遅延時間を用いて検証対象回路の論理
シミュレーションを行なう。
【０１０１】以上に説明したように、第４の実施形態に
よると、配線長に基づきプロセス変動量つまりプロセス
変動条件を設定した後、プロセス変動条件と対応する変
動遅延時間を算出し、その後、該変動遅延時間を用いて
検証対象回路の論理シミュレーションを行なう。このた
め、変動遅延時間の算出と、検証対象回路の論理シミュ
レーションとを独立して行なうことができると共に、配
線長に基づき設定されたプロセス変動条件と対応する変
動遅延時間のみを用いて論理シミュレーションを行なう
ことができる。従って、複数のプロセス変動条件に対し
て論理シミュレーション又は回路シミュレーションを繰
り返し行なう必要がないので、プロセス変動を考慮した
タイミング検証を効率的に行なうことができる。
【０１０２】また、第４の実施形態によると、配線長が
所定値Ｌよりも短い場合には、配線抵抗に比べて配線間
容量に大きな変動が生じるようにプロセス変動量を設定
する一方、配線長が所定値Ｌよりも長い場合には、配線
間容量に比べて配線抵抗に大きな変動が生じるようにプ
ロセス変動量を設定するので、プロセス変動を考慮した
タイミング検証を正確に行なうことができる。
【０１０３】（第５の実施形態）以下、本発明の第５の
実施形態に係るタイミング検証方法、具体的には、検証
対象回路の動作タイミングを検証するタイミング検証方
法について、図９を参照しながら説明する。
【０１０４】図９は、第５の実施形態に係るタイミング
検証方法のフロー図である。
【０１０５】まず、ステップＳ５１（配線長計算工程）
において、第４の実施形態のステップＳ４１と同様に、
レイアウト図形データＤ２のうちの配線（セル間を接続
する配線）のレイアウト図形を読み込んだ後、配線のレ
イアウト図形に基づき、配線の配線長を計算する。
【０１０６】次に、ステップＳ５２（セル駆動能力取得
工程）において、セルライブラリデータＤ４から、配線
を駆動する駆動セルの駆動能力を取得する。
【０１０７】次に、ステップＳ５３（遅延時間予測工
程）において、ステップＳ５１で算出された配線長と、
ステップＳ５２で取得された駆動セルの駆動能力とに基
づき、セル遅延時間の予測値である予測セル遅延時間
と、配線遅延時間の予測値である予測配線遅延時間とを
求める。このとき、論理合成時等に用いられる単位長さ
当たりの配線の平均的な容量を用いる。
【０１０８】ところで、第４の実施形態においては、配
線長に基づきプロセス変動量の設定を行なったが、第５
の実施形態においては、予測セル遅延時間及び予測配線
遅延時間の大小関係に基づきプロセス変動量の設定を行
なう。その理由は、予測セル遅延時間が予測配線遅延時
間よりも大きい場合、回路遅延時間Ｔ（第４の実施形態
参照）はＣｗｉｒｅ（配線間容量）に依存する一方、予
測配線遅延時間が予測セル遅延時間よりも大きい場合、
回路遅延時間ＴはＲ（配線抵抗）に依存するからであ
る。
【０１０９】すなわち、ステップＳ５４（変動量設定工
程）において、予測配線遅延時間と予測セル遅延時間と
の大小関係を判定し、その結果に基づき、プロセス変動
データＤ１から、配線抵抗及び配線間容量を算出すると
きに用いるプロセス変動量を読み込んで設定する。
【０１１０】具体的には、第５の実施形態においては、
予測配線遅延時間が予測セル遅延時間よりも大きい場合
には、配線間容量に比べて配線抵抗に大きな変動が生じ
るようにプロセス変動量の設定を行なう一方、予測セル
遅延時間が予測配線遅延時間よりも大きい場合には、配
線抵抗に比べて配線間容量に大きな変動が生じるように
プロセス変動量の設定を行なう。
【０１１１】次に、ステップＳ５５Ａ（配線ＲＣ算出工
程（予測配線遅延時間が予測セル遅延時間よりも大きい
場合））において、レイアウト図形データＤ２のうちの
配線のレイアウト図形を読み込んだ後、ステップＳ５４
で配線間容量に比べて配線抵抗に大きな変動が生じるよ
うに設定されたプロセス変動量に基づき配線形状等を変
化させることにより、抵抗ワースト条件で配線抵抗及び
配線間容量を算出する。
【０１１２】また、ステップＳ５５Ｂ（配線ＲＣ算出工
程（予測セル遅延時間が予測配線遅延時間よりも大きい
場合））において、レイアウト図形データＤ２のうちの
配線のレイアウト図形を読み込んだ後、ステップＳ５４
で配線抵抗に比べて配線間容量に大きな変動が生じるよ
うに設定されたプロセス変動量に基づき配線形状等を変
化させることにより、容量ワースト条件で配線抵抗及び
配線間容量を算出する。
【０１１３】次に、ステップＳ５６（ＲＣデータ書き出
し工程）において、ステップＳ５５Ａ又はステップＳ５
５Ｂで算出された配線抵抗及び配線間容量をＲＣデータ
Ｄ３として蓄積する。
【０１１４】次に、ステップＳ５７（繰り返し工程）に
おいて、検証対象回路の全ての配線に対してステップＳ
５１〜Ｓ５６の処理が行なわれたかどうかを判定して、
全ての配線に対して終了している場合は、次のステップ
Ｓ５８に進み、全ての配線に対して終了していない場合
は、ステップＳ５１〜Ｓ５６の処理を再度行なう。
【０１１５】次に、ステップＳ５８（遅延時間計算工
程）において、ＲＣデータＤ３に蓄積されている配線抵
抗及び配線間容量と、セルライブラリデータＤ４に蓄積
されているセルの駆動能力等とを用いて、配線遅延時間
及びセル遅延時間を算出することにより、該配線遅延時
間及びセル遅延時間からなる変動遅延時間を算出すると
共に、該変動遅延時間を変動遅延データＤ５として蓄積
する。
【０１１６】次に、ステップＳ５９（論理シミュレーシ
ョン工程）において、検証対象回路が正常に動作するか
どうかを検証するために、変動遅延データＤ５として蓄
積されている変動遅延時間を用いて検証対象回路の論理
シミュレーションを行なう。
【０１１７】以上に説明したように、第５の実施形態に
よると、配線長及びセルの駆動能力を用いて予測された
予測配線遅延時間及び予測セル遅延時間に基づき、プロ
セス変動量つまりプロセス変動条件を設定した後、プロ
セス変動条件と対応する変動遅延時間を算出し、その
後、該変動遅延時間を用いて検証対象回路の論理シミュ
レーションを行なう。このため、変動遅延時間の算出
と、検証対象回路の論理シミュレーションとを独立して
行なうことができると共に、予測配線遅延時間及び予測
セル遅延時間に基づき設定されたプロセス変動条件と対
応する変動遅延時間のみを用いて論理シミュレーション
を行なうことができる。従って、複数のプロセス変動条
件に対して論理シミュレーション又は回路シミュレーシ
ョンを繰り返し行なう必要がないので、プロセス変動を
考慮したタイミング検証を効率的に行なうことができ
る。
【０１１８】また、第５の実施形態によると、予測セル
遅延時間が予測配線遅延時間よりも大きい場合には、配
線抵抗に比べて配線間容量に大きな変動が生じるように
プロセス変動量を設定する一方、予測配線遅延時間が予
測セル遅延時間よりも大きい場合には、配線間容量に比
べて配線抵抗に大きな変動が生じるようにプロセス変動
量を設定するので、プロセス変動を考慮したタイミング
検証を正確に行なうことができる。
【０１１９】（第６の実施形態）以下、本発明の第６の
実施形態に係るタイミング検証方法、具体的には、検証
対象回路の動作タイミングを検証するタイミング検証方
法について、図１０を参照しながら説明する。
【０１２０】図１０は、第６の実施形態に係るタイミン
グ検証方法のフロー図である。
【０１２１】まず、ステップＳ６１（配線ＲＣ算出工
程）において、レイアウト図形データＤ２のうちの配線
（セル間を接続する配線）のレイアウト図形を読み込ん
だ後、プロセス変動データＤ１のうちのＴＹＰ条件（第
２の実施形態参照）と対応するデータつまり平均プロセ
ス変動量に基づき配線形状等を変化させることにより、
ＴＹＰ条件と対応する配線抵抗及び配線間容量を算出す
る。
【０１２２】尚、第６の実施形態においては、ステップ
Ｓ６１は検証対象回路の全ての配線に対して行なわれ
る。
【０１２３】次に、ステップＳ６２（配線長計算工程）
において、第４の実施形態のステップＳ４１と同様に、
レイアウト図形データＤ２のうちの配線のレイアウト図
形を読み込んだ後、配線のレイアウト図形に基づき、配
線の配線長を計算する。
【０１２４】次に、ステップＳ６３及びステップＳ６４
Ａ又はステップＳ６４Ｂ（配線ＲＣ調整工程）におい
て、ステップＳ６２で算出された配線長が所定値Ｌ（第
４の実施形態参照）よりも長いかどうかを判定し（ステ
ップＳ６３）、配線長が所定値Ｌよりも長い場合には、
ステップＳ６１で算出されたＴＹＰ条件と対応する配線
抵抗に、該配線抵抗が増大するように所定の抵抗ワース
ト係数を乗じる（ステップＳ６４Ａ）一方、配線長が所
定値Ｌよりも短い場合には、ステップＳ６１で算出され
たＴＹＰ条件と対応する配線間容量に、該配線間容量が
増大するように所定の容量ワースト係数を乗じる（ステ
ップＳ６４Ｂ）。
【０１２５】次に、ステップＳ６５（ＲＣデータ書き出
し工程）において、ステップＳ６４Ａ又はステップＳ６
４Ｂで調整された配線抵抗及び配線間容量をＲＣデータ
Ｄ３として蓄積する。
【０１２６】次に、ステップＳ６６（繰り返し工程）に
おいて、検証対象回路の全ての配線に対してステップＳ
６２〜Ｓ６５の処理が行なわれたかどうかを判定して、
全ての配線に対して終了している場合は、次のステップ
Ｓ６７に進み、全ての配線に対して終了していない場合
は、ステップＳ６２〜Ｓ６５の処理を再度行なう。
【０１２７】次に、ステップＳ６７（遅延時間計算工
程）において、ＲＣデータＤ３に蓄積されている配線抵
抗及び配線間容量と、セルライブラリデータＤ４に蓄積
されているセルの駆動能力等とを用いて、配線遅延時間
及びセル遅延時間を算出することにより、該配線遅延時
間及びセル遅延時間からなる変動遅延時間を算出すると
共に、該変動遅延時間を変動遅延データＤ５として蓄積
する。
【０１２８】次に、ステップＳ６８（論理シミュレーシ
ョン工程）において、検証対象回路が正常に動作するか
どうかを検証するために、変動遅延データＤ５として蓄
積されている変動遅延時間を用いて検証対象回路の論理
シミュレーションを行なう。
【０１２９】以上に説明したように、第６の実施形態に
よると、ＴＹＰ条件と対応する配線抵抗及び配線間容量
を算出した後、該配線抵抗及び配線間容量を配線長に基
づき調整することにより変動遅延時間を算出し、その
後、該変動遅延時間を用いて検証対象回路の論理シミュ
レーションを行なう。このため、変動遅延時間の算出
と、検証対象回路の論理シミュレーションとを独立して
行なうことができると共に、ＴＹＰ条件と対応する配線
抵抗及び配線間容量を配線長に基づき調整することによ
り算出された変動遅延時間のみを用いて論理シミュレー
ションを行なうことができる。従って、複数のプロセス
変動条件に対して論理シミュレーション又は回路シミュ
レーションを繰り返し行なう必要がないので、プロセス
変動を考慮したタイミング検証を効率的に行なうことが
できる。
【０１３０】また、第６の実施形態によると、配線長が
所定値Ｌよりも短い場合には、ＴＹＰ条件と対応する配
線間容量を増大させる一方、配線長が所定値Ｌよりも長
い場合には、ＴＹＰ条件と対応する配線抵抗を増大させ
るので、プロセス変動を考慮したタイミング検証を正確
に行なうことができる。
【０１３１】また、第６の実施形態によると、ＴＹＰ条
件と対応する配線抵抗及び配線間容量に、配線長に基づ
き所定の係数を乗じることにより、プロセス変動を考慮
した配線抵抗及び配線間容量を求めているため、配線毎
に配線長に基づきプロセス変動量を設定して配線抵抗及
び配線間容量を求める必要がないので、プロセス変動を
考慮したタイミング検証をさらに効率的に行なうことが
できる。
【０１３２】
【発明の効果】本発明によると、プロセス変動を考慮し
た遅延時間の算出と、半導体集積回路の論理シミュレー
ションとを独立して行なうことができると共に、半導体
集積回路の動作特性を決定する遅延時間のみを用いて論
理シミュレーションを行なうことができるため、複数の
プロセス変動条件に対して論理シミュレーション又は回
路シミュレーションを繰り返し行なう必要がないので、
プロセス変動を考慮したタイミング検証を効率的に行な
うことができる。
【図面の簡単な説明】
【図１】検証対象回路におけるセル及び配線のレイアウ
ト図形の一例を示す図である。
【図２】検証対象回路における配線間に発生する容量を
示す模式図である。
【図３】検証対象回路の回路図に、レイアウト図形に基
づき算出された配線抵抗及び配線間容量を付加した様子
を示す図である。
【図４】検証対象回路における遅延時間の定義を示す模
式図である。
【図５】本発明の第１の実施形態に係るタイミング検証
方法のフロー図である。
【図６】本発明の第２の実施形態に係るタイミング検証
方法のフロー図である。
【図７】本発明の第３の実施形態に係るタイミング検証
方法のフロー図である。
【図８】本発明の第４の実施形態に係るタイミング検証
方法のフロー図である。
【図９】本発明の第５の実施形態に係るタイミング検証
方法のフロー図である。
【図１０】本発明の第６の実施形態に係るタイミング検
証方法のフロー図である。
【符号の説明】
１０ セル １０ａ 駆動セル １０ｂ 被駆動セル １０ｃ 被駆動セル １１ 素子 １１ａ 第１の素子 １１ｂ 第２の素子 １１ｃ 第３の素子 １２ 配線 １２ａ 第１層配線 １２ｂ 第２層配線 １２ｃ 第３層配線 Ｃab1、Ｃab2、Ｃab3、Ｃbb1、Ｃbb2、Ｃbc1、Ｃbc2、
Ｃbc3 容量 Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５ 抵抗 Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６ 容量
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA01 AB20 AC08 AD06 AE06 AE07 AE08 AE10 AE12 AG07 AG10 AH07 5B046 AA08 BA04 JA05 KA06 5F064 AA02 BB19 DD01 EE08 EE23 EE42 EE43 EE47 GG10 HH09 HH10 HH12 9A001 BB05 HH32 JJ48

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 論理機能を有する複数のセルが配置され
    ると共に前記複数のセルの端子同士が配線により接続さ
    れることによって形成される半導体集積回路の動作タイ
    ミングを検証するタイミング検証方法であって、 前記半導体集積回路を製造するプロセスによって決まり
    且つ前記配線の抵抗及び前記配線間の容量のうちの少な
    くとも１つを変動させるプロセス変動要因に、その変動
    量であるプロセス変動量を設定する工程、 前記プロセス変動量と前記配線のレイアウト図形とに基
    づき、前記配線の抵抗及び前記配線間の容量を算出する
    工程、及び、 算出された前記配線の抵抗及び前記配線間の容量を用い
    て、前記配線の第１の遅延時間と、前記複数のセルのう
    ち前記配線を駆動する駆動セルの第２の遅延時間とを算
    出する工程を前記プロセス変動量を変えて少なくとも２
    回行なうことにより、前記第１の遅延時間及び第２の遅
    延時間からなる少なくとも２つの変動遅延時間を算出す
    る第１の遅延時間算出工程と、 前記少なくとも２つの変動遅延時間に基づき、前記半導
    体集積回路の動作特性を決定する統合遅延時間を生成す
    る遅延データ統合工程と、 前記統合遅延時間を用いて、前記半導体集積回路の論理
    シミュレーションを行なう論理シミュレーション工程と
    を備えていることを特徴とするタイミング検証方法。
  2. 【請求項２】 前記遅延データ統合工程は、前記少なく
    とも２つの変動遅延時間のうちの最大又は最小のものを
    前記統合遅延時間として決定する工程を含むことを特徴
    とする請求項１に記載のタイミング検証方法。
  3. 【請求項３】 前記遅延データ統合工程よりも前に、前
    記プロセス変動要因の変動量の平均値である平均プロセ
    ス変動量と前記配線のレイアウト図形とに基づき算出さ
    れた前記配線の抵抗及び前記配線間の容量を用いて、前
    記配線の第３の遅延時間と前記駆動セルの第４の遅延時
    間とを算出することにより、前記第３の遅延時間及び第
    ４の遅延時間からなる平均変動遅延時間を算出する第２
    の遅延時間算出工程を備え、 前記遅延データ統合工程は、前記平均変動遅延時間を用
    いて、前記少なくとも２つの変動遅延時間の標準偏差を
    算出する工程と、前記標準偏差と前記平均変動遅延時間
    との和を前記統合遅延時間として決定する工程とを含む
    ことを特徴とする請求項１に記載のタイミング検証方
    法。
  4. 【請求項４】 前記遅延データ統合工程は、前記少なく
    とも２つの変動遅延時間のそれぞれを用いて、前記複数
    のセルのうちフリップフロップ同士の間のパスに対し
    て、少なくとも２つのパス遅延時間を算出する工程と、
    前記少なくとも２つのパス遅延時間のうちの最大又は最
    小のものと対応する前記変動遅延時間を前記統合遅延時
    間として決定する工程とを含むことを特徴とする請求項
    １に記載のタイミング検証方法。
  5. 【請求項５】 論理機能を有する複数のセルが配置され
    ると共に前記複数のセルの端子同士が配線により接続さ
    れることによって形成される半導体集積回路の動作タイ
    ミングを検証するタイミング検証方法であって、 前記配線のレイアウト図形に基づき、前記配線の配線長
    を計算する配線長計算工程と、 前記配線長に基づき、前記半導体集積回路を製造するプ
    ロセスによって決まり且つ前記配線の抵抗及び前記配線
    間の容量のうちの少なくとも１つを変動させるプロセス
    変動要因に、その変動量であるプロセス変動量を設定す
    る変動量設定工程と、 前記プロセス変動量と前記配線のレイアウト図形とに基
    づき、前記配線の抵抗及び前記配線間の容量を算出する
    配線ＲＣ算出工程と、 算出された前記配線の抵抗及び前記配線間の容量を用い
    て、前記配線の第１の遅延時間と、前記複数のセルのう
    ち前記配線を駆動する駆動セルの第２の遅延時間とを算
    出することにより、前記第１の遅延時間及び第２の遅延
    時間からなる変動遅延時間を算出する遅延時間算出工程
    と、 前記変動遅延時間を用いて、前記半導体集積回路の論理
    シミュレーションを行なう論理シミュレーション工程と
    を備えていることを特徴とするタイミング検証方法。
  6. 【請求項６】 前記変動量設定工程は、前記配線長が所
    定値よりも短い場合には、前記配線の抵抗に比べて前記
    配線間の容量に大きな変動が生じるように前記プロセス
    変動量を設定する一方、前記配線長が所定値よりも長い
    場合には、前記配線間の容量に比べて前記配線の抵抗に
    大きな変動が生じるように前記プロセス変動量を設定す
    る工程を含むことを特徴とする請求項５に記載のタイミ
    ング検証方法。
  7. 【請求項７】 論理機能を有する複数のセルが配置され
    ると共に前記複数のセルの端子同士が配線により接続さ
    れることによって形成される半導体集積回路の動作タイ
    ミングを検証するタイミング検証方法であって、 前記配線のレイアウト図形に基づき、前記配線の配線長
    を計算する配線長計算工程と、 前記複数のセルのライブラリデータから、前記複数のセ
    ルのうち前記配線を駆動する駆動セルの駆動能力を取得
    する駆動能力取得工程と、 前記配線長と前記駆動能力とに基づき、前記配線の遅延
    時間の予測値である予測配線遅延時間と、前記駆動セル
    の遅延時間の予測値である予測セル遅延時間とを求める
    遅延時間予測工程と、 前記予測配線遅延時間及び予測セル遅延時間に基づき、
    前記半導体集積回路を製造するプロセスによって決まり
    且つ前記配線の抵抗及び配線間の容量のうちの少なくと
    も１つを変動させるプロセス変動要因に、その変動量で
    あるプロセス変動量を設定する変動量設定工程と、 前記プロセス変動量と前記配線のレイアウト図形とに基
    づき、前記配線の抵抗及び前記配線間の容量を算出する
    配線ＲＣ算出工程と、 算出された前記配線の抵抗及び前記配線間の容量を用い
    て、前記配線の第１の遅延時間と前記駆動セルの第２の
    遅延時間とを算出することにより、前記第１の遅延時間
    及び第２の遅延時間からなる変動遅延時間を算出する遅
    延時間算出工程と、 前記変動遅延時間を用いて、前記半導体集積回路の論理
    シミュレーションを行なう論理シミュレーション工程と
    を備えていることを特徴とするタイミング検証方法。
  8. 【請求項８】 前記変動量設定工程は、前記予測セル遅
    延時間が前記予測配線遅延時間よりも大きい場合には、
    前記配線の抵抗に比べて前記配線間の容量に大きな変動
    が生じるように前記プロセス変動量を設定する一方、前
    記予測配線遅延時間が前記予測セル遅延時間よりも大き
    い場合には、前記配線間の容量に比べて前記配線の抵抗
    に大きな変動が生じるように前記プロセス変動量を設定
    する工程を含むことを特徴とする請求項７に記載のタイ
    ミング検証方法。
  9. 【請求項９】 論理機能を有する複数のセルが配置され
    ると共に前記複数のセルの端子同士が配線により接続さ
    れることによって形成される半導体集積回路の動作タイ
    ミングを検証するタイミング検証方法であって、 前記半導体集積回路を製造するプロセスによって決まり
    且つ前記配線の抵抗及び配線間の容量のうちの少なくと
    も１つを変動させるプロセス変動要因の変動量の平均値
    である平均プロセス変動量と、前記配線のレイアウト図
    形とに基づき、前記配線の抵抗及び前記配線間の容量を
    算出する配線ＲＣ算出工程と、 前記配線のレイアウト図形に基づき、前記配線の配線長
    を計算する配線長計算工程と、 前記配線長が所定値よりも短い場合には、前記配線ＲＣ
    算出工程において算出された前記配線間の容量を増大さ
    せる一方、前記配線長が所定値よりも長い場合には、前
    記配線ＲＣ算出工程において算出された前記配線の抵抗
    を増大させる配線ＲＣ調整工程と、 前記配線ＲＣ調整工程において調整された前記配線の抵
    抗及び前記配線間の容量を用いて、前記配線の第１の遅
    延時間と、前記複数のセルのうち前記配線を駆動する駆
    動セルの第２の遅延時間とを算出することにより、前記
    第１の遅延時間及び第２の遅延時間からなる変動遅延時
    間を算出する遅延時間算出工程と、 前記変動遅延時間を用いて、前記半導体集積回路の論理
    シミュレーションを行なう論理シミュレーション工程と
    を備えていることを特徴とするタイミング検証方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003060776A1 (fr) * 2002-01-11 2003-07-24 Fujitsu Limited Procede et systeme de calcul du temps de retard d'un circuit integre a semi-conducteurs
US6986115B2 (en) 2002-09-20 2006-01-10 Renesas Technology Corp. Delay time calculation apparatus and integrated circuit design apparatus
US7219320B2 (en) * 2003-10-14 2007-05-15 Fujitsu Limited Semiconductor integrated circuit timing analysis apparatus timing analysis method and timing analysis program
US7222319B2 (en) 2004-06-10 2007-05-22 Matsushita Electric Industrial Co., Ltd. Timing analysis method and apparatus
KR100848426B1 (ko) * 2003-11-06 2008-07-28 클리어 쉐이프 테크날러지즈, 인크. Ｉｃ 회로의 일체형 설계-제작 방법
US7984406B2 (en) 2007-01-19 2011-07-19 Fujitsu Semiconductor Limited Timing verification method and apparatus
KR20180121219A (ko) * 2017-04-28 2018-11-07 삼성전자주식회사 Beol의 공정 변이를 고려하여 집적 회로를 설계하기 위한 컴퓨터 구현 방법 및 컴퓨팅 시스템
KR20180136801A (ko) * 2017-06-15 2018-12-26 삼성전자주식회사 와이어의 공정 변이를 고려한 집적 회로를 설계하기 위한 컴퓨터 구현 방법 및 컴퓨팅 시스템
US11861281B2 (en) 2017-04-28 2024-01-02 Samsung Electronics Co., Ltd. Computer-implemented method and computing system for designing integrated circuit by considering timing delay

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002110801A (ja) * 2000-09-27 2002-04-12 Matsushita Electric Ind Co Ltd 配線抵抗補正方法
US6880142B2 (en) * 2002-10-16 2005-04-12 Lsi Logic Corporation Method of delay calculation for variation in interconnect metal process
JP2004252831A (ja) * 2003-02-21 2004-09-09 Matsushita Electric Ind Co Ltd Ｌｓｉの統計的遅延シミュレーション装置及びそのシミュレーション方法
JP4282437B2 (ja) * 2003-09-02 2009-06-24 Ｎｅｃエレクトロニクス株式会社 集積回路の遅延時間計算方法及びタイミング解析システム、遅延時間計算プログラム
US7879538B2 (en) * 2003-09-24 2011-02-01 Cadence Design Systems, Inc. Frequency division multiplexing (FDM) lithography
US7360191B2 (en) * 2003-11-06 2008-04-15 Clear Shape Technologies, Inc. Delta information design closure integrated circuit fabrication
US7216313B2 (en) * 2004-07-30 2007-05-08 International Business Machines Corporation Incorporation of uncertainty information in modeling a characteristic of a device
US20060242618A1 (en) * 2005-02-14 2006-10-26 Yao-Ting Wang Lithographic simulations using graphical processing units
US7385988B2 (en) * 2005-02-28 2008-06-10 Cisco Technology, Inc. Method and apparatus for limiting VPNv4 prefixes per VPN in an inter-autonomous system environment
US7325210B2 (en) * 2005-03-10 2008-01-29 International Business Machines Corporation Hybrid linear wire model approach to tuning transistor widths of circuits with RC interconnect
CN101506810B (zh) * 2005-10-24 2013-06-05 卡德思设计规划公司 集成电路的时序、噪声和功率分析
US7739095B2 (en) * 2007-03-13 2010-06-15 Synopsys, Inc. Method for determining best and worst cases for interconnects in timing analysis
US7669161B2 (en) * 2007-06-22 2010-02-23 Synopsys, Inc. Minimizing effects of interconnect variations in integrated circuit designs
JP5060991B2 (ja) * 2008-02-22 2012-10-31 株式会社日立製作所 集積回路の設計支援装置、集積回路の設計支援方法、集積回路の設計支援プログラム、及びこのプログラムが記録された記録媒体
US8225257B2 (en) * 2008-10-14 2012-07-17 Lsi Corporation Reducing path delay sensitivity to temperature variation in timing-critical paths
US9268885B1 (en) * 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US10176284B2 (en) * 2016-09-30 2019-01-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor circuit design and manufacture method
CN112784520B (zh) * 2020-12-31 2024-10-11 成都海光微电子技术有限公司 集成电路时延检测方法、装置、存储介质及电子设备

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2784104B2 (ja) 1991-08-06 1998-08-06 三菱電機株式会社 タイミングシミュレーションシステム
JPH06337904A (ja) 1993-05-31 1994-12-06 Mitsubishi Electric Corp レイアウト検証装置
US5754826A (en) 1995-08-04 1998-05-19 Synopsys, Inc. CAD and simulation system for targeting IC designs to multiple fabrication processes
JPH10240796A (ja) 1996-08-09 1998-09-11 Ricoh Co Ltd 回路シミュレーション方法、回路シミュレーションプログラムを記録した記録媒体、および回路シミュレーション装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003060776A1 (fr) * 2002-01-11 2003-07-24 Fujitsu Limited Procede et systeme de calcul du temps de retard d'un circuit integre a semi-conducteurs
US6986115B2 (en) 2002-09-20 2006-01-10 Renesas Technology Corp. Delay time calculation apparatus and integrated circuit design apparatus
US7219320B2 (en) * 2003-10-14 2007-05-15 Fujitsu Limited Semiconductor integrated circuit timing analysis apparatus timing analysis method and timing analysis program
KR100848426B1 (ko) * 2003-11-06 2008-07-28 클리어 쉐이프 테크날러지즈, 인크. Ｉｃ 회로의 일체형 설계-제작 방법
US7222319B2 (en) 2004-06-10 2007-05-22 Matsushita Electric Industrial Co., Ltd. Timing analysis method and apparatus
US7984406B2 (en) 2007-01-19 2011-07-19 Fujitsu Semiconductor Limited Timing verification method and apparatus
KR20180121219A (ko) * 2017-04-28 2018-11-07 삼성전자주식회사 Beol의 공정 변이를 고려하여 집적 회로를 설계하기 위한 컴퓨터 구현 방법 및 컴퓨팅 시스템
KR102402673B1 (ko) * 2017-04-28 2022-05-26 삼성전자주식회사 Beol의 공정 변이를 고려하여 집적 회로를 설계하기 위한 컴퓨터 구현 방법 및 컴퓨팅 시스템
US11475195B2 (en) 2017-04-28 2022-10-18 Samsung Electronics Co., Ltd. Computer-implemented method and computing system for designing integrated circuit by considering timing delay
US11861281B2 (en) 2017-04-28 2024-01-02 Samsung Electronics Co., Ltd. Computer-implemented method and computing system for designing integrated circuit by considering timing delay
KR20180136801A (ko) * 2017-06-15 2018-12-26 삼성전자주식회사 와이어의 공정 변이를 고려한 집적 회로를 설계하기 위한 컴퓨터 구현 방법 및 컴퓨팅 시스템
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