JP2002280454A - 半導体装置の設計方法 - Google Patents

半導体装置の設計方法

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JP2002280454A JP2001080683A JP2001080683A JP2002280454A JP 2002280454 A JP2002280454 A JP 2002280454A JP 2001080683 A JP2001080683 A JP 2001080683A JP 2001080683 A JP2001080683 A JP 2001080683A JP 2002280454 A JP2002280454 A JP 2002280454A
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Abstract

(57)【要約】 【課題】 ディレイ計算やクロストークノイズ計算の精
度を向上し、クロストークによるディレイ変動の高精度
化とクロストークによる誤動作チェックの高精度化を実
現することができる半導体装置の設計方法を提供する。 【解決手段】 マイクロプロセッサ、ASIC、高速・
高性能LSIなどの設計方法に適用され、ステップS1
01〜S110に従い、配置・配線後の実負荷を考慮
し、総容量を使用してディレイ計算を行い、目標サイク
ル内転送が可能となるまで配置・配線、配線修正を繰り
返し、続いて実負荷およびクロストークを考慮し、総容
量を使用してディレイ計算を行い、目標サイクル内転送
が可能となるまで配線修正を繰り返し、さらに実負荷を
考慮し、総容量およびカップリング容量を使用してクロ
ストークノイズ量を計算し、誤動作が起こらなくなるま
で配線修正を繰り返し、この配置・配線後のデータをマ
スクデータとして使用する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置の設計
技術に関し、特にLSI内の信号伝播遅延(ディレイ)
の計算において、このディレイ計算やクロストークノイ
ズ計算の精度を向上し、クロストークによるディレイ変
動の高精度化とクロストークによる誤動作チェックの高
精度化を可能とする半導体装置の設計方法に適用して有
効な技術に関する。
【0002】
【従来の技術】本発明者が検討したところによれば、半
導体装置の設計において、LSI内のディレイを計算す
るには配線の負荷容量を求める必要があり、この配線容
量の計算方法などに関する技術としては、たとえば特開
平8−110915号公報、特開平6−120343号
公報、特開平11−97539号公報、特開平11−2
59544号公報、特開平5−342305号公報に記
載される技術などが挙げられる。
【0003】(1)特開平8−110915号公報に
は、パラレル率、クロス率を全ネットについて算出し、
頻度の高いパラレル率、クロス率を基に代表容量値を算
する技術が開示されている。
【0004】(2)特開平6−120343号公報に
は、多数の想定されるパターンについて事前に容量計算
を行ってライブラリ化しておき、配線後にパターンマッ
チングを行って配線容量を求める技術が開示されてい
る。
【0005】(3)特開平11−97539号公報に
は、各配線の同層または異層の平行または交差する配線
からクロストーク量(容量)を算出する技術が開示され
ている。
【0006】(4)特開平11−259544号公報に
は、隣接する配線との距離および交差する配線間隔によ
って分類される複数の周囲の状況に応じて容量係数を算
出する技術が開示されている。
【0007】(5)特開平5−342305号公報に
は、平行/重なり部分から配線間容量を算出し、クロス
トークを検証する技術が開示されている。
【0008】
【発明が解決しようとする課題】ところで、前記のよう
な配線容量の計算方法などに関する技術について、本発
明者が検討した結果、以下のようなことが明らかとなっ
た。
【0009】(1)特開平8−110915号公報の技
術は、頻度の高いパラレル率、クロス率で代表値を求め
る技術であり、ネット、セグメント毎にパラレル率、ク
ロス率に応じた容量値を算出する技術ではない。また、
対グランド容量に加えて、隣接配線間のカップリング容
量がクロス率により変化することまでは考慮されていな
い。
【0010】(2)特開平6−120343号公報の技
術は、パターンマッチングを行って配線容量を求める技
術であり、クロス率、パラレル率により周囲の配線をパ
ラメータ化して扱う技術ではなく、よってライブラリの
規模を小さくすることが難しい。また、実配線にライブ
ラリと同一のパターンがないと計算できず、予測がし易
くなるように関数化することには考慮されていない。
【0011】(3)特開平11−97539号公報の技
術は、クロストーク量を求めるために使用する容量は平
行平板容量を基本としており、周囲の配線の疎密を考慮
した技術ではない。
【0012】(4)特開平11−259544号公報の
技術は、前記(2)特開平6−120343号公報の技
術と同様に、パターンマッチングを行って配線容量を求
める技術であり、クロス率、パラレル率により周囲の配
線をパラメータ化して扱う技術ではなく、よってライブ
ラリの規模を小さくすることが難しい。また、実配線に
ライブラリと同一のパターンがないと計算できず、予測
がし易くなるように関数化することには考慮されていな
い。
【0013】(5)特開平5−342305号公報の技
術は、前記(3)特開平11−97539号公報の技術
と同様に、クロストーク量を求めるために使用する容量
は平行平板容量を基本としており、周囲の配線の疎密を
考慮した技術ではない。
【0014】さらに、前記のようなディレイ計算などに
用いる配線容量の計算は、一般に着目している配線以外
を全てグランドと見なして総容量を計算しているが、ク
ロストークの影響を考慮する場合には、着目配線とノイ
ズ源となる並行配線との間のカップリング容量、および
それ以外の配線間をグランドと見なした対グランド容量
が必要となる。従来は、カップリング容量を求めていな
い、あるいは求めていても周囲の配線の疎密を考慮せず
に一定の値を仮定しており、クロストークによるディレ
イ変動や誤動作チェックの精度が確保されない。また、
カップリング容量を求めている場合でも、並行配線によ
る対グランド容量の増分を求めていないため、並行配線
を取り除いた場合の総容量を求めるには並行配線を除い
たネットリストを作成してから再度計算しなくてはなら
ない。
【0015】このような周囲の配線の疎密を考慮した総
容量の計算、カップリング容量の計算は、チップの高集
積化に伴い配線の微細化が進んでいる近年において、特
に重要となっている。すなわち、配線の厚さ方向は配線
抵抗の増分を抑制するために平面方向ほどシュリンクし
ない。その結果、配線の断面のアスペクト比(縦/横)
は1ないしそれ以上となってきている。従来のように平
たい形状の配線では、平行平板容量の占める割合が大き
いため、配線層や配線間隔に応じたクロス容量単価、パ
ラレル容量単価を事前に求めておき、配線の重なり面
積、並行距離を乗じて、それぞれの容量を求める方法で
精度が保てる。しかし、アスペクト比が大きくなってき
ているために、パラレル容量単価は周囲のクロス配線の
疎密によって変化するといったように、隣接配線とクロ
ス配線が相互の容量値に影響を与えるようになってきて
いる。
【0016】たとえば、前述した技術(たとえば特開平
6−120343号公報)のように、周囲の配線パター
ンをライブラリ化しておき、自動配置・配線後のレイア
ウトパターンに最も近いパターンを参照し、その容量を
探索するという方法があるが、ライブラリ化しておくパ
ターン数を多くしないと精度が出せない。また、登録パ
ターン数を多くすると、ライブラリ作成時間が数ヶ月と
いった非現実的な時間を要してしまうことになる。
【0017】そこで、本発明者は、このようなパターン
マッチングを行う代わりに、着目配線(セグメント)に
対するパラレル率、クロス率というレイアウトから一意
に求められるパラメータを使用して容量値を登録してお
くことで、配線負荷によるディレイ計算値の高精度化、
クロストークによるディレイ変動の高精度化とクロスト
ークによる誤動作チェックの高精度化に有効となること
を見出した。
【0018】そこで、本発明の目的は、ディレイ計算や
クロストークノイズ計算の精度を向上し、クロストーク
によるディレイ変動の高精度化とクロストークによる誤
動作チェックの高精度化を実現することができる半導体
装置の設計方法を提供するものである。
【0019】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0020】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【0021】本発明は、前記目的を達成するために、デ
ィレイ計算に使用する対グランド容量、カップリング容
量を、周囲の配線の疎密をもとに高精度化して求める方
法を採用するものである。また、対グランド容量を、着
目配線が存在することによって生じる基本容量、クロス
配線によって生じるクロス容量増分、隣接配線によって
生じるパラレル容量増分に分けて定義するものである。
このために、クロス率を考慮してカップリング容量を求
め、またクロス率を考慮して隣接配線によるグランド容
量の増分値を求め、さらにクロス率を考慮した隣接配線
によるグランド容量の増分値を分けて持つことで、並行
配線を引き剥がしたときの対グランド容量をネットリス
トの変更なく求めるようにしたものである。
【0022】すなわち、本発明による半導体装置の設計
方法は、配置・配線後の実負荷を考慮し、着目配線以外
の配線を全てグランドと見なしたときの総容量(Cto
tal)を使用してディレイの計算を行い、目標サイク
ル内転送が可能か否かを判定し、目標サイクル内転送が
可能となるまで配置・配線を繰り返して行い、続いてこ
の配置・配線後の実負荷およびクロストークを考慮し、
総容量(Ctotal)を使用してディレイの計算を行
い、目標サイクル内転送が可能か否かを判定し、目標サ
イクル内転送が可能となるまで配線修正を繰り返して行
い、さらにこの配置・配線後の実負荷を考慮し、総容量
(Ctotal)、および着目配線と隣接配線との間の
カップリング容量(Cp)を使用してクロストークノイ
ズ量を計算し、誤動作が起こらないか否かを判定し、誤
動作が起こらなくなるまで配線修正を繰り返して行い、
最後にこの配置・配線後のデータをマスクデータとして
使用する、各ステップを有することを特徴とするもので
ある。
【0023】さらに、前記半導体装置の設計方法におい
て、着目配線に対する隣接配線あり/なしのケースにつ
いて総容量(Ctotal)に対する容量増分(ΔC
p)を求めるステップを有し、隣接配線なしにおける容
量増分がない場合(ΔCp=0)でもネガティブスラッ
クを持つネットについては配置改善/配線経路改善の対
象とし、隣接配線なしにおける容量増分がない場合(Δ
Cp=0)ではネガティブスラックを持たないが、隣接
配線ありにおける容量増分がある場合(ΔCp>0)で
はネガティブスラックを持つネットについては隣接配線
引き剥がしの対象とするようにしたものである。
【0024】また、前記半導体装置の設計方法におい
て、単位長さ当たりの総容量はパラレル率、クロス率を
パラメータとしてテーブルに事前に登録しておき、また
単位長さ当たりのカップリング容量、単位長さ当たりの
容量増分はクロス率をパラメータとしてテーブルに事前
に登録しておき、配置・配線後のレイアウト情報から実
際のパラレル率、クロス率を算出し、この算出したパラ
レル率、クロス率に対応する単位長さ当たりの総容量、
クロス率に対応する単位長さ当たりのカップリング容
量、容量増分をテーブルから内外挿処理によって求め、
着目配線の長さを乗じて総容量(Ctotal)、カッ
プリング容量(Cp)、容量増分(ΔCp)を求めるよ
うにしたものである。
【0025】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一部材には同一の符号を付
し、その繰り返しの説明は省略する。
【0026】まず、図1により、図2を参照しながら、
本発明の一実施の形態の半導体装置の設計方法の一例を
説明する。図1は半導体装置の設計方法を示すフロー
図、図2(a),(b)は着目配線に対する隣接配線あ
り/なしのケースで求めたスラック分布を示す特性図で
ある。
【0027】本実施の形態の半導体装置の設計方法は、
たとえばトランジスタを基本とし、このトランジスタの
組み合わせからなる複数のゲート回路を含むマイクロプ
ロセッサ、ASIC、高速・高性能LSIなどに適用さ
れ、以下の手順によりLSIの設計が行われる。
【0028】(1)LSIの仕様に基づいて、論理回路
の設計データを入力し、この設計データを合成して論理
回路を自動生成する(ステップS101,S102)。
【0029】(2)生成された論理回路について、目標
サイクル内転送が可能な論理になっているかをゲート段
数レベルでディレイ判定(1)する(ステップS10
3)。このとき、負荷容量は、固定値もしくはネット形
状を平均像などで仮定した簡略モデルで計算する。この
ディレイ判定(1)の結果、目標サイクル内転送が可能
でない場合(NG)はステップS101の論理入力から
の処理を繰り返し、目標サイクル内転送が可能となった
ところでステップS104の処理に進む。
【0030】(3)LSIの仕様に基づいて、論理回
路、さらにはLSIの電気的特性を満たすように回路素
子、論理回路を自動配置し、さらに回路素子間および論
理回路間を自動配線する(ステップS104,S10
5)。
【0031】(4)配置・配線後の実負荷を考慮したモ
デルでディレイを計算し、目標サイクル内転送が可能か
をディレイ判定(2)する(ステップS106)。この
とき、着目配線に対する隣接配線あり/なしの2ケース
について、着目配線以外の配線を全てグランドと見なし
たときの総容量(Ctotal)を求め、ディレイの計
算を行う。このディレイ計算については、たとえば特開
平8−6990号公報、特開平8−77243号公報に
記載された手法などを用いることができる。この計算さ
れたディレイに関して、目標サイクル内転送が可能とな
るまで配置・配線、または配線修正を繰り返して実行す
る。
【0032】たとえば、図2(a)に示すように、着目
配線に対する隣接配線なしにおける容量増分がない場合
(ΔCp=0)でもネガティブスラックを持つネット
(A部分)については、配置改善/配線経路改善の対象
とし、ステップS105の配線からの処理、あるいはス
テップS104の配置からの処理を繰り返す。
【0033】また、図2(b)に示すように、着目配線
に対する隣接配線なしにおける容量増分がない場合(Δ
Cp=0)ではネガティブスラックを持たないが、隣接
配線ありにおける容量増分がある場合(ΔCp>0)で
はネガティブスラックを持つネット(B部分)について
は、隣接配線引き剥がしの対象とし、隣接配線の引き剥
がしによる配線修正を行う(ステップS107)。
【0034】(5)配置・配線後の実負荷およびクロス
トークを考慮したディレイ計算を行い、目標サイクル内
転送が可能かをディレイ判定(3)する(ステップS1
08)。ここでは、着目配線以外の配線を全てグランド
と見なしたときの総容量(Ctotal)を使用する。
このディレイ計算についての詳細は、図12〜図17な
どに基づいて後述する。このディレイ判定(3)の結
果、目標サイクル内転送が可能でない場合(NG)はス
テップS107の配線修正からの処理を繰り返し、目標
サイクル内転送が可能となったところでステップS10
9の処理に進む。
【0035】(6)配置・配線後の実負荷を使用して、
クロストークノイズ量を計算し、誤動作が起こらないか
をSI(Signal Integrity)判定する
(ステップS109)。このクロストークノイズ量の計
算には、着目配線以外の配線を全てグランドと見なした
ときの総容量(Ctotal)、および着目配線と隣接
配線との間のカップリング容量(Cp)を使用する。こ
のクロストークノイズ量計算については、たとえば特開
平5−342305号公報に記載された手法などを用い
ることができる。このSI判定の結果、誤動作が起こる
場合(NG)はステップS107の配線修正からの処理
を繰り返し、誤動作が起こらなくなったところでステッ
プS110の処理に進む。
【0036】(7)以上により、目標サイクル内転送が
可能で、誤動作が起こらなくなるまで処理が繰り返され
た配置・配線後のデータをマスクデータとして使用する
(ステップS110)。このマスクデータを用いてマス
クを作成し、ウェハプロセス工程のフォトリソグラフィ
において、マスクに形成された論理回路のパターンをウ
ェハ上に転写し、各ウェハプロセス処理を施すことで、
論理回路が形成されたウェハを製造することができる。
さらに、このウェハは、たとえばチップ毎に切断された
後に組立工程を経てパッケージまたはモジュールとして
組み立てられる。なお、図1の半導体装置の設計方法を
示すフロー図においては、破線による枠内を一括し、タ
イミングドリブン/SI考慮の配置・配線ツールとする
こともできる。
【0037】以上のような半導体装置の設計方法におい
て、高速・高精度ディレイ計算の分野では、ソースゲー
トからシンクゲートまでのディレイ計算を、ソースゲ
ート入力からソースゲート出力までのディレイ(D1)
と、ソースゲート出力からシンクゲート入力までのデ
ィレイ(D2)の2つに分けて行うことが一般的であ
る。
【0038】ディレイ(D1)は、ソースゲートへの入
力信号波形、ソースゲートの負荷駆動力、ソースゲート
に接続した負荷(ネット全体の配線容量、配線抵抗、全
シンクゲートの入力容量)によって決まる。D1は一般
に回路負荷ディレイと呼ぶ。この回路負荷ディレイは、
ディレイ計算を行う対象のネットについて、レイアウト
情報から前記実負荷を算出し、その負荷容量に対応する
回路負荷ディレイを予め求めておいたソースゲートの負
荷特性に照らし合わせて、対応するディレイ値を求める
という手法で計算されるのが一般的である。また、ディ
レイ(D2)は、一般に配線抵抗ディレイと呼び、ソー
スゲートとシンクゲートの間の抵抗値とネット全体の負
荷容量との積に比例することが知られている。
【0039】そこで、本実施の形態の半導体装置の設計
方法を用いることにより、回路負荷ディレイおよび配線
抵抗ディレイを計算する際の実負荷ディレイを高精度に
求めることができる。
【0040】次に、図3〜図11に基づいて、本発明の
一実施の形態である配線容量計算方法の一例を説明す
る。図3(a)〜(d)は本発明の一実施の形態である
配線容量計算方法において、着目配線、隣接配線、クロ
ス配線が存在する場合を示す概念図、図4は本発明の一
実施の形態において、着目配線に対する隣接配線、クロ
ス配線のモデルを示す概略斜視図、図5(a)〜(c)
は着目配線に対する隣接配線のモデルを示す概略断面図
(断面表記省略)、図6(i)〜(iv)は着目配線に
対するクロス配線のモデルを示す概略断面図(断面表記
省略)、図7(a),(b)は単位長さ当たりの容量計
算を示す説明図、図8は配線容量の隣接配線、クロス配
線の依存性を示す特性図、図9(a),(b)は着目配
線の基準容量値、隣接配線による容量増分値、クロス配
線による容量増分値を示す説明図、図10はセグメント
の容量計算を示す説明図、図11はクロス率とパラレル
率との二次元テーブルを示す説明図である。
【0041】まず、図3により、本実施の形態の配線容
量計算方法の概念の一例を説明する。本実施の形態の配
線容量計算方法は、たとえば隣接配線の有無、クロス率
を変化させた複数のモデルについて単位長さ当たりの容
量を求める。この各モデルの単位長さ当たりの容量の求
め方は、シミュレーション、TEG(テストエレメント
グループ)による実測がある。
【0042】クロス率の低い領域では、クロス率の増加
による単位長さ当たりの容量の増加率が高いが、クロス
率が高い領域ではクロス率の増加による単位長さ当たり
の容量の増加率は低い。また、隣接配線のないケースで
は、隣接配線のある場合に比べ、クロス率の増加による
単位長さ当たりの容量の増加率が高い。これは、周囲の
配線が疎であるときは周囲の配線の有無による電界の増
減が激しいが、周囲の配線が密であるときには電界は飽
和に近づいているため、周囲の配線の増減による電界の
増減は鈍くなるためである。
【0043】たとえば、図3においては、(a)着目配
線1が単独に存在する場合、(b)隣接配線2が存在す
る場合、(c)上層のクロス配線3が存在する場合、
(d)隣接配線2と上層のクロス配線3が存在する場合
をそれぞれ示す。(b)隣接配線2が存在する場合は、
隣接配線2との間のパラレル容量(Cp2)が増えて総
容量(Cg2+Cp2)は(a)の場合よりも増加する
が、対グランド容量は(a)の場合よりも減少する。
(c)上層のクロス配線3が存在する場合は、このクロ
ス配線3との間のクロス容量(Cc3)が増えて総容量
(Cg3+Cc3)は(a)の場合に対して増加する
が、対グランド容量は(a)の場合よりも減少する。
(d)隣接配線2と上層のクロス配線3が存在する場合
は、クロス配線3との間のクロス容量(Cc4)が増え
て総容量(Cg4+Cp4+Cc4)は(b)の場合に
対して増加するが、対グランド容量とパラレル容量は
(b)の場合よりも減少する。また、隣接配線2との間
のパラレル容量(Cp4)が増えて総容量(Cg4+C
p4+Cc4)は(c)の場合に対して増加するが、対
グランド容量とクロス容量は(c)の場合よりも減少す
る。
【0044】よって、隣接配線2による容量増分(ΔC
p)は、(a)の場合と(b)の場合の差から求める
と、 ΔCp2=(Cg2+Cp2)−Cg1 (c)の場合と(d)の場合の差から求めると、 ΔCp4=(Cg4+Cp4+Cc4)−(Cg3+C
c3)<ΔCp2 クロス配線3の有無(クロス率)によってΔCpは異な
る。すなわち、算出モデルによってΔCpは異なる。
【0045】また、クロス配線3による容量増分(ΔC
c)は、(a)の場合と(c)の場合の差から求める
と、 ΔCc3=(Cg3+Cc3)−Cg1 (b)の場合と(d)の場合の差から求めると、 ΔCc4=(Cg4+Cp4+Cc4)−(Cg2+C
p2)<ΔCc3 隣接配線2の有無(パラレル率)によってΔCcは異な
る。すなわち、算出モデルによってΔCcは異なる。
【0046】この関係を整理すると、 Cg1>Cg2>Cg4 Cg1>Cg3>Cg4 Cp2>Cp4 Cc3>Cc4 Cg1<(Cg2+Cp2)<(Cg4+Cp4+Cc
4) Cg1<(Cg3+Cc3)<(Cg4+Cp4+Cc
4) ΔCp2=(Cg2+Cp2)−Cg1 ΔCc3=(Cg3+Cc3)−Cg1 ΔCp4=(Cg4+Cp4+Cc4)−(Cg3+C
c3)<ΔCp2 ΔCc4=(Cg4+Cp4+Cc4)−(Cg2+C
p2)<ΔCc3 のようになる。
【0047】続いて、前記のように求めた配線容量の隣
接配線2の有無、クロス配線3のクロス率依存性から、
Cbase、ΔCpara、ΔCcrossを求める。
Cbase、ΔCpara、ΔCcrossが定数を定
義する場合には、その目的に応じて値を定義する。たと
えば、容量計算値が確実に実際の容量値を上回るように
安全設計するためには、両側に隣接配線2がある状態の
クロス率の高い領域での傾きからΔCcrossを求
め、片側に隣接配線2がある状態との差分からΔCpa
raを求め、これらから逆算してCbaseを求める。
また、配線密度の標準値に合わせたい場合には、目的と
する配線密度付近の傾きからΔCcrossを求めれば
よい。
【0048】あるいは、前記のように求めた配線容量C
totalの隣接配線2の有無、クロス配線3のクロス
率依存性をそのままテーブル化あるいは関数化して定義
することもできる。この場合、前記のように目的に応じ
たCbase、ΔCpara、ΔCcrossの定義方
法を変える必要はなく、どのような配線密度の場合にも
精度よく容量計算することができる。
【0049】続いて、図4〜図11により、具体的な着
目配線1に対する隣接配線2、クロス配線3のモデルの
一例において、配線容量計算方法の手順を説明する。
【0050】(1)隣接配線2の有無、クロス配線3の
クロス率を変えたモデルについて、単位長さ当たりの配
線容量を求める。たとえば、隣接なし、片側隣接、両側
隣接について、それぞれクロス率0%、33%、67
%、100%と変えて計12種類のモデルを考える。こ
のクロス率は、許容された配線ピッチで最も密にクロス
配線が並んでいる状態をクロス率100%として、仮に
ライン幅:スペース=1:1であれば、クロス率100
%では配線の占める面積比率は50%を意味する。
【0051】たとえば、図4においては、着目配線1に
対して隣接配線2、上層のクロス配線3がある例を示
し、隣接配線2の本数を変えたモデルとして、図5(図
4のX方向)のように(a)隣接なし、(b)片側隣接
あり、(c)両側隣接ありの3種を考え、また上層のク
ロス配線3のクロス率を変えたモデルとして、図6(図
4のY方向)のように(i)0%、(ii)33%、
(iii)67%、(iv)100%の4種を考え、こ
の組み合わせで12種類のモデルを作成している。
【0052】(2)前記(1)で求めた容量値のクロス
率に対する傾きからΔCcrossを、両側隣接と片側
隣接の差からΔCparaを、これらから逆算しCba
seをそれぞれ求める。
【0053】たとえば、図7において、単位長さ(1m
m)当たりの総容量(Ctotal)計算方法は、対グ
ランド容量Cgを1mm当たりに換算し、隣接配線2の
配線間容量Cpを1mm当たりに換算し、クロス容量C
cをモデルと同じ密度でクロス配線3があった場合の1
mm当たりのクロス本数を算出(例:4本/100μm
×1mm)し、クロス配線3の1本当たりの容量(C
c)に乗じる。以上を合計し、1mm当たりの総容量C
totalを求める。
【0054】 Ctotal=Cg/100μm×1mm+Cp/100μm×1mm +Cc×4/100μm×1mm・・・式1 この結果、隣接配線2の本数と上層のクロス配線3のク
ロス率を変えたモデルの単位長さ当たりの総容量Cto
talをグラフにしたのが図8(前記図5(a) 〜
(c)と前記図6(i)〜(iv)に対応)である。こ
の図8から、クロス率の低い領域では、クロス率の増加
による単位長さ当たりの容量の増加率が高いが、クロス
率が高い領域ではクロス率の増加による単位長さ当たり
の容量の増加率は低いことが分かる。また、隣接配線の
ないケースでは、隣接配線のある場合に比べ、クロス率
の増加による単位長さ当たりの容量の増加率が高いこと
が分かる。
【0055】この図8に基づいて、容量値のクロス率に
対する傾きからΔCcrossを求め、さらに両側隣接
と片側隣接の差からΔCparaを求め、最後にこれら
から逆算しCbaseを求める。これらの値は、図9に
おいて、(a)または(b)のようにクロス率の取り方
で異なってくる。
【0056】(3)ネットリストから着目配線1の信号
の長さ、隣接配線2の並行長、クロス配線3の配線長
(幅×本数)を求める。一般に配線はX方向とY方向を
異なる配線層で引くことが多く、ビアによって層を乗り
換える。配線層が異なると配線容量も異なる場合がある
ので、1つの信号をビアで区切った複数のセグメントと
して扱う。従って、セグメント単位に自身の長さ、隣接
並行長、クロス配線長(幅×本数)を求めるのが一般的
である。
【0057】(4)Cbase×セグメント長+ΔCp
ara×並行長+ΔCcross×クロス配線長によっ
て、セグメントの容量を求める。
【0058】たとえば、図10の例では、式2のように
なる。
【0059】 Cseg=Cbase×Lseg/1mm+ΔCpara ×(Lp1+Lp2)/1mm+ΔCcross ×(W1×3+W2×1)/1mm・・・式2 (5)前記(2)の代わりに、前記(1)で求めた容量
値から、そのままクロス率と隣接配線数(パラレル率)
の2次元テーブルを作成する。
【0060】たとえば、図11のように、縦方向にクロ
ス率の0%、33%、67%、100%をとり、横方向
にパラレル率の0%(隣接なし)、100%(片側隣
接)、200%(両側隣接)をとり、各クロス率と各パ
ラレル率に対応する容量値を示したテーブルを作る。
【0061】(6)ネットリストから着目配線1の長
さ、並行長(パラレル率)、クロス配線3のクロス率を
求める。一般に、配線はX方向とY方向を異なる配線層
で引くことが多く、ビアによって層を乗り換える。配線
層が異なると配線容量も異なる場合があるので、1つの
信号をビアで区切った複数のセグメントとして扱う。従
って、セグメント単位に自身の長さ、隣接並行長(パラ
レル率)、クロス率を求めるのが一般的である。
【0062】たとえば、前記図10の例では、パラレル
率、クロス率、αはそれぞれ式3〜式5のようになる。
【0063】 パラレル率=(Lp1+Lp2)/Lseg ・・・式3 クロス率=(W1×3+W2×1)/Lseg/α・・・式4 α=ライン幅/(ライン幅+スペース幅) ・・・式5 (7)前記(6)で求めたパラレル率、クロス率をもと
に、セグメントの単位長さ当たりの容量を求め、それに
セグメントの長さを乗じてセグメントの容量を求める。
テーブル上にセグメントのパラレル率、クロス率がない
場合には、該当する値を囲む点からの内挿処理、あるい
は該当する値に近い2点からの外挿処理によって求め
る。この内外挿処理は、線形補間、n次式補間する。
【0064】(8)前記(5)の代わりに、前記(1)
で求めた容量値から、クロス率とパラレル率の2変数に
よる関数の近似式を求める。
【0065】(9)前記(6)で求めたパラレル率、ク
ロス率をもとに、前記(8)の近似式からセグメントの
単位長さ当たりの容量を求め、セグメント長を乗じて、
セグメントの容量を求める。
【0066】以上の配線容量計算方法において、各クロ
ス率と各パラレル率に対応する容量値はテーブルとして
ライブラリ化され、またはクロス率とパラレル率の2変
数を持つ関数としてライブラリ化され、このライブラリ
化されたテーブルまたは関数は所定の形式にて表したデ
ータで、たとえばCD−ROMなどのコンピュータ読み
取り可能な記憶媒体に記憶されて用いられる。そして、
LSIの設計者は、コンピュータからなる設計システム
上で、このコンピュータ読み取り可能な記憶媒体に記憶
されたデータを用いてLSIの設計を実行することがで
きる。
【0067】よって、LSIの設計における配線容量計
算方法では、LSI内のディレイ計算として、クロス
率、パラレル率毎に数点の容量値を求め、ライブラリ化
することで、配線による寄生容量を高速・高精度に求め
ることができる。また、ライブラリを用意するためのシ
ミュレーションは、たとえば1配線種(配線層、幅、ピ
ッチ)につき、20点程度で可能である。この結果、寄
生容量計算の高精度化に伴い、信号伝播時間の計算精度
を向上させることができる。
【0068】以上においては、ディレイ計算に使用す
る、対グランド容量を周囲の配線の疎密をもとに高精度
化して求める方法を説明したが、以下においては、この
方法に加えて、カップリング容量も周囲の配線の疎密を
反映して計算する方法を説明する。さらに、対グランド
容量を、着目配線が存在することによって生じる基本容
量、クロス配線によって生じるクロス容量増分、並行配
線によって生じるパラレル容量増分に分けて定義する。
【0069】次に、図18〜図23に基づいて、本発明
の一実施の形態である、対グランド容量、カップリング
容量を考慮したディレイ計算方法の一例を説明する。図
18(a),(b)は本発明の一実施の形態であるディ
レイ計算方法において、着目配線、隣接配線が存在する
場合を示す概念図、図19は本発明の一実施の形態にお
いて、クロス率に対する総容量の依存性を示す特性図、
図20はクロス率に対するカップリング容量の依存性を
示す特性図、図21はクロス率に対するノイズの依存性
を示す特性図、図22はディレイ計算方法において、設
計手順を示すフロー図、図23は容量テーブルを示す説
明図である。
【0070】まず、図18〜図21により、本実施の形
態の、対グランド容量、カップリング容量を考慮したデ
ィレイ計算方法の概念の一例を説明する。
【0071】(11)レイアウトルールなどで規定され
た最小ピッチ配線のような規則的なピッチ配線におい
て、隣接配線の密度、クロス配線の密度を変えたいくつ
かのモデルについて、着目配線以外の配線を全てグラン
ドと見なしたときの単位長さ当たりの総容量(Ctot
al)、および隣接配線との間の単位長さ当たりのカッ
プリング容量(Cp)を求める。また、クロス配線密度
を変えたいくつかのモデルで、隣接配線ありとなしでの
Ctotalの差分を求め、容量増分(ΔCp)とす
る。
【0072】たとえば、図18(a)の例では、着目配
線1以外はグランドと見なしたときの容量の合計値を総
容量(Ctotal)に使用する。
【0073】Ctotal(a)=Cg(a) また、図18(b)の例では、着目配線1に対して隣接
配線2によってCtotalが増える分を容量増分(Δ
Cp)とし、また着目配線1と隣接配線2との間との容
量はカップリング容量(Cp)とする。Cp≠ΔCpで
ある(Cp>ΔCp)。
【0074】 Ctotal(b)=Cg(b)+Cp(b) ΔCp(b)=Ctotal(b)−Ctotal(a) =Cg(b)+Cp(b)−Cg(a) Cg(a)>Cg(b)なので、ΔCp(b)<Cp(b) (12)単位長さ当たりの総容量(Ctotal)をパ
ラレル率、クロス率をパラメータとし、また単位長さ当
たりのカップリング容量(Cp)をクロス率をパラメー
タとし、さらに単位長さ当たりの容量増分(ΔCp)を
クロス率をパラメータとして、それぞれテーブルに事前
に登録しておき、ライブラリとして保存する。
【0075】たとえば、図19の例において、ディレイ
計算用に使用するCtotalは、周囲の配線の疎密に
よって変化する。このため、クロス率、パラレル率をパ
ラメータとした単位長さ当たりの容量を定義し、実際の
ネットリストから求めたクロス率、パラレル率からテー
ブルのルックアップなどによって単位長さ当たりの容量
を求め、並行配線の長さを乗ずることによってCtot
alが求まる。
【0076】また、このときΔCpはパラレル率100
%と0%の差により求められ、クロス率によって値が変
化し、従ってΔCpはクロス率をパラメータとした単位
長さ当たりの容量で定義することにより、実際のネット
リストから求めたクロス率からテーブルのルックアップ
などによって単位長さ当たりの容量を求め、並行配線の
長さを乗ずることによってΔCpが求まる。
【0077】さらに、図20の例において、クロストー
クノイズ計算用に使用するCpもまた、クロス率によっ
て値が変化する。従って、Cpはクロス率をパラメータ
とした単位長さ当たりの容量で定義し、実際のネットリ
ストから求めたクロス率からテーブルのルックアップな
どによって単位長さ当たりの容量を求め、並行配線の長
さを乗ずることによってCpが求まる。
【0078】同様に、前述したように、クロストークノ
イズ電圧計算に使用する対グランド容量(Cg)もクロ
ス率によって値が変化し、従ってCgもクロス率をパラ
メータとした単位長さ当たりの容量で定義することがで
きる。
【0079】以上のように定義される、カップリング容
量(Cp)、対グランド容量(Cg)に関して、たとえ
ば図21の例のように、クロストークノイズの発生量は
Cp/Cgに依存しているため(たとえば特開平5−3
42305号公報で言及)、クロス率の低いところでは
Cp/Cgが大きく、ノイズ量も大きくなる。従来のよ
うにクロス率を考慮していない計算では、クロストーク
ノイズを見誤る可能性、たとえばクロス率50%におけ
るCp、Cgを標準として使用していた場合、実際のネ
ットリスト上で着目配線に対するクロス率が0%であっ
たとすると、Cp/Cgを過小評価してしまうことにな
り、クロストークノイズによる誤動作を見逃してしまう
恐れがあったが、本発明によりノイズ発生量をより正確
に見積もることが可能となる。
【0080】続いて、図22、図23により、本実施の
形態の、対グランド容量、カップリング容量を考慮した
ディレイ計算方法における設計手順を説明する。
【0081】(21)配置・配線を行い、その後、作成
されたネットリストから配線形状を分析する(ステップ
S51,S52)。この配線形状分析では、各配線の並
行配線、上下層クロス配線の情報を集める。
【0082】(22)ネットリストから、着目配線の長
さとパラレル率、クロス率を求める(ステップS5
3)。パラレル率とは隣接配線長の合計値を着目配線の
配線長で割った値で、クロス率とは許容された配線ピッ
チで最も密にクロス配線が並んでいる状態をクロス率1
00%として、仮にライン幅:スペース=1:1であれ
ば、クロス率100%では配線の占める面積比率は50
%を意味する。
【0083】(23)求めたパラレル率、クロス率の組
み合わせに対応する単位長さ当たりの総容量(Ctot
al)、クロス率に対応する単位長さ当たりのカップリ
ング容量(Cp)、容量増分(ΔCp)を、事前に登録
しておいたライブラリから内外挿処理により、このライ
ブラリに保存されたCtotalのテーブル21、ΔC
pのテーブル22、Cpのテーブル23の各容量テーブ
ルのルックアップによって求める(ステップS54)。
【0084】たとえば、図23の例では、配線プロセス
(A),(B),(C),・・・に応じた容量テーブル
が作成され、ライブラリ化されている。各配線プロセス
毎に、各配線層毎のCtotalのテーブル21、ΔC
pのテーブル22、Cpのテーブル23を持つ。たとえ
ば、配線プロセス(A)においては、第1金属配線層
(M1層)のCtotalのテーブル21に、0%、1
00%、200%のパラレル率と、0%、25%、50
%、75%、100%のクロス率に対する各容量値が格
納されている。さらに、ΔCpのテーブル22、Cpの
テーブル23には、0%、25%、50%、75%、1
00%のクロス率に対する各容量値が格納されている。
【0085】また、配線プロセス(A)の第2金属配線
層(M2層)、第3金属配線層(M3層)、・・・のC
total、ΔCp、Cpのテーブルについても同様で
ある。さらに、配線プロセス(B),(C),・・・に
ついても、配線プロセス(A)と同様のCtotal、
ΔCp、Cpのテーブルが設けられている。
【0086】(24)求めた単位長さ当たりのCtot
al、ΔCp、Cpに、着目配線(セグメント)の長さ
を乗じて、セグメント単位の総容量(Ctotal)、
容量増分(ΔCp)、カップリング容量(Cp)を求め
る(ステップS55)。ここで、全てのセグメントを計
算したか判定し(ステップS56)、全てのセグメント
を計算し終えるまでステップS52からの処理を繰り返
す。
【0087】(25)全てのセグメントの総容量(Ct
otal)、容量増分(ΔCp)、カップリング容量
(Cp)の計算が終了したら、ディレイの計算へ進む
(ステップS57)。このディレイの計算については、
たとえば特開平8−6990号公報、特開平8−772
43号公報に記載された手法などを用いることができ
る。このとき、容量増分(ΔCp)はその値を0と書い
たライブラリに差し替えることにより、配置、着目配線
はそのままの状態で並行配線だけを削除したときのディ
レイ値を計算することができる。
【0088】以上の対グランド容量、カップリング容量
を考慮したディレイ計算方法においては、並行する配線
の配線層、配線幅、配線間のスペースにより異なる各特
性の組み合わせ毎のディレイ変動値や、各種設計パラメ
ータがライブラリ化され、このライブラリ化されたディ
レイ変動値などは前記と同様に所定の形式にて表したデ
ータでコンピュータ読み取り可能な記憶媒体に記憶さ
れ、この記憶媒体に記憶されたデータを用いてLSIの
設計を実行することができる。
【0089】よって、LSIの設計における、対グラン
ド容量、カップリング容量を考慮したディレイ計算方法
では、カップリング容量は二つの配線の厚さ、距離、絶
縁体の誘電率のみならず、周囲の配線の有無(疎密)に
よって変化するので、周囲の配線(上下層のクロス配
線)の存在比率とカップリング容量の関係を事前に決め
ておくことで、周囲の配線の疎密に応じたカップリング
容量の計算を高速に行うことができる。また、対グラン
ド容量を成分に分けて定義しておくことにより、配線制
御によって並行配線を全て取り除いた場合の性能見積も
りをライブラリの変更だけで容易に推定することが可能
となる。
【0090】この結果、製品として、設計段階でクロス
トークの影響度を正確に知ることが可能となり、チップ
の高速性能を最大限に引き出す設計を行うことができ
る。また、隣接配線引き剥がしなどの配線制御後のチッ
プの最大性能を予測できるため、配線修正を行う以前に
論理段数や配置で決まるポテンシャル性能を知ることが
できる。
【0091】すなわち、配線の微細化、高速化に伴い、
クロストークの影響は今後ますます深刻になることが予
想され、これによるディレイ変動の見積もりならびに誤
動作のポテンシャルのあるネットの検出について、より
精度を高める必要がある。被害ネットと加害ネット間の
カップリング容量がクロストーク量を決めているため、
これを正確に求めることが、すなわち上記の精度を上げ
ることにつながる。
【0092】さらに、配線の混雑しているところではカ
ップリング容量が減少し、クロストークの影響が減少す
る一方、配線が空いている領域ではカップリング容量が
大きく増大し、クロストークの影響が増大する。従っ
て、周囲の配線の混雑度に応じてカップリング容量を正
確に求める必要がある。
【0093】また、並行配線がある場合の総容量(Ct
otal)は並行配線がない場合の総容量よりも大きい
が、その差はカップリング容量よりも小さい。そこで、
並行配線によって増える総容量を容量増分(ΔCp)と
して定義しておけば、ΔCp=0としたライブラリに差
し替えることで並行配線がなくなったときの総容量の予
測が実際に並行配線を引き剥がさなくてもできる。これ
により、配線修正をする前に最高でどこまで性能を向上
できるかの予測が容易に可能となる。
【0094】次に、図12〜図17に基づいて、本発明
の一実施の形態であるクロストークディレイ計算方法の
一例を説明する。図12は本発明の一実施の形態である
クロストークディレイ計算方法において、設計手順を示
すフロー図、図13は本発明の一実施の形態において、
図12に続く設計手順を示すフロー図、図14は他の設
計手順を示すフロー図、図15は図14に続く他の設計
手順を示すフロー図、図16(a)〜(c)はタイミン
グの計算を示す説明図、図17はタイミングの判定を示
す説明図である。
【0095】まず、図12、図13により、クロストー
クディレイ計算方法の一例において、設計手順を説明す
る。このクロストークディレイの計算においては、予め
クロストークによるディレイ変動値のテーブル、関数テ
ーブルを用意しておく。{着目配線と並行する配線の
配線層、配線幅の組み合わせ、配線間のスペース}、ま
たは{並行している配線間の容量、被ノイズ信号配線
のその他の容量(対グランド、上下層のクロス配線容
量)、ノイズ源信号配線のその他の容量、被ノイズ信号
配線の抵抗、ノイズ源信号配線の抵抗などの特性}、毎
に並行配線位置と並行長に対応したディレイ変動値を定
義する。
【0096】(31)配置・配線を行い、その後、作成
されたネットリストから配線形状を分析する(ステップ
S1,S2)。この配線形状分析では、各配線の並行配
線、上下層クロス配線の情報を集める。
【0097】(32)予め用意されたライブラリに登録
された容量・抵抗単価と、前記(31)の配線形状分析
をもとに、ディレイ要因(R:配線抵抗・C:配線容
量)を抽出する(ステップS3)。
【0098】(33)予め用意された関数テーブルと、
前記(31)で求めた並行配線情報をもとに、クロスト
ークによるディレイ変動値(Δtpd)を算出する(ス
テップS4)。ここで、全てのネットの処理が終了した
か判定し(ステップS5)、終了するまでステップS2
からの処理を繰り返す。
【0099】(34)フリップフロップまたはポートを
始点として、ネットをトレースし、フリップフロップま
たはポートからゲートまでのディレイ値、およびクロス
トークディレイ変動を起こすタイミングを計算する(ス
テップS6〜S8)。すなわち、各ゲートのフリップフ
ロップを始点とした動作時刻を求める。
【0100】(35)各並行配線について、それぞれの
ソースゲートの動作時刻が、ディレイ変動に影響するタ
イミング内にあるかどうかを判定する。この判定方法は
後述する。ここで、フリップフロップのポートが終点か
判定し(ステップS9)、終点となるまでステップS7
からの処理を繰り返す。
【0101】(36)パスディレイに、タイミングを考
慮したクロストークによるディレイ変動値を加算する
(ステップS10)。すなわち、ディレイ変動に影響す
る並行配線によるΔtpdだけ加算して、パスディレイ
を求める。
【0102】(37)セットアップなどを加算する(ス
テップS11)。ここで、全てのフリップフロップまた
はポートを始点に選んだか判定し(ステップS12)、
全て選ぶまでステップS6からの処理を繰り返す。
【0103】(38)全てのパスディレイは目標値以内
か判定し(ステップS13)、以内のときは処理を終了
する。パスディレイが目標値に入らないときは、ディレ
イオーバー要因を分析する(ステップS14)。
【0104】(39)クロストークディレイ対策で目標
値達成が可能か判定し(ステップS15)、達成可能な
ときは、パスのうち、変動が大きいものについて以下の
処理を行う。たとえば、着目配線(Δtpdが大きいネ
ット)の配線形態の修正、隣接配線(ノイズ源ネット)
形態の修正、着目配線と隣接配線間にシールド配線の配
置、またはゲートを挿入するなどしてタイミングをずら
す対策を行い、クロストークによるディレイ変化を低減
する(ステップS16)。そして、ステップS1からの
処理に戻る。
【0105】(40)クロストークディレイ対策で目標
値を達成できないときは、さらに設計上位の論理修正な
どを行う(ステップS17)。そして、ステップS1か
らの処理に戻る。
【0106】続いて、図14、図15により、クロスト
ークディレイ計算方法における他の設計手順を説明す
る。この設計手順においては、設計時間を短縮したり、
簡単にするために、前記図12、図13に比べて対象の
パスを抽出してディレイ変動値を計算する方法が採られ
ている。
【0107】ステップS21〜S29は前記ステップS
1〜S9に、ステップS31,S32は前記ステップS
11,S12に、ステップS36〜S40は前記ステッ
プS13〜S17に、それぞれ対応し、処理内容は同じ
である。前記と異なるステップのみを以下に説明する。
【0108】(41)ステップS30では、パスディレ
イに、クロストークによるディレイ変動値を加算する。
すなわち、ここではタイミングを考慮していない。
【0109】(42)ステップS33では、目標マシン
サイクルをオーバーしているパスを抽出する。そして、
クロストークによるディレイ変動値(Δtpd)が大き
いネットを抽出し、この抽出したネットを対象にタイミ
ングを考慮してクロストークによるディレイ変動値を再
計算する(ステップS34,S35)。以降、ステップ
S36からの処理を同様に行う。
【0110】続いて、図16により、クロストークディ
レイ計算方法におけるタイミングの計算方法を説明す
る。クロストークによりディレイに影響を受けるタイミ
ングは、着目ネット11、隣接ネット12のソースゲー
ト出力点ディレイおよびライズ時間tr/フォール時間
tfと、着目ネット側の配線ディレイによって、以下の
ように計算する。
【0111】 −{tr(隣)/2+tf(着)/2}≦{t(a2)−t(v2)} ≦{tr(隣)/2}・・・式6 図16(a)において、着目ネット11の各ノードv
1,v2,v3、隣接ネット12の各ノードa1,a
2,a3の電圧がしきい値電圧Vthを横切る時刻をt
(ノード)とする。ただし、ネット内のノードa2,v
2のディレイを求めるには多くの時間/メモリを必要と
するため、t(a1),t(v1)と配線ディレイから
以下のように求めることもできる。
【0112】並行位置により、着目ネット11のノード
v2の時刻t(v2)、隣接ネット12のノードa2の
時刻t(a2)は変動するが、以下の範囲に入る。
【0113】 t(v1)≦t(v2)≦t(v3)=t(V1)+tpdR(着) ・・・式7 t(a1)≦t(a2)≦t(a3)=t(a1)+tpdR(隣) ・・・式8 ただし、tpdRは配線ディレイを示す。隣接ネット1
2がファンアウト≧2(シングルゲートが複数)の場合
は、max配線ディレイをtpdR(隣)とする。
【0114】着目ネット11側のディレイに影響が出る
(t(a1)−t(v1))の範囲は、図16(b)と
式7,8から、 −{tr(隣)/2+tf(隣)/2+tpdR(隣)} ≦{t(a1)−t(v1)} ≦{tr(隣)/2+tpdR(着)}・・・式9 係数(α,β、γ、δ)を用いて、以下のように記述す
ることもできる。アーリー側は、 −{α×tf(着)+β×tr(隣)+γ×tpdR(着)+δ ×tpdR(隣)}≦{t(a1)−t(v1)}・・・式10 ディレイ側は、 {t(a1)−t(v1)}≦{α×tf(着)+β×tr(隣) +γ×tpdR(着)+δ×tpdR(隣)}・・・式11 ただし、係数(α,β、γ、δ)はアーリー側/ディレ
イ側、およびMAXディレイ計算用/MINディレイ計
算用別にそれぞれ異なる値を定義することができる。
【0115】計算に使用するtr/tf(信号の立ち上
がり/立ち下がり時間)の組み合わせは、MAXディレ
イ計算時、着目ネット11のフォールに対して隣接ネッ
ト12のライズ、着目ネット11のライズに対して隣接
ネット12のフォールとする。MINディレイ計算時、
着目ネット11のフォールに対して隣接ネット12のフ
ォール、着目ネット11のライズに対して隣接ネット1
2のライズとする。
【0116】前記式10,11で求めた範囲をNG範囲
とし、以下の判定基準でNGになる隣接ネット12から
受けるクロストークディレイばらつきのみを加算し、O
Kとなる隣接ネット12から受けるクロストークディレ
イばらつきは加算しない。
【0117】また、変形例として、NG/OKの0/1
判定ではなく、t(a2)−t(v2)に対するΔtp
dのテーブルまたは関数を定義することも可能である
(図16(c) に対応したテーブルまたは関数)。
【0118】続いて、図17により、クロストークディ
レイ計算方法におけるタイミングの判定方法を説明す
る。始点となるフリップフロップから着目/隣接ネット
に到達する複数の経路が存在し、経路により各ネットの
動作時刻は異なるので、最も速く信号が到達する経路を
MIN PATHとし、最も遅く信号が到達する経路を
MAX PATHとする。
【0119】図17において、MAXディレイ計算で
は、着目ネット11のMAX PATHを考えた場合
に、アーリー側のタイミングTEとディレイ側のタイミ
ングTDとの間がNG範囲となる。よって、隣接ネット
12は、MAX PATHのタイミングTmax、MI
N PATHのタイミングTminとした場合に、判定
基準は、 Tmax≧TE AND Tmin≦TD・・・式12 の関係が成り立つときはNGと判定し、それ以外のとき
はOKと判定する。
【0120】すなわち、隣接ネット12のタイミングT
min,Tmaxを見た場合に、着目ネット11のタイ
ミングTEよりアーリー側にTmin,Tmaxがある
隣接ネット12、着目ネット11のタイミングTDより
ディレイ側にTmin,Tmaxがある隣接ネット12
はOKとなり、タイミングTEとタイミングTDとの間
にTmin、Tmaxまたは両方がある隣接ネット12
はNGとなる。また、着目ネット11のタイミングTE
よりアーリー側にTminがあり、タイミングTDより
ディレイ側にTmaxがある隣接ネット12についても
NGと判定する。
【0121】一方、MINディレイ計算では、着目ネッ
ト11のMIN PATHを考えた場合のアーリー側の
タイミングTE’と、ディレイ側のタイミングTD’が
NG範囲となる。以下は前記MAXディレイと同様であ
る。
【0122】以上のクロストークディレイ計算方法にお
いては、並行する配線の配線層、配線幅、配線間のスペ
ースにより異なる各特性の組み合わせ毎のディレイ変動
値や、各種設計パラメータがライブラリ化され、このラ
イブラリ化されたディレイ変動値などは前記と同様に所
定の形式にて表したデータでコンピュータ読み取り可能
な記憶媒体に記憶され、この記憶媒体に記憶されたデー
タを用いてLSIの設計を実行することができる。
【0123】よって、LSIの設計におけるクロストー
クディレイ計算方法では、LSI内のディレイ計算とし
て、実際にディレイ変動を引き起こすクロストークノイ
ズのみを考慮するので、ディレイ予測時の余分なマージ
ンを削ることができる。すなわち、関数テーブルに定義
されたディレイ変動を発生するのは、被害側の信号の動
作時間前後の特定時間内に加害側の信号が動作したとき
に限られるため、その特定時間以外で動作する加害側の
信号による影響は考慮する必要がない。実際にディレイ
変動に影響するノイズだけを考慮するので、従来方法に
よるディレイ変動値よりも小さくなり、マージンが減
る。この結果、性能(動作速度)向上、消費電力低減を
図ることができる。
【0124】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【0125】たとえば、前記配線容量計算方法において
は、隣接配線の距離が異なる場合、ΔCpの比をパラレ
ル率に換算して用いたり、また上下のクロス配線による
容量は別々にテーブルを持ち、最後に合計することも可
能である。
【0126】また、クロストークディレイ計算方法にお
いては、修正が必要な着目配線・隣接配線をレイアウト
ツールの中で強調表示を行ったり、修正が必要な着目配
線・隣接配線以外の配線情報はフリーズした状態で、自
動で再配線を行うことも可能である。
【0127】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【0128】(1)半導体装置の設計方法において、周
囲の配線の疎密から、並行する二配線間のカップリング
容量、および並行配線によって総容量が増加した容量増
分を計算することで、ディレイ計算、クロストークノイ
ズ計算の精度を向上し、クロストークによるディレイ変
動と誤動作チェックの高精度化を実現することができ
る。この結果、半導体装置の性能を高めることが可能と
なる。
【図面の簡単な説明】
【図1】本発明の一実施の形態の半導体装置の設計方法
を示すフロー図である。
【図2】(a),(b)は本発明の一実施の形態の半導
体装置の設計方法において、着目配線に対する隣接配線
あり/なしのケースで求めたスラック分布を示す特性図
である。
【図3】(a)〜(d)は本発明の一実施の形態である
配線容量計算方法において、着目配線、隣接配線、クロ
ス配線が存在する場合を示す概念図である。
【図4】本発明の一実施の形態において、着目配線に対
する隣接配線、クロス配線のモデルを示す概略斜視図で
ある。
【図5】(a)〜(c)は本発明の一実施の形態におい
て、着目配線に対する隣接配線のモデルを示す概略断面
図(断面表記省略)である。
【図6】(i)〜(iv)は本発明の一実施の形態にお
いて、着目配線に対するクロス配線のモデルを示す概略
断面図(断面表記省略)である。
【図7】(a),(b)は本発明の一実施の形態におい
て、単位長さ当たりの容量計算を示す説明図である。
【図8】本発明の一実施の形態において、配線容量の隣
接配線、クロス配線の依存性を示す特性図である。
【図9】(a),(b)は本発明の一実施の形態におい
て、着目配線の基準容量値、隣接配線による容量増分
値、クロス配線による容量増分値を示す説明図である。
【図10】本発明の一実施の形態において、セグメント
の容量計算を示す説明図である。
【図11】本発明の一実施の形態において、クロス率と
パラレル率との二次元テーブルを示す説明図である。
【図12】本発明の一実施の形態であるクロストークデ
ィレイ計算方法において、設計手順を示すフロー図であ
る。
【図13】本発明の一実施の形態であるクロストークデ
ィレイ計算方法において、図12に続く設計手順を示す
フロー図である。
【図14】本発明の一実施の形態であるクロストークデ
ィレイ計算方法において、他の設計手順を示すフロー図
である。
【図15】本発明の一実施の形態であるクロストークデ
ィレイ計算方法において、図14に続く他の設計手順を
示すフロー図である。
【図16】(a)〜(c)は本発明の一実施の形態にお
いて、タイミングの計算を示す説明図である。
【図17】本発明の一実施の形態において、タイミング
の判定を示す説明図である。
【図18】(a),(b)は本発明の一実施の形態であ
る、対グランド容量、カップリング容量を考慮したディ
レイ計算方法において、着目配線、隣接配線が存在する
場合を示す概念図である。
【図19】本発明の一実施の形態において、クロス率に
対する総容量の依存性を示す特性図である。
【図20】本発明の一実施の形態において、クロス率に
対するカップリング容量の依存性を示す特性図である。
【図21】本発明の一実施の形態において、クロス率に
対するノイズの依存性を示す特性図である。
【図22】本発明の一実施の形態である、対グランド容
量、カップリング容量を考慮したディレイ計算方法にお
いて、設計手順を示すフロー図である。
【図23】本発明の一実施の形態において、容量テーブ
ルを示す説明図である。
【符号の説明】
1 着目配線 2 隣接配線 3 クロス配線 11 着目ネット 12 隣接ネット 21 テーブル(Ctotal) 22 テーブル(ΔCp) 23 テーブル(Cp)
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) G06F 17/50 666 G06F 17/50 668M 668 H01L 21/82 W C Fターム(参考) 5B046 AA08 BA06 JA03 5F064 BB10 DD02 EE02 EE03 EE08 EE15 EE16 EE22 EE26 EE43 EE46 EE47 HH09 HH10

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】 配置・配線後の実負荷を考慮し、着目配
    線以外の配線を全てグランドと見なしたときの総容量
    (Ctotal)を使用してディレイの計算を行い、目
    標サイクル内転送が可能か否かを判定し、目標サイクル
    内転送が可能となるまで配置・配線を繰り返して行う第
    1ステップと、 前記第1ステップにおける配置・配線後の実負荷および
    クロストークを考慮し、前記総容量(Ctotal)を
    使用してディレイの計算を行い、目標サイクル内転送が
    可能か否かを判定し、目標サイクル内転送が可能となる
    まで配線修正を繰り返して行う第2ステップと、 前記第2ステップにおける配置・配線後の実負荷を考慮
    し、前記総容量(Ctotal)、および前記着目配線
    と隣接配線との間のカップリング容量(Cp)を使用し
    てクロストークノイズ量を計算し、誤動作が起こらない
    か否かを判定し、誤動作が起こらなくなるまで配線修正
    を繰り返して行う第3ステップと、 前記第3ステップにおける配置・配線後のデータをマス
    クデータとして使用する第4ステップと、を有すること
    を特徴とする半導体装置の設計方法。
  2. 【請求項2】 請求項1記載の半導体装置の設計方法に
    おいて、 前記第1ステップは、前記着目配線に対する隣接配線あ
    り/なしのケースについて前記総容量(Ctotal)
    に対する容量増分(ΔCp)を求めるステップをさらに
    有し、 前記隣接配線なしにおける容量増分がない場合(ΔCp
    =0)でもネガティブスラックを持つネットについては
    配置改善/配線経路改善の対象とし、 前記隣接配線なしにおける容量増分がない場合(ΔCp
    =0)ではネガティブスラックを持たないが、前記隣接
    配線ありにおける容量増分がある場合(ΔCp>0)で
    はネガティブスラックを持つネットについては隣接配線
    引き剥がしの対象とすることを特徴とする半導体装置の
    設計方法。
  3. 【請求項3】 請求項2記載の半導体装置の設計方法に
    おいて、 前記総容量(Ctotal)を求める際は、 前記着目配線に対する全ての容量を対グランドと見なし
    た単位長さ当たりの総容量をパラレル率、クロス率をパ
    ラメータとしてテーブルに事前に登録しておき、 前記配置・配線後のレイアウト情報から実際のパラレル
    率、クロス率を算出し、この算出したパラレル率、クロ
    ス率に対応する単位長さ当たりの総容量を前記テーブル
    から内外挿処理によって求め、前記着目配線の長さを乗
    じて前記総容量(Ctotal)を求めることを特徴と
    する半導体装置の設計方法。
  4. 【請求項4】 請求項3記載の半導体装置の設計方法に
    おいて、 前記テーブルに登録するパラレル率、クロス率をパラメ
    ータとした単位長さ当たりの総容量は、前記隣接配線の
    密度およびクロス配線の密度を変えた任意の数のモデル
    について求めることを特徴とする半導体装置の設計方
    法。
  5. 【請求項5】 請求項2記載の半導体装置の設計方法に
    おいて、 前記カップリング容量(Cp)を求める際は、 前記着目配線と前記隣接配線との間の単位長さ当たりの
    カップリング容量を前記着目配線に対するクロス率をパ
    ラメータとしてテーブルに事前に登録しておき、 前記配置・配線後のレイアウト情報から実際のクロス率
    を算出し、この算出したクロス率に対応する単位長さ当
    たりのカップリング容量を前記テーブルから内外挿処理
    によって求め、前記着目配線の長さを乗じて前記カップ
    リング容量(Cp)を求めることを特徴とする半導体装
    置の設計方法。
  6. 【請求項6】 請求項5記載の半導体装置の設計方法に
    おいて、 前記テーブルに登録するクロス率をパラメータとした単
    位長さ当たりのカップリング容量は、前記隣接配線の密
    度およびクロス配線の密度を変えた任意の数のモデルに
    ついて求めることを特徴とする半導体装置の設計方法。
  7. 【請求項7】 請求項2記載の半導体装置の設計方法に
    おいて、 前記容量増分(ΔCp)を求める際は、 前記総容量(Ctotal)のうち、前記隣接配線によ
    って増加した単位長さ当たりの容量増分をクロス率をパ
    ラメータとしてテーブルに事前に登録しておき、 前記配置・配線後のレイアウト情報から実際のクロス率
    を算出し、この算出したクロス率に対応する単位長さ当
    たりの容量増分を前記テーブルから内外挿処理によって
    求め、前記着目配線の長さを乗じて前記容量増分(ΔC
    p)を求めることを特徴とする半導体装置の設計方法。
  8. 【請求項8】 請求項7記載の半導体装置の設計方法に
    おいて、 前記テーブルに登録するクロス率をパラメータとした単
    位長さ当たりの容量増分は、クロス配線の密度を変えた
    任意の数のモデルについて求めることを特徴とする半導
    体装置の設計方法。
  9. 【請求項9】 請求項2記載の半導体装置の設計方法に
    おいて、 前記総容量(Ctotal)に含まれる対グランド容量
    は、前記着目配線が存在することによって生じる基本容
    量と、クロス配線によって生じるクロス容量増分と、隣
    接配線によって生じるパラレル容量増分とに分けて定義
    することを特徴とする半導体装置の設計方法。
  10. 【請求項10】 請求項3、4、5、6、7または8記
    載の半導体装置の設計方法において、 前記着目配線および前記隣接配線は、配線断面のアスペ
    クト比が1ないしそれ以上であることを特徴とする半導
    体装置の設計方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006107517A (ja) * 2004-10-08 2006-04-20 Fujitsu Ltd クロストークを考慮したタイミング分析のためのシステム、方法及び論理装置
US7191420B2 (en) 2004-06-07 2007-03-13 Fujitsu Limited Net/wiring selection method, net selection method, wiring selection method, and delay improvement method

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6907586B1 (en) * 2001-10-02 2005-06-14 Lsi Logic Corporation Integrated design system and method for reducing and avoiding crosstalk
US6973632B1 (en) * 2002-06-11 2005-12-06 Synplicity, Inc. Method and apparatus to estimate delay for logic circuit optimization
JP4314162B2 (ja) * 2004-06-17 2009-08-12 富士通株式会社 ノイズチェック方法および装置並びにノイズチェックプログラムおよび同プログラムを記録したコンピュータ読取可能な記録媒体
US7181710B2 (en) * 2004-06-28 2007-02-20 Lsi Logic Corporation Device for estimating cell delay from a table with added voltage swing
JP2006227762A (ja) * 2005-02-15 2006-08-31 Nec Electronics Corp 半導体集積回路の設計方法、および半導体集積回路の設計装置
US7308662B2 (en) * 2005-06-15 2007-12-11 International Business Machines Corporation Capacitance modeling
US7475372B2 (en) * 2005-07-06 2009-01-06 International Business Machines Corporation Methods for computing Miller-factor using coupled peak noise
US7805693B2 (en) * 2008-02-15 2010-09-28 International Business Machines Corporation IC chip design modeling using perimeter density to electrical characteristic correlation
JP5747734B2 (ja) * 2011-08-17 2015-07-15 富士通株式会社 遅延時間計算プログラム、装置及び方法
KR20130076029A (ko) * 2011-12-28 2013-07-08 삼성전자주식회사 집적 회로의 커플링 효과 해석 방법
US11080457B1 (en) * 2020-03-18 2021-08-03 Cadence Design Systems, Inc. Layer assignment and routing based on resistance or capacitance characteristic

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2824361B2 (ja) 1992-06-09 1998-11-11 三菱電機株式会社 クロストーク検証装置
JPH06120343A (ja) 1992-10-08 1994-04-28 Fujitsu Ltd 配線容量演算装置及び配線容量算出方法
US5469366A (en) * 1993-09-20 1995-11-21 Lsi Logic Corporation Method and apparatus for determining the performance of nets of an integrated circuit design on a semiconductor design automation system
JPH086990A (ja) 1994-04-19 1996-01-12 Hitachi Ltd 配線負荷に対するデバイスの駆動特性の評価方法及び静電容量の評価方法
US5761076A (en) * 1994-04-19 1998-06-02 Hitachi, Ltd. Method for evaluating a driving characteristic of a device for a wiring, based upon lower order coefficients of series expansion form of complex admittance of the wiring
JPH0877243A (ja) 1994-07-05 1996-03-22 Hitachi Ltd 負荷容量演算方法、ディレイ演算方法、及び半導体集積回路の設計方法
JP2671823B2 (ja) 1994-10-12 1997-11-05 日本電気株式会社 遅延時間算出装置
US5790415A (en) * 1996-04-10 1998-08-04 Pullela; Satyamurthy Complementary network reduction for load modeling
US5787008A (en) * 1996-04-10 1998-07-28 Motorola, Inc. Simulation corrected sensitivity
JP3925980B2 (ja) * 1997-03-04 2007-06-06 株式会社ルネサステクノロジ ゲート遅延計算装置およびゲート遅延計算方法
JP3175653B2 (ja) * 1997-07-18 2001-06-11 日本電気株式会社 クロストークエラー改善方式及び方法
JP3065285B2 (ja) 1997-09-18 2000-07-17 日本電気株式会社 自動配置配線装置および自動配置配線方法
JP3127877B2 (ja) 1998-03-10 2001-01-29 日本電気株式会社 配線容量算出装置
US6418401B1 (en) * 1999-02-11 2002-07-09 International Business Machines Corporation Efficient method for modeling three-dimensional interconnect structures for frequency-dependent crosstalk simulation
US6314546B1 (en) * 1999-03-08 2001-11-06 Silicon Graphics, Inc. Interconnect capacitive effects estimation
US6353917B1 (en) * 1999-07-16 2002-03-05 Silicon Graphics, Inc. Determining a worst case switching factor for integrated circuit design
JP2001093982A (ja) * 1999-09-22 2001-04-06 Hitachi Ltd 配線容量計算方法、クロストークディレイ計算方法、およびそれらのデータを記憶したコンピュータ読み取り可能な記憶媒体
US6434731B1 (en) * 1999-10-26 2002-08-13 International Business Machines Corporation Automated placement of signal distribution to diminish skew among same capacitance targets in integrated circuits
US6536022B1 (en) * 2000-02-25 2003-03-18 Sun Microsystems, Inc. Two pole coupling noise analysis model for submicron integrated circuit design verification
JP2002117092A (ja) * 2000-10-05 2002-04-19 Fujitsu Ltd 半導体集積回路装置の設計方法、及び設計装置
US6496960B1 (en) * 2000-10-27 2002-12-17 International Business Machines Corporation Driving point model utilizing a realizable reduced order circuit for determining a delay of a gate driving an interconnect with inductance
US6594805B1 (en) * 2001-11-13 2003-07-15 Lsi Logic Corporation Integrated design system and method for reducing and avoiding crosstalk

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7191420B2 (en) 2004-06-07 2007-03-13 Fujitsu Limited Net/wiring selection method, net selection method, wiring selection method, and delay improvement method
US7600205B2 (en) 2004-06-07 2009-10-06 Fujitsu Limited Net/wiring selection method, net selection method, wiring selection method, and delay improvement method
US7647576B2 (en) 2004-06-07 2010-01-12 Fujitsu Limited Net/wiring selection method, net selection method, wiring selection method, and delay improvement method
JP2006107517A (ja) * 2004-10-08 2006-04-20 Fujitsu Ltd クロストークを考慮したタイミング分析のためのシステム、方法及び論理装置
JP4634269B2 (ja) * 2004-10-08 2011-02-16 富士通株式会社 クロストークを考慮したタイミング分析のためのシステム、方法及び論理装置

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