JP2671823B2 - 遅延時間算出装置 - Google Patents
遅延時間算出装置Info
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- JP2671823B2 JP2671823B2 JP6245736A JP24573694A JP2671823B2 JP 2671823 B2 JP2671823 B2 JP 2671823B2 JP 6245736 A JP6245736 A JP 6245736A JP 24573694 A JP24573694 A JP 24573694A JP 2671823 B2 JP2671823 B2 JP 2671823B2
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- capacitance value
- wiring
- rate
- wirings
- adjacency
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Description
【０００１】
【産業上の利用分野】本発明は遅延時間算出装置に関
し、特に用途特定集積回路装置（Ａｐｐｌｉｃａｔｉｏ
ｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒ
ｃｕｉｔ；以下、ＡＳＩＣと呼ぶ）等のセミカスタムＬ
ＳＩの配線遅延時間計算に用いる遅延時間算出装置に関
する。
し、特に用途特定集積回路装置（Ａｐｐｌｉｃａｔｉｏ
ｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒ
ｃｕｉｔ；以下、ＡＳＩＣと呼ぶ）等のセミカスタムＬ
ＳＩの配線遅延時間計算に用いる遅延時間算出装置に関
する。
【０００２】
【従来の技術】自動配置配線でチップ設計をするＡＳＩ
Ｃでは、機能ブロック（２入力ナンドゲート、フリップ
フロップ等）の遅延時間はライブラリとして事前に確定
している値を用いる。だが、配線長はチップ設計が完了
するまでは確定しない。チップレイアウトが終わり配線
の実際の長さ（以下、実配線長と呼ぶ）がわかった時点
で、機能ブロックの遅延時間に実配線長による遅延時間
（以下、メディアディレイと呼ぶ）が加えられ、実チッ
プの遅延シミュレーションによる設計の検証（バックア
ノテーション）が可能になる。
Ｃでは、機能ブロック（２入力ナンドゲート、フリップ
フロップ等）の遅延時間はライブラリとして事前に確定
している値を用いる。だが、配線長はチップ設計が完了
するまでは確定しない。チップレイアウトが終わり配線
の実際の長さ（以下、実配線長と呼ぶ）がわかった時点
で、機能ブロックの遅延時間に実配線長による遅延時間
（以下、メディアディレイと呼ぶ）が加えられ、実チッ
プの遅延シミュレーションによる設計の検証（バックア
ノテーション）が可能になる。
【０００３】このとき、メディアディレイは実配線長と
単位配線容量値の積が基本となるが、従来のＡＳＩＣに
おいてはチップ上最もありそうな配線構造というものを
想定してこの単位配線容量の値を決定していた。例え
ば、１［ｍｍ］のアルミニウム配線を想定し、その配線
容量値は「配線１［ｍｍ］の基板に対する容量値」に
「同層配線と最小間隔で５００［μｍ］隣接することに
よる容量値」と「他の配線層と１００［μｍ］交差する
ことによる容量値」とを加えた仮想的な合成容量値とし
て事前に算出されていた。そして、この算出値は同一設
計基準で設計される全てのＡＳＩＣにわたって用いられ
ていた。
単位配線容量値の積が基本となるが、従来のＡＳＩＣに
おいてはチップ上最もありそうな配線構造というものを
想定してこの単位配線容量の値を決定していた。例え
ば、１［ｍｍ］のアルミニウム配線を想定し、その配線
容量値は「配線１［ｍｍ］の基板に対する容量値」に
「同層配線と最小間隔で５００［μｍ］隣接することに
よる容量値」と「他の配線層と１００［μｍ］交差する
ことによる容量値」とを加えた仮想的な合成容量値とし
て事前に算出されていた。そして、この算出値は同一設
計基準で設計される全てのＡＳＩＣにわたって用いられ
ていた。
【０００４】図９はかかる従来の遅延時間の算出手順を
示すフローチャートである。
示すフローチャートである。
【０００５】図において、従来は複数の設計例について
同一の手順で遅延時間を算出していたのであるが、ここ
では３つの設計例１〜３について遅延時間を算出するも
のとする。以下、設計例１を中心に説明する。
同一の手順で遅延時間を算出していたのであるが、ここ
では３つの設計例１〜３について遅延時間を算出するも
のとする。以下、設計例１を中心に説明する。
【０００６】まず最初に自動配置配線を行う（ステップ
７１）。次に、チップ上最もありそうな配線構造という
ものを想定して基本容量値ＣL を求める（ステップ７
２）。この基本容量値ＣL と実配線長との積にチップ内
の各ゲートの遅延時間を加えることにより、バックアノ
テーションによる遅延時間の計算を行う（ステップ７
３）。
７１）。次に、チップ上最もありそうな配線構造という
ものを想定して基本容量値ＣL を求める（ステップ７
２）。この基本容量値ＣL と実配線長との積にチップ内
の各ゲートの遅延時間を加えることにより、バックアノ
テーションによる遅延時間の計算を行う（ステップ７
３）。
【０００７】設計例２及び３についても同一の基本容量
値ＣL を用いて遅延時間の計算を行う（ステップ７４、
ステップ７５）。
値ＣL を用いて遅延時間の計算を行う（ステップ７４、
ステップ７５）。
【０００８】
【発明が解決しようとする課題】上述した手順によれば
仮想的な容量値を基に遅延時間を算出することができ
る。しかし、チップ内の全ての配線が上述した仮想的な
構造と同等である訳ではない。実際のＡＳＩＣ設計で
は、顧客の用途別にＬＳＩの構造は大きく異なる。よっ
て、上述の算出手順のようにＬＳＩ設計に供する配線容
量値を仮想的な構造によるただ一つ値とした場合、算出
された配線遅延時間には実際の値との誤差が多く含まれ
ることとなる。
仮想的な容量値を基に遅延時間を算出することができ
る。しかし、チップ内の全ての配線が上述した仮想的な
構造と同等である訳ではない。実際のＡＳＩＣ設計で
は、顧客の用途別にＬＳＩの構造は大きく異なる。よっ
て、上述の算出手順のようにＬＳＩ設計に供する配線容
量値を仮想的な構造によるただ一つ値とした場合、算出
された配線遅延時間には実際の値との誤差が多く含まれ
ることとなる。
【０００９】遅延時間算出の精度を上げる方法として、
特開平２―８７２７８号公報がある。これは、チップを
ある機能毎の領域（以下、ブロックと呼ぶ）に分けて、
そのブロック内で閉じる配線同士の交差数の実数をカウ
ントし配線容量値に反映させ、ブロック間の配線容量値
は経験値にて算出するというものである。
特開平２―８７２７８号公報がある。これは、チップを
ある機能毎の領域（以下、ブロックと呼ぶ）に分けて、
そのブロック内で閉じる配線同士の交差数の実数をカウ
ントし配線容量値に反映させ、ブロック間の配線容量値
は経験値にて算出するというものである。
【００１０】この方法では、顧客のチップ設計毎の配線
交差による影響が考慮されているが、それはブロック内
だけである。ブロック間の配線はブロック内の配線に比
べて総じて長くなる傾向にあり、単位長さ当りの容量値
の見当違いによる誤差は長い配線になればなるほど、メ
ディアディレイの大きなの大きな誤差となって現れると
いう欠点があった。
交差による影響が考慮されているが、それはブロック内
だけである。ブロック間の配線はブロック内の配線に比
べて総じて長くなる傾向にあり、単位長さ当りの容量値
の見当違いによる誤差は長い配線になればなるほど、メ
ディアディレイの大きなの大きな誤差となって現れると
いう欠点があった。
【００１１】また、この方法では、配線の、同層配線と
の隣接の有無による容量値の増加が全く考慮されていな
いという欠点があった。
の隣接の有無による容量値の増加が全く考慮されていな
いという欠点があった。
【００１２】計算によるとシリコン基板上に単独で配置
された、幅１．２［μｍ］のアルミニウム配線の単位容
量値は０．１１［ｐＦ／ｍｍ］である。しかし、その両
側の１．２［μｍ］離れたところに同様の配線が隣接し
た場合、その中央に位置する配線の単位容量値は０．１
７［ｐＦ／ｍｍ］となり、単独に敷設されたアルミニウ
ム配線の単位容量値に比べて約５０［％］の増加とな
る。すなわち、配線遅延計算精度向上させる上で隣接配
線の有無による配線容量値の増加は無視できない。よっ
て、特開平２―８７２７８号公報に開示されている方法
では、ＡＳＩＣの遅延時間算出精度を大きく向上させる
には至らないという欠点があった。
された、幅１．２［μｍ］のアルミニウム配線の単位容
量値は０．１１［ｐＦ／ｍｍ］である。しかし、その両
側の１．２［μｍ］離れたところに同様の配線が隣接し
た場合、その中央に位置する配線の単位容量値は０．１
７［ｐＦ／ｍｍ］となり、単独に敷設されたアルミニウ
ム配線の単位容量値に比べて約５０［％］の増加とな
る。すなわち、配線遅延計算精度向上させる上で隣接配
線の有無による配線容量値の増加は無視できない。よっ
て、特開平２―８７２７８号公報に開示されている方法
では、ＡＳＩＣの遅延時間算出精度を大きく向上させる
には至らないという欠点があった。
【００１３】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は遅延時間算出
精度を向上させることのできる遅延時間算出装置を提供
することである。
るためになされたものであり、その目的は遅延時間算出
精度を向上させることのできる遅延時間算出装置を提供
することである。
【００１４】
【課題を解決するための手段】本発明による遅延時間算
出装置は、配線板に含まれる全ての配線について他の配
線と隣接する比率である隣接率を算出する隣接率算出手
段と、前記配線板に含まれる全ての配線について他の配
線と交差する比率である交差率を算出する交差率算出手
段と、これら算出した隣接率及び交差率のうち夫々算出
頻度の高い隣接率及び交差率を基に前記配線板の代表容
量値を算出する代表容量値算出手段と、この算出された
代表容量値により前記配線板に含まれる全ての配線につ
いての遅延時間を求める遅延時間算出手段とを含むこと
を特徴とする。
出装置は、配線板に含まれる全ての配線について他の配
線と隣接する比率である隣接率を算出する隣接率算出手
段と、前記配線板に含まれる全ての配線について他の配
線と交差する比率である交差率を算出する交差率算出手
段と、これら算出した隣接率及び交差率のうち夫々算出
頻度の高い隣接率及び交差率を基に前記配線板の代表容
量値を算出する代表容量値算出手段と、この算出された
代表容量値により前記配線板に含まれる全ての配線につ
いての遅延時間を求める遅延時間算出手段とを含むこと
を特徴とする。
【００１５】
【作用】配線板に含まれる全ての配線について他の配線
と隣接する比率である隣接率を算出する。配線板に含ま
れる全ての配線について他の配線と交差する比率である
交差率を算出する。これら算出した隣接率及び交差率の
うち夫々算出頻度の高い隣接率及び交差率を基に配線板
の代表容量値を算出する。この算出された代表容量値に
より配線板に含まれる全ての配線についての遅延時間を
求める。
と隣接する比率である隣接率を算出する。配線板に含ま
れる全ての配線について他の配線と交差する比率である
交差率を算出する。これら算出した隣接率及び交差率の
うち夫々算出頻度の高い隣接率及び交差率を基に配線板
の代表容量値を算出する。この算出された代表容量値に
より配線板に含まれる全ての配線についての遅延時間を
求める。
【００１６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１７】図１は本発明の一実施例による遅延時間算
出装置における遅延時間算出手順を示すフローチャート
である。
出装置における遅延時間算出手順を示すフローチャート
である。
【００１８】ゲートアレイ等のＡＳＩＣの設計では、機
能を実現するためのトランジスタは予め配線板たるチッ
プ上に配置されているが、配線の接続を換えることで顧
客毎の機能を実現している。
能を実現するためのトランジスタは予め配線板たるチッ
プ上に配置されているが、配線の接続を換えることで顧
客毎の機能を実現している。
【００１９】図１に示されているように、同一のチップ
サイズで３つの設計例１〜３があれば、配線の接続状態
は互いに異なるものとなる。ＡＳＩＣでは、各設計を自
動配置配線プログラムを用いて行う。本発明では自動配
置配線で設計した配線結果の状態を、交差状態と隣接状
態というふたつのパラメータで解析する。
サイズで３つの設計例１〜３があれば、配線の接続状態
は互いに異なるものとなる。ＡＳＩＣでは、各設計を自
動配置配線プログラムを用いて行う。本発明では自動配
置配線で設計した配線結果の状態を、交差状態と隣接状
態というふたつのパラメータで解析する。
【００２０】図２には交差率の概念が示されている。Ａ
ＳＩＣでは、チップ上に配線用の仮想的な格子１０１〜
１０６が設定されており、全ての配線はこの格子上に形
成される。
ＳＩＣでは、チップ上に配線用の仮想的な格子１０１〜
１０６が設定されており、全ての配線はこの格子上に形
成される。
【００２１】いま、注目している配線２００が他の層の
配線と何格子分交差しているかをカウントすることによ
り、交差率を算出する。図２（ａ）では、第１層に配線
２００が形成され、この第１層より下の第２層に配線３
０２、３０４、３０５が形成されている。そして、注目
している配線２００が６格子分の長さがあり、そのうち
の３格子で他層の配線３０２、３０４、３０５と交差し
ている。これが交差率５０［％］の例である。
配線と何格子分交差しているかをカウントすることによ
り、交差率を算出する。図２（ａ）では、第１層に配線
２００が形成され、この第１層より下の第２層に配線３
０２、３０４、３０５が形成されている。そして、注目
している配線２００が６格子分の長さがあり、そのうち
の３格子で他層の配線３０２、３０４、３０５と交差し
ている。これが交差率５０［％］の例である。
【００２２】また、同図（ｂ）では、同じく第１層に配
線２００が形成され、この第１層より下の第２層に配線
３０１〜３０６が形成されている。したがって、注目し
ている配線２００は６格子で他層の配線３０１〜３０６
と交差している。これが交差率１００［％］の例であ
る。
線２００が形成され、この第１層より下の第２層に配線
３０１〜３０６が形成されている。したがって、注目し
ている配線２００は６格子で他層の配線３０１〜３０６
と交差している。これが交差率１００［％］の例であ
る。
【００２３】一方、図３には隣接率の概念が示されてい
る。
る。
【００２４】いま、注目している配線格子１０２上の配
線２００が最小ピッチの配線格子１０１又は１０３上で
どの程度同層の配線と隣接しているかを測定することに
より、隣接率を算出する。図２（ａ）では、注目してい
る配線２００より同層配線４０１の方が長い。したがっ
て、配線２００の片側全てに同層配線４０１が隣接して
いるため、隣接率は１００［％］である。
線２００が最小ピッチの配線格子１０１又は１０３上で
どの程度同層の配線と隣接しているかを測定することに
より、隣接率を算出する。図２（ａ）では、注目してい
る配線２００より同層配線４０１の方が長い。したがっ
て、配線２００の片側全てに同層配線４０１が隣接して
いるため、隣接率は１００［％］である。
【００２５】また、同図（ｂ）では、注目している配線
２００より同層配線４０１及び４０２の方が長い。した
がって、配線２００の両側全てに同層配線４０１及び４
０２が隣接しているため、隣接率は２００［％］であ
る。
２００より同層配線４０１及び４０２の方が長い。した
がって、配線２００の両側全てに同層配線４０１及び４
０２が隣接しているため、隣接率は２００［％］であ
る。
【００２６】以上のような方法でチップ上の全ての配線
について隣接率及び交差率を算出し、図４及び図５に示
されているような交差率ヒストグラム及び隣接率ヒスト
グラムを得る。すなわち、図４では横軸側に配線の交差
率が０〜１００［％］まで１０［％］毎に区分けされて
おり、この区分けされた交差率毎の配線度数（本数）が
縦軸側に累算されている。同様に、図５では横軸側に配
線の隣接率が０〜２００［％］まで２０［％］毎に区分
けされており、この区分けされた隣接率毎の配線度数
（本数）が縦軸側に累算されている。
について隣接率及び交差率を算出し、図４及び図５に示
されているような交差率ヒストグラム及び隣接率ヒスト
グラムを得る。すなわち、図４では横軸側に配線の交差
率が０〜１００［％］まで１０［％］毎に区分けされて
おり、この区分けされた交差率毎の配線度数（本数）が
縦軸側に累算されている。同様に、図５では横軸側に配
線の隣接率が０〜２００［％］まで２０［％］毎に区分
けされており、この区分けされた隣接率毎の配線度数
（本数）が縦軸側に累算されている。
【００２７】この例では、図４に示されているように、
交差率４０［％］の配線の本数が最も多いことがわか
る。また、図５に示されているように、隣接率１４０
［％］の配線の本数が最も多いことがわかる。
交差率４０［％］の配線の本数が最も多いことがわか
る。また、図５に示されているように、隣接率１４０
［％］の配線の本数が最も多いことがわかる。
【００２８】つまり、これらヒストグラムの分布解析に
より、最も算出頻度の高い交差率及び隣接率を得るので
ある。特に頻度の差がない場合は、加重平均値を交差率
及び隣接率とする。以上のような方法で交差率及び隣接
率を実際のチップから得た後、次の計算式（１）を用い
ることにより夫々の設計例を代表する基本配線容量値、
すなわち代表容量値を求める。
より、最も算出頻度の高い交差率及び隣接率を得るので
ある。特に頻度の差がない場合は、加重平均値を交差率
及び隣接率とする。以上のような方法で交差率及び隣接
率を実際のチップから得た後、次の計算式（１）を用い
ることにより夫々の設計例を代表する基本配線容量値、
すなわち代表容量値を求める。
【００２９】 基本配線容量値＝対基板容量値 ＋基本交差容量値×（１ｍｍ当りの交差箇所数） ×（交差率／１００） ＋基本隣接容量値×（隣接率／１００）［ｐＦ／ｍｍ］ …（１） なお、対基板容量値、基本交差容量値、基本隣接容量値
に相当する配線容量値は予めそのＡＳＩＣを作成する配
線パラメータを用いて計算しておく。
に相当する配線容量値は予めそのＡＳＩＣを作成する配
線パラメータを用いて計算しておく。
【００３０】図１に戻り、設計例１を中心に説明する。
まず最初に従来と同様に自動配置配線を行う（ステップ
１１）。次に、チップ上の全ての配線の交差・隣接状態
を解析する（ステップ１２）。この解析により、図２に
示されている条件に従って交差率Ａ１を算出し、図３に
示されている条件に従って隣接率Ｂ１を算出する（ステ
ップ１３）。
まず最初に従来と同様に自動配置配線を行う（ステップ
１１）。次に、チップ上の全ての配線の交差・隣接状態
を解析する（ステップ１２）。この解析により、図２に
示されている条件に従って交差率Ａ１を算出し、図３に
示されている条件に従って隣接率Ｂ１を算出する（ステ
ップ１３）。
【００３１】この算出した交差率Ａ１及び隣接率Ｂ１を
上述の式（１）に代入して代表容量値Ｃ１を求める（ス
テップ１６）。
上述の式（１）に代入して代表容量値Ｃ１を求める（ス
テップ１６）。
【００３２】最後に、この求めた代表容量値Ｃ１と実配
線長との積にゲート遅延時間を加えることにより、設計
例１のバックアノテーションによる遅延時間の計算を行
う（ステップ１９）。
線長との積にゲート遅延時間を加えることにより、設計
例１のバックアノテーションによる遅延時間の計算を行
う（ステップ１９）。
【００３３】設計例２及び３についても、同様に交差率
Ａ２及び隣接率Ｂ２、交差率Ａ３及び隣接率Ｂ３を夫々
算出した後、各設計例における配線パラメータと共に上
述の式（１）に代入して代表容量値Ｃ２、Ｃ３を夫々求
める（ステップ１４→１７、ステップ１５→１８）。
Ａ２及び隣接率Ｂ２、交差率Ａ３及び隣接率Ｂ３を夫々
算出した後、各設計例における配線パラメータと共に上
述の式（１）に代入して代表容量値Ｃ２、Ｃ３を夫々求
める（ステップ１４→１７、ステップ１５→１８）。
【００３４】最後に、この求めた代表容量値Ｃ２、Ｃ３
と実配線長との積にゲート遅延時間を加えることによ
り、設計例２、設計例３のバックアノテーションによる
遅延時間の計算を夫々行う（ステップ２０、２１）。
と実配線長との積にゲート遅延時間を加えることによ
り、設計例２、設計例３のバックアノテーションによる
遅延時間の計算を夫々行う（ステップ２０、２１）。
【００３５】つまり、従来は全設計例について同一基本
容量値を用いていたのであるが、本発明では各設計例毎
に遅延時間を算出して遅延時間を算出しているのであ
る。
容量値を用いていたのであるが、本発明では各設計例毎
に遅延時間を算出して遅延時間を算出しているのであ
る。
【００３６】ここで、対基板容量値、基本交差容量値及
び基本隣接容量値の計算方法について説明する。これら
を算出するためには種々の計算式が知られているが、こ
こでは文献「デジタルＣＭＯＳの回路設計」、平野浩太
郎、富田昌宏著、コロナ社発行の１１５〜１１６頁に記
載されている式、文献「ＶＬＳＩ配線容量の実験的評価
と３次元シミュレータによる解析」、小野寿子、牛久幸
広、執行直之、電子情報通信学会技術研究報告、ＶＯ
Ｌ．８７，ＮＯ．１６６、４１〜４２頁（ＶＬＤ８７―
７１）１９８７に記載されている式について述べる。
び基本隣接容量値の計算方法について説明する。これら
を算出するためには種々の計算式が知られているが、こ
こでは文献「デジタルＣＭＯＳの回路設計」、平野浩太
郎、富田昌宏著、コロナ社発行の１１５〜１１６頁に記
載されている式、文献「ＶＬＳＩ配線容量の実験的評価
と３次元シミュレータによる解析」、小野寿子、牛久幸
広、執行直之、電子情報通信学会技術研究報告、ＶＯ
Ｌ．８７，ＮＯ．１６６、４１〜４２頁（ＶＬＤ８７―
７１）１９８７に記載されている式について述べる。
【００３７】まず、前者に記載されている式について述
べる。図７（ａ）に示されているように線長Ｌ、線幅
Ｗ、厚さＴの配線が厚さＨの酸化膜上に形成される場
合、単一の絶縁された配線の単位長当りの容量Ｃは、経
験による式 Ｃ＝ε0 εOX［１．１５（Ｗ／Ｈ）＋２．８（Ｔ／Ｈ）0.222 ］…（２） を用いることによって計算できる。なお、ε0 は真空中
の誘電率、εOXは酸化膜中の誘電率である。この式
（２）を用いれば、対基板容量値を算出することができ
る。ところでこの式（２）を、有限長の線の四すみが全
体の容量に与える影響を考慮するように修正すると、同
文献に記載されているように、 Ｃ＝ε0 εOX［１．１５（ＬＷ／Ｈ）＋１．４（２Ｗ＋２Ｌ）（Ｔ／Ｈ）0.22 2 ＋４．１２Ｈ（Ｔ／Ｈ）0.728 ］…（３） となる。
べる。図７（ａ）に示されているように線長Ｌ、線幅
Ｗ、厚さＴの配線が厚さＨの酸化膜上に形成される場
合、単一の絶縁された配線の単位長当りの容量Ｃは、経
験による式 Ｃ＝ε0 εOX［１．１５（Ｗ／Ｈ）＋２．８（Ｔ／Ｈ）0.222 ］…（２） を用いることによって計算できる。なお、ε0 は真空中
の誘電率、εOXは酸化膜中の誘電率である。この式
（２）を用いれば、対基板容量値を算出することができ
る。ところでこの式（２）を、有限長の線の四すみが全
体の容量に与える影響を考慮するように修正すると、同
文献に記載されているように、 Ｃ＝ε0 εOX［１．１５（ＬＷ／Ｈ）＋１．４（２Ｗ＋２Ｌ）（Ｔ／Ｈ）0.22 2 ＋４．１２Ｈ（Ｔ／Ｈ）0.728 ］…（３） となる。
【００３８】また、図７（ｂ）に示されているように線
長Ｌ、線幅Ｗ、厚さＴの２つの配線が厚さＨの酸化膜上
に平行に形成される場合、相互容量があるので、式
（２）をそのまま用いることはできない。すなわち、各
導体の容量Ｃa は、それ自身の固有の容量Ｃ
a (intrinsic) と他の導体の結合容量Ｃab(coupling)と
の和になる。
長Ｌ、線幅Ｗ、厚さＴの２つの配線が厚さＨの酸化膜上
に平行に形成される場合、相互容量があるので、式
（２）をそのまま用いることはできない。すなわち、各
導体の容量Ｃa は、それ自身の固有の容量Ｃ
a (intrinsic) と他の導体の結合容量Ｃab(coupling)と
の和になる。
【００３９】ここで、Ｃa (intrinsic) は、式（２）で
求められ、またＣab(coupling)は、 Ｃab(coupling)＝ε0 εOX［０．３３（Ｗ／Ｈ）＋０．８３（Ｔ／Ｈ）−０． ０７（Ｔ／Ｈ）0.222 ］（Ｓ／Ｈ）-1.34 …（４） となる。なお、Ｓは２つの平行導体の間の間隔である。
この式（４）を用いれば、基本隣接容量値を算出するこ
とができ、さらに同図（ｂ）を９０度回転させた配置を
考えれば、基本交差容量値を算出することができる。
求められ、またＣab(coupling)は、 Ｃab(coupling)＝ε0 εOX［０．３３（Ｗ／Ｈ）＋０．８３（Ｔ／Ｈ）−０． ０７（Ｔ／Ｈ）0.222 ］（Ｓ／Ｈ）-1.34 …（４） となる。なお、Ｓは２つの平行導体の間の間隔である。
この式（４）を用いれば、基本隣接容量値を算出するこ
とができ、さらに同図（ｂ）を９０度回転させた配置を
考えれば、基本交差容量値を算出することができる。
【００４０】次に、後者に記載されている式について述
べる。図８に示されているように、導体ｉとｊとの間の
容量Ｃijは、基準となるバイアス状態から導体ｉの電位
をΔＶｉ変化させ、それにより誘起される導体ｊの電荷
の変化量ΔＱｊを求めることにより、 ｉ≠ｊのとき、Ｃij＝−ΔＱｊ／ΔＶｉ…（５） ｉ＝ｊのとき、Ｃij＝ΔＱｊ／ΔＶｉ …（６） となる。電荷量は、導体ｊの表面積Ｓｊで電束密度を積
分して求めれば良い。電荷量が求まれば、式（５）又は
式（６）により容量Ｃijを求めることができる。この考
え方によれば、対基板容量値、基本交差容量値及び基本
隣接容量値を計算することができる。
べる。図８に示されているように、導体ｉとｊとの間の
容量Ｃijは、基準となるバイアス状態から導体ｉの電位
をΔＶｉ変化させ、それにより誘起される導体ｊの電荷
の変化量ΔＱｊを求めることにより、 ｉ≠ｊのとき、Ｃij＝−ΔＱｊ／ΔＶｉ…（５） ｉ＝ｊのとき、Ｃij＝ΔＱｊ／ΔＶｉ …（６） となる。電荷量は、導体ｊの表面積Ｓｊで電束密度を積
分して求めれば良い。電荷量が求まれば、式（５）又は
式（６）により容量Ｃijを求めることができる。この考
え方によれば、対基板容量値、基本交差容量値及び基本
隣接容量値を計算することができる。
【００４１】次に、式（１）を用いた具体的計算例を示
す。
す。
【００４２】今、第１層配線の配線幅が０．８［μ
ｍ］、配線ピッチが１．６［μｍ］、対基板容量値が
１．０９×１０-4［ｐＦ／μｍ］、基本交差容量値が
５．６０×１０-4［ｐＦ／１カ所］、基本隣接容量値が
５．６４×１０-5［ｐＦ／μｍ］であるとし、１［ｍ
ｍ］の第１層配線の基本配線容量値を求めると以下のよ
うになる。
ｍ］、配線ピッチが１．６［μｍ］、対基板容量値が
１．０９×１０-4［ｐＦ／μｍ］、基本交差容量値が
５．６０×１０-4［ｐＦ／１カ所］、基本隣接容量値が
５．６４×１０-5［ｐＦ／μｍ］であるとし、１［ｍ
ｍ］の第１層配線の基本配線容量値を求めると以下のよ
うになる。
【００４３】まず、１［ｍｍ］の配線が他層の配線と交
差する最大本数は、配線ピッチが１．６［μｍ］である
から、１／０．００１６＝６２５本である。そして、交
差率が４０［％］、隣接率が１４０［％］である。
差する最大本数は、配線ピッチが１．６［μｍ］である
から、１／０．００１６＝６２５本である。そして、交
差率が４０［％］、隣接率が１４０［％］である。
【００４４】よって、これらを式（１）に代入すれば、 基本配線容量値＝ １．０９×１０-4×１０3＋５．６
０×１０-4×６２５×０．４＋５．６４×１０-5×１０
3 ×１．４＝ ０．３２７９６≒ ０．３３［ｐＦ／ｍ
ｍ］ となる。
０×１０-4×６２５×０．４＋５．６４×１０-5×１０
3 ×１．４＝ ０．３２７９６≒ ０．３３［ｐＦ／ｍ
ｍ］ となる。
【００４５】また、第２層配線の配線幅が１．１［μ
ｍ］、配線ピッチが１．６［μｍ］、対基板容量値が
９．８７×１０-5［ｐＦ／μｍ］、基本交差容量値が
５．６０×１０-4［ｐＦ／１カ所］、基本隣接容量値が
７．９７×１０-5［ｐＦ／μｍ］であるとし、１［ｍ
ｍ］の第２層配線の基本配線容量値を求めると以下のよ
うになる。
ｍ］、配線ピッチが１．６［μｍ］、対基板容量値が
９．８７×１０-5［ｐＦ／μｍ］、基本交差容量値が
５．６０×１０-4［ｐＦ／１カ所］、基本隣接容量値が
７．９７×１０-5［ｐＦ／μｍ］であるとし、１［ｍ
ｍ］の第２層配線の基本配線容量値を求めると以下のよ
うになる。
【００４６】まず、１［ｍｍ］の配線が他層の配線と交
差する最大本数は、配線ピッチが１．６［μｍ］である
から、１／０．００１６＝６２５［本］である。そし
て、交差率が４０［％］、隣接率が１４０［％］であ
る。
差する最大本数は、配線ピッチが１．６［μｍ］である
から、１／０．００１６＝６２５［本］である。そし
て、交差率が４０［％］、隣接率が１４０［％］であ
る。
【００４７】よって、これらを式（１）に代入すれば、 基本配線容量値＝ ９．８７×１０-5×１０3＋５．６
０×１０-4×６２５×０．４＋７．９７×１０-5×１０
3 ×１．４＝ ０．３５０２８≒ ０．３５［ｐＦ］ となる。
０×１０-4×６２５×０．４＋７．９７×１０-5×１０
3 ×１．４＝ ０．３５０２８≒ ０．３５［ｐＦ］ となる。
【００４８】以上のように算出した基本配線容量値を用
いて全ての配線についての遅延時間を求めることによ
り、精度の高いＬＳＩ設計を行うことができるのであ
る。
いて全ての配線についての遅延時間を求めることによ
り、精度の高いＬＳＩ設計を行うことができるのであ
る。
【００４９】つまり本発明では、ＬＳＩを自動配置配線
プログラムを用いて、設計した結果のチップ上の多層配
線の隣接・交差状態を解析して、隣接状態分布、交差状
態分布を得るのである。そして、その解析したチップ上
の対基板配線容量値に対して、隣接・交差状態分布解析
から得られた、最も度数の多い隣接状態から得られる隣
接容量値と、最も度数の多い交差状態から得られる交差
容量値を加算することにより、その特定のＬＳＩを代表
する、メディアディレイ計算用の配線容量値を提供する
ものである。
プログラムを用いて、設計した結果のチップ上の多層配
線の隣接・交差状態を解析して、隣接状態分布、交差状
態分布を得るのである。そして、その解析したチップ上
の対基板配線容量値に対して、隣接・交差状態分布解析
から得られた、最も度数の多い隣接状態から得られる隣
接容量値と、最も度数の多い交差状態から得られる交差
容量値を加算することにより、その特定のＬＳＩを代表
する、メディアディレイ計算用の配線容量値を提供する
ものである。
【００５０】これにより、チップ内の単位長さ当りの配
線容量に、そのチップ固有の配線の粗密・混雑状況が反
映されることになる。よって、従来はＡＳＩＣの設計環
境を提供する側が想定していた唯一の配線容量値が、夫
々の特定のＬＳＩを代表する固有値にとってかわること
になる。
線容量に、そのチップ固有の配線の粗密・混雑状況が反
映されることになる。よって、従来はＡＳＩＣの設計環
境を提供する側が想定していた唯一の配線容量値が、夫
々の特定のＬＳＩを代表する固有値にとってかわること
になる。
【００５１】例えば、図４、図５のような交差・隣接の
分布を有するＬＳＩがあったなら、本発明によると配線
が基板に対して有する容量に４０［％］の交差率に相当
する容量値と１４０［％］の隣接率に相当する容量値と
を加え、そのＬＳＩの代表する固有の配線容量として設
計に供するのである。この場合、上述したように１［ｍ
ｍ］の第１層配線について考えると、０．３３［ｐＦ］
という値がそのチップを代表する値になる。
分布を有するＬＳＩがあったなら、本発明によると配線
が基板に対して有する容量に４０［％］の交差率に相当
する容量値と１４０［％］の隣接率に相当する容量値と
を加え、そのＬＳＩの代表する固有の配線容量として設
計に供するのである。この場合、上述したように１［ｍ
ｍ］の第１層配線について考えると、０．３３［ｐＦ］
という値がそのチップを代表する値になる。
【００５２】しかし、従来例のように、全てのチップに
同一の値を適用していた場合、例えば第１層配線につい
て０．２５［ｐＦ／ｍｍ］という固定値を用い場合と比
べると、そのチップの配線容量値の見積もり精度は約２
５［％］向上したことになる。 よって、ＡＳＩＣの設
計の際に本発明を適用することで、従来よりもより精度
の高いＬＳＩ設計を行うことができるのである。
同一の値を適用していた場合、例えば第１層配線につい
て０．２５［ｐＦ／ｍｍ］という固定値を用い場合と比
べると、そのチップの配線容量値の見積もり精度は約２
５［％］向上したことになる。 よって、ＡＳＩＣの設
計の際に本発明を適用することで、従来よりもより精度
の高いＬＳＩ設計を行うことができるのである。
【００５３】ところで、ＡＳＩＣチップは、場合により
いくつかの大きな領域に機能的に分割して設計される場
合がある。例えば、図６に示されているチップ５では、
大きく３つの領域（マクロと呼ぶ）６１〜６３に機能的
に分割されている。
いくつかの大きな領域に機能的に分割して設計される場
合がある。例えば、図６に示されているチップ５では、
大きく３つの領域（マクロと呼ぶ）６１〜６３に機能的
に分割されている。
【００５４】このＡＳＩＣのチップ５は、階層的に分割
して設計されたものである。この場合、それぞれのマク
ロ６１〜６３内では各論理ゲートの結びつきが強く、こ
れにより配線相互間の隣接・交差状態もその領域の大き
さ、縦横比、密度に大きく左右される。そこで、上述し
た式（１）を各マクロ毎の配線７１〜７３について適用
して配線容量値を算出すれば、マクロを無視してチップ
全体について式（１）を適用するよりも、より精度の高
いＬＳＩ設計を行うことができるのである。
して設計されたものである。この場合、それぞれのマク
ロ６１〜６３内では各論理ゲートの結びつきが強く、こ
れにより配線相互間の隣接・交差状態もその領域の大き
さ、縦横比、密度に大きく左右される。そこで、上述し
た式（１）を各マクロ毎の配線７１〜７３について適用
して配線容量値を算出すれば、マクロを無視してチップ
全体について式（１）を適用するよりも、より精度の高
いＬＳＩ設計を行うことができるのである。
【００５５】また、マクロ内だけでなく、マクロ間領域
８の配線について式（１）を適用して配線容量値を算出
すれば、同様により精度の高いＬＳＩ設計を行うことが
できる。
８の配線について式（１）を適用して配線容量値を算出
すれば、同様により精度の高いＬＳＩ設計を行うことが
できる。
【００５６】以上の場合、各マクロ上を通過する配線に
ついては夫々の領域で求められた代表容量値を用い、マ
クロ間配線９については夫々式（１）を用いて配線容量
値を求めれば良い。
ついては夫々の領域で求められた代表容量値を用い、マ
クロ間配線９については夫々式（１）を用いて配線容量
値を求めれば良い。
【００５７】したがって、請求項の記載に関連して本発
明はさらに次の態様をとりうる。
明はさらに次の態様をとりうる。
【００５８】（１）配線板内の特定領域に含まれる全て
の配線について他の配線と隣接する比率である隣接率を
算出する隣接率算出手段と、前記特定領域に含まれる全
ての配線について他の配線と交差する比率である交差率
を算出する交差率算出手段と、これら算出した隣接率及
び交差率のうち夫々算出頻度の高い隣接率及び交差率を
基に前記特定領域の代表容量値を算出する代表容量値算
出手段と、この算出された代表容量値により前記特定領
域に含まれる全ての配線についての遅延時間を求める遅
延時間算出手段とを含むことを特徴とする遅延時間算出
装置。
の配線について他の配線と隣接する比率である隣接率を
算出する隣接率算出手段と、前記特定領域に含まれる全
ての配線について他の配線と交差する比率である交差率
を算出する交差率算出手段と、これら算出した隣接率及
び交差率のうち夫々算出頻度の高い隣接率及び交差率を
基に前記特定領域の代表容量値を算出する代表容量値算
出手段と、この算出された代表容量値により前記特定領
域に含まれる全ての配線についての遅延時間を求める遅
延時間算出手段とを含むことを特徴とする遅延時間算出
装置。
【００５９】（２）配線板内の特定領域に含まれる全て
の配線について他の配線と隣接する比率である隣接率を
算出する隣接率算出手段と、前記特定領域に含まれる全
ての配線について他の配線と交差する比率である交差率
を算出する交差率算出手段と、配線同士が交差する交差
点１箇所当りの静電容量値である基本交差容量値と算出
頻度の高い交差率との積と、配線同士が隣接する隣接点
１箇所当りの静電容量値である基本隣接容量値と算出頻
度の高い隣接率との積と、その配線と前記配線板の基板
との間の静電容量値である対基板容量値との和により前
記代表容量値を算出する代表容量値算出手段と、この算
出された代表容量値により前記特定領域に含まれる全て
の配線についての遅延時間を求める遅延時間算出手段と
を含むことを特徴とする遅延時間算出装置。
の配線について他の配線と隣接する比率である隣接率を
算出する隣接率算出手段と、前記特定領域に含まれる全
ての配線について他の配線と交差する比率である交差率
を算出する交差率算出手段と、配線同士が交差する交差
点１箇所当りの静電容量値である基本交差容量値と算出
頻度の高い交差率との積と、配線同士が隣接する隣接点
１箇所当りの静電容量値である基本隣接容量値と算出頻
度の高い隣接率との積と、その配線と前記配線板の基板
との間の静電容量値である対基板容量値との和により前
記代表容量値を算出する代表容量値算出手段と、この算
出された代表容量値により前記特定領域に含まれる全て
の配線についての遅延時間を求める遅延時間算出手段と
を含むことを特徴とする遅延時間算出装置。
【００６０】（３）配線板内の特定領域に含まれる全て
の配線についてその配線が同層の配線と隣接しうる最大
隣接数に対する実際に隣接している隣接の程度により前
記隣接率を算出する前記隣接率算出手段と、前記特定領
域に含まれる全ての配線についてその配線が他層の配線
と交差しうる最大交差数に対する実際に交差している交
差数の比率により前記交差率を算出する交差率算出手段
と、これら算出した隣接率及び交差率のうち夫々算出頻
度の高い隣接率及び交差率を基に前記特定領域の代表容
量値を算出する代表容量値算出手段と、この算出された
代表容量値により前記特定領域に含まれる全ての配線に
ついての遅延時間を求める遅延時間算出手段とを含むこ
とを特徴とする遅延時間算出装置。
の配線についてその配線が同層の配線と隣接しうる最大
隣接数に対する実際に隣接している隣接の程度により前
記隣接率を算出する前記隣接率算出手段と、前記特定領
域に含まれる全ての配線についてその配線が他層の配線
と交差しうる最大交差数に対する実際に交差している交
差数の比率により前記交差率を算出する交差率算出手段
と、これら算出した隣接率及び交差率のうち夫々算出頻
度の高い隣接率及び交差率を基に前記特定領域の代表容
量値を算出する代表容量値算出手段と、この算出された
代表容量値により前記特定領域に含まれる全ての配線に
ついての遅延時間を求める遅延時間算出手段とを含むこ
とを特徴とする遅延時間算出装置。
【００６１】（４）配線板内の特定領域に含まれる全て
の配線について他の配線と隣接する比率である隣接率を
算出する隣接率算出手段と、前記特定領域に含まれる全
ての配線についてその配線が他層の配線と交差しうる最
大交差数に対する実際に交差している交差数の比率によ
り前記交差率を算出する交差率算出手段と、これら算出
した隣接率及び交差率のうち夫々算出頻度の高い隣接率
及び交差率を基に前記特定領域の代表容量値を算出する
代表容量値算出手段と、この算出された代表容量値によ
り前記特定領域に含まれる全ての配線についての遅延時
間を求める遅延時間算出手段とを含むことを特徴とする
遅延時間算出装置。
の配線について他の配線と隣接する比率である隣接率を
算出する隣接率算出手段と、前記特定領域に含まれる全
ての配線についてその配線が他層の配線と交差しうる最
大交差数に対する実際に交差している交差数の比率によ
り前記交差率を算出する交差率算出手段と、これら算出
した隣接率及び交差率のうち夫々算出頻度の高い隣接率
及び交差率を基に前記特定領域の代表容量値を算出する
代表容量値算出手段と、この算出された代表容量値によ
り前記特定領域に含まれる全ての配線についての遅延時
間を求める遅延時間算出手段とを含むことを特徴とする
遅延時間算出装置。
【００６２】
【発明の効果】以上説明したように本発明は、全ての配
線について隣接率及び交差率を算出し、この算出した隣
接率及び交差率のうち夫々算出頻度の高い隣接率及び交
差率を基に配線板の代表容量値を算出し、この代表容量
値により配線板に含まれる全ての配線についての遅延時
間を求めることにより、精度の高いＬＳＩ設計を行うこ
とができるという効果がある。
線について隣接率及び交差率を算出し、この算出した隣
接率及び交差率のうち夫々算出頻度の高い隣接率及び交
差率を基に配線板の代表容量値を算出し、この代表容量
値により配線板に含まれる全ての配線についての遅延時
間を求めることにより、精度の高いＬＳＩ設計を行うこ
とができるという効果がある。
【図１】本発明の実施例による遅延時間算出装置におけ
る遅延時間算出手順を示すフローチャートである。
る遅延時間算出手順を示すフローチャートである。
【図２】交差率の概念を示す図であり、（ａ）は交差率
５０［％］、（ｂ）は交差率１００［％］の場合を夫々
示す。
５０［％］、（ｂ）は交差率１００［％］の場合を夫々
示す。
【図３】隣接率の概念を示す図であり、（ａ）は隣接率
１００［％］、（ｂ）は隣接率２００［％］の場合を夫
々示す。
１００［％］、（ｂ）は隣接率２００［％］の場合を夫
々示す。
【図４】交差率分布のヒストグラム例を示す図である。
【図５】隣接率分布のヒストグラム例を示す図である。
【図６】ＡＳＩＣチップの概略構成図である。
【図７】対基板容量値、基本交差容量値及び基本隣接容
量値の計算方法の概略を示す図である。
量値の計算方法の概略を示す図である。
【図８】対基板容量値、基本交差容量値及び基本隣接容
量値の計算方法の概略を示す図である。
量値の計算方法の概略を示す図である。
【図９】従来の遅延時間算出手順を示すフローチャート
である。
である。
１０１〜１０６ 配線格子 ２００、３０１〜３０６、４０１、４０２ 配線
Claims (4)
- 【請求項１】 配線板に含まれる全ての配線について他
の配線と隣接する比率である隣接率を算出する隣接率算
出手段と、前記配線板に含まれる全ての配線について他
の配線と交差する比率である交差率を算出する交差率算
出手段と、これら算出した隣接率及び交差率のうち夫々
算出頻度の高い隣接率及び交差率を基に前記配線板の代
表容量値を算出する代表容量値算出手段と、この算出さ
れた代表容量値により前記配線板に含まれる全ての配線
についての遅延時間を求める遅延時間算出手段とを含む
ことを特徴とする遅延時間算出装置。 - 【請求項２】 前記代表容量値算出手段は、配線同士が
交差する交差点１箇所当りの静電容量値である基本交差
容量値と前記算出頻度の高い交差率との積と、配線同士
が隣接する隣接点１箇所当りの静電容量値である基本隣
接容量値と前記算出頻度の高い隣接率との積と、その配
線と前記配線板の基板との間の静電容量値である対基板
容量値との和により前記代表容量値を算出することを特
徴とする請求項１記載の遅延時間算出装置。 - 【請求項３】 前記隣接率算出手段は、その配線が同層
の配線と隣接しうる最大隣接数に対する実際に隣接して
いる隣接の程度により前記隣接率を算出することを特徴
とする請求項１記載の遅延時間算出装置。 - 【請求項４】 前記交差率算出手段は、その配線が他層
の配線と交差しうる最大交差数に対する実際に交差して
いる交差数の比率により前記交差率を算出することを特
徴とする請求項１記載の遅延時間算出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6245736A JP2671823B2 (ja) | 1994-10-12 | 1994-10-12 | 遅延時間算出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6245736A JP2671823B2 (ja) | 1994-10-12 | 1994-10-12 | 遅延時間算出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08110915A JPH08110915A (ja) | 1996-04-30 |
| JP2671823B2 true JP2671823B2 (ja) | 1997-11-05 |
Family
ID=17138044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6245736A Expired - Lifetime JP2671823B2 (ja) | 1994-10-12 | 1994-10-12 | 遅延時間算出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2671823B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10313058A (ja) * | 1997-05-13 | 1998-11-24 | Toshiba Corp | 半導体集積回路設計装置、半導体集積回路設計方法、半導体集積回路設計プログラムを記録したコンピュータ読み取り可能な記録媒体、及び、半導体集積回路製造方法 |
| JP3628973B2 (ja) | 2001-03-21 | 2005-03-16 | 株式会社日立製作所 | 半導体装置の設計方法 |
| US7386815B2 (en) * | 2005-10-27 | 2008-06-10 | International Business Machines Corporation | Test yield estimate for semiconductor products created from a library |
-
1994
- 1994-10-12 JP JP6245736A patent/JP2671823B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08110915A (ja) | 1996-04-30 |
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