JPH0877243A

JPH0877243A - 負荷容量演算方法、ディレイ演算方法、及び半導体集積回路の設計方法

Info

Publication number: JPH0877243A
Application number: JP7146824A
Authority: JP
Inventors: Akio Abe; 明夫阿部; Kazuo Tanaka; 一雄田中; Satoru Isomura; 悟磯村; Yuko Ito; 祐子伊藤; Toru Kobayashi; 徹小林
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-07-05
Filing date: 1995-05-22
Publication date: 1996-03-22

Abstract

(57)【要約】【目的】本発明の目的は、ディレイ計算の精度向上を
図ることにある。【構成】論理ゲートに入力される信号波形の入力立上
がり時間、入力立下がり時間、及び上記論理ゲートの出
力端子に結合された負荷容量をパラメータとして第１の
ディレイ値（８１）を求め、それに基づいてディレイテ
ーブルが形成される。そして容量負荷に代えて十分に長
い配線を論理ゲートの出力端子に接続した場合、第２の
ディレイ値を求め（８２）、この第２のディレイ値に対
応する負荷容量を上記ディレイテーブルから求め（８
３）、この対応する負荷容量を、配線の単位長さ当りの
容量で割ることにより、有効配線長を決定する（８
４）。この有効配線長を用いることで、論理ゲートに結
合された負荷容量の計算精度の向上、さらにはディレイ
値の計算精度の向上を図る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路（以下
「ＬＳＩ」という）におけるゲート負荷容量の演算方
法、ディレイ演算方法、さらにはＬＳＩの設計技術に関
し、例えばゲートアレイ方式やスタンダードセル方式の
ＬＳＩをワークステーションを用いて設計する場合に適
用して有効な技術に関する。

【０００２】

【従来の技術】ＬＳＩの自動レイアウト、すなわち自動
配置配線等においては、予めレイアウト設計されたセル
を使用して、半導体基板へのセルの配置並びにセルの端
子間の配線などが行われる。上記セルのレイアウトは、
予め設計された回路図を基に、人手或いは自動プログラ
ムを介して生成される。ゲートアレイ方式は、トランジ
スタの基本回路を行列方向に規則的、且つ、固定して配
置したチップを多くの品種のランダムロジックＬＳＩに
対して共通に使用する方法である。この方式では、各品
種に対して共通なウェーハを用意するために、各品種に
対して共通なマスクを使用して基板を作る。その後、用
意したウェーハに対して、各品種によって異なる配線マ
スクを使用して異なる機能のＬＳＩを作り、提供する。
このように、ウェーハプロセス工程の途中まで、各品種
に対して共通化を図ることにより、サンプルの試作期間
の短縮化を可能とすることのみならず、量産時点におい
ても所要数量の少ない品種への対応及び所要数量に変動
の多い品種に対する量産性の調整対応が容易となる。そ
して行列方向に簡素化されたチップレイアウトの構造は
論理素子の自動配置配線を容易ならしめる。

【０００３】本発明者は、本発明に先立って、ゲートア
レイ方式によるＬＳＩの設計工程について検討した。ゲ
ートアレイ方式によるＬＳＩの設計は、図２に示される
ように、先ず論理設計が行われ（ステップ２１）、次に
自動配置配線が行われ（ステップ２２）、しかる後に、
個々の論理ゲート及び配線についてのディレイの演算が
行われる（ステップ２３）。このディレイ演算では、配
線を負荷容量として見積るようにしており、得られたデ
ィレイ値に基づいて、上記ステップ２１の論理設計や、
上記ステップ２２の自動配置配線が適切であるか否かの
検証が行われる（ステップ２４）。この検証において、
個々の論理ゲート及び配線についてのディレイ値が許容
範囲に入っている場合には上記論理設計や自動配置配線
が適切に行われたと判断されるが（ＯＫ）、もし、得ら
れたディレイ値が許容範囲を逸脱する場合には、上記論
理設計や自動配置配線が適切ではないと判断され（Ｎ
Ｇ）、再び上記論理設計や自動配置配線が行われる。こ
のように、ディレイ演算結果に基づく検証を行うことに
より、論理設計や自動配置配線の適切化を図るようにし
ている。

【０００４】尚、ゲートアレイ方式のＬＳＩについて記
載された文献の例としては、昭和５９年１１月３０日に
株式会社オーム社より発行された「ＬＳＩハンドブック
（第４６０頁〜第４６７頁）」がある。

【０００５】

【発明が解決しようとする課題】上記ディレイ演算の際
には、配線を負荷容量として見積ることが考えられる。
この場合、その負荷容量を、配線の寄生容量の全部と次
段論理ゲートの入力端子の容量との和として考える。し
かしながら、このような考えに従って算出されたディレ
イ値と、実際の測定値とを比較してみると、ほとんどの
場合、算出値よりも実測値のほうが小さな値となり、特
に配線が長い場合には許容値を逸脱するほど、大きくず
れていることが確認された。そのようなディレイ値のず
れについて本願発明者らが検討したところ、その原因
は、図３に示されるように、ＬＳＩのデバイス性能の
向上により論理ゲート３１のスイッチ動作が高速化され
たこと、ＬＳＩの配線幅の縮小により配線抵抗Ｒが増
大されたこと、ＬＳＩのチップサイズの拡大により次
段論理ゲート３２，３３までの配線長が増大されたこ
と、にあるのが明らかとされた。

【０００６】すなわち、図４（ａ）に示されるように、
着目論理ゲート４１と次段論理ゲート４２とが、長さＬ
の信号配線４３によって結合されている場合を考える
と、この着目論理ゲート４１の入力端子から当該着目論
理ゲート４１の出力端子までのディレイ値ｔｐｄに対す
る負荷容量ＣL（図４（ｂ）参照）には、着目論理ゲー
ト４１の出力端子に結合された信号配線４３の配線容量
Ｃ1（単位配線長における容量）、及び次段論理ゲート
４２の入力端子容量Ｃinの全てが、必ずしも含まれない
ことに起因する。つまり、集中容量換算した場合の負荷
容量ＣLは、ＣL≦Ｃ1・Ｌ＋Ｃin と表され、配線長Ｌがある程度長い場合には、着目論理
ゲート４１の出力端子に結合された信号配線４３の配線
容量Ｃ1、及び次段論理ゲート４２の入力端子容量Ｃin
の一部だけが、負荷容量ＣLとして現れる、という現象
を生ずる。これは、図５に示されるように、配線長Ｌが
ある程度長い場合には、着目論理ゲートの出力端子から
見込まれる負荷容量ＣLが飽和してしまうからである。
つまり、配線長Ｌが長くなるに従い負荷容量ＣLが、破
線５１で示されるように増加するのではなく、実線５２
で示されるように、ある容量で飽和してしまう。この飽
和容量が実効的な負荷容量とされ、この値は論理ゲート
の負荷駆動能力、配線仕様などによって異なる。

【０００７】図６には、着目論理ゲートの出力端子から
配線容量が全部見える場合の有効負荷容量の物理的イメ
ージが示され、図７には、着目論理ゲートの出力端子か
ら配線容量が一部しか見えない場合の有効負荷容量の物
理的イメージが示される。尚、実際の回路動作では有限
の切り換わり時間があるが、説明の便宜上、図６，図７
においては、着目論理ゲートは、ＯＮ，ＯＦＦのみをす
るスイッチに置換えて示されている。

【０００８】着目論理ゲートから配線容量Ｃが全部見え
る場合には、図６に示されるように、スイッチ６１が閉
じて、配線の左端の電位レベルがＥボルトになるのとほ
ぼ同時、すなわち、回路の切り換わり時間より十分短い
時間内に配線の右端の電位レベルもＥボルトとなる。そ
れに対して、着目論理ゲートから配線容量Ｃが一部しか
見えない場合には、図７に示されるように、スイッチ７
１が閉じられて、配線の左端の電位レベルがＥボルトと
なっても右端の電位レベルは０ボルトのままで、なかな
かＥボルトに達しない。右端の電位レベルは、徐々にそ
の電位レベルが上昇し、やがてＥボルトとなる。つま
り、容量が全部見える領域７２，及び容量が一部見える
領域７３が有効負荷容量に相当し、容量が全く見えない
領域７４は、ディレイ演算において無関係とされる。換
言すれば、この容量が全く見えない領域７４の存在を考
慮しないと、正確なディレイ演算を行うことができな
い。

【０００９】上記のように、負荷容量ＣLが実際には飽
和してしまうにもかかわらず、上述したディレイ値算出
においては、上記のような負荷容量ＣLの飽和について
考慮されておらず、そのために、ディレイ値の正確な算
出が行われていないことが、本発明者らによって明らか
とされた。そして、算出されたディレイ値が実測値と大
きく異なるということは、図２に示される処理の流れに
おいて、ステップ２４における検証が適切に行われない
ことを意味し、この不適切な検証結果は論理設計や自動
配置配線にフィードバックされるから、設計者は、必要
以上に大きな駆動能力を有する論理ゲートを割り当てる
虞があり、かかる場合には的確な論理設計や自動配置配
線が困難になる。

【００１０】本発明の目的は、ディレイ演算の精度向上
を図るための技術を提供することにある。本発明の別の
目的は、ＬＳＩの論理設計や自動配置配線の検証を正確
に行うための技術を提供することにある。本発明の別の
目的は、ＬＳＩの論理設計や自動配置配線を的確に行う
ための技術を提供することにある。

【００１１】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１３】すなわち、第１手段として、着目論理ゲー
トの出力端子に結合された負荷容量をパラメータとして
上記着目論理ゲートのディレイ値をシミュレーションに
より求めることによりディレイテーブルを形成し、上記
容量負荷に代えて十分長い配線を上記着目論理ゲートの
出力端子に接続した場合の上記着目論理ゲートのディレ
イ値をシミュレーションにより求める。この場合、上記
充分長い配線は、配線抵抗と負荷容量とによる分布定数
として表されて、上記シミュレーションが行われる。こ
の求められたディレイ値に対応する負荷容量を上記ディ
レイテーブルから求め、この負荷容量を、配線の単位長
さ当りの容量で割ることにより、上記着目論理ゲートの
出力端子に結合される配線の有効配線長を決定し、それ
に基づいて着目論理ゲートの負荷容量を決定する。

【００１４】第２手段としては、上記着目論理ゲートに
結合された配線が複数のセグメントに分割して考えられ
る。自動配置配線による配線パターンに基づいて、分割
されたセグメント毎の容量が求められ、上記着目論理ゲ
ートの出力端子に結合された配線が、上記有効配線長に
到達するまでは、それまでの上記セグメントの配線容量
を加算することによって、上記着目論理ゲートの負荷容
量を決定する。

【００１５】第３手段においても、上記着目論理ゲート
に結合された配線は、複数のセグメントに分割して考え
られる。自動配置配線による配線パターンに基づいて、
セグメント毎の容量が求められ、上記着目論理ゲートの
出力端子に結合された配線が、上記有効配線長に到達し
ない場合には、配線に対応したセグメントの配線容量
と、配線を介して上記着目論理ゲートの出力端子に結合
された次段論理ゲートの入力端子容量とを加算すること
によって上記着目論理ゲートの負荷容量を決定する。

【００１６】第４手段においては、着目論理ゲートから
次段論理ゲートに至る配線パターンを含むネット形状に
基づいて、上記有効配線長が補正される。

【００１７】第５手段においては、上記負荷容量演算方
法によって決定された負荷容量が、着目論理ゲートの出
力端子に結合されるものとして、当該着目論理ゲートの
負荷ディレイ値が求められる。

【００１８】第６手段においては、半導体集積回路の論
理設計、及びこの論理設計に基づく自動配置配線が行わ
れ、この自動配置配線結果に基づいて、論理ゲート及び
配線についてのディレイ演算が行われ、このディレイ演
算結果に基づいて上記論理設計、及び自動配置配線の検
証が行われる。この場合において、上記の負荷容量演算
方法によって得られた負荷容量が、着目論理ゲートの出
力端子に結合されるものとして、当該着目論理ゲートの
負荷ディレイ値が求められる。

【００１９】

【作用】上記した第１手段によれば、上記容量負荷に代
えて配線を上記着目論理ゲートの出力端子に接続した場
合のディレイ値をシミュレーションにより求め、このデ
ィレイ値に対応する負荷容量を上記ディレイテーブルか
ら求め、この負荷容量が、配線の単位長さ当りの容量で
割られる。これにより、上記有効配線長の決定の容易化
が達成される。有効配線長は、着目論理ゲートと、それ
の後段に配置された次段論理ゲートとを結合する配線
が、ある程度長い場合に負荷容量が飽和することに着目
して導入される「有効負荷容量」なる概念を考慮するた
めのパラメータとされ、この有効配線長を用いて着目論
理ゲートの負荷容量を決定することは、当該負荷容量の
計算精度の向上、さらには当該負荷容量に基づいて行わ
れるディレイ演算精度の向上を達成する。

【００２０】上記した第２手段によれば、上記着目論理
ゲートの出力端子から上記有効配線長に到達するまでの
上記セグメントの配線容量が相互に加算される。これに
よって上記着目論理ゲートの負荷容量が決定される。配
線が有効配線長を越える場合、上記有効配線長を用い
て、負荷容量が決定され、実際の負荷容量に近い値を的
確に求めることができると共に、それを容易に求めるこ
とができる。

【００２１】上記した第３手段によれば、上記着目論理
ゲートの出力端子から上記有効配線長に到達するまでの
上記セグメントの配線容量と、配線を介して上記着目論
理ゲートの出力端子に結合された次段論理ゲートの入力
端子容量とが加算される。これによって上記着目論理ゲ
ートの負荷容量が決定され、着目論理ゲートの出力端子
から次段論理ゲートまでの信号配線長が、有効配線長よ
りも短い場合における負荷容量の決定の的確化、及び容
易化が達成される。

【００２２】上記した第４手段によれば、着目論理ゲー
トから次段論理ゲートに至る配線パターンを含むネット
形状に基づいて上記有効配線長が補正される。有効配線
長は、配線パターンのネット形状によって変化する。こ
の変化が是正されるため、演算精度の向上が達成され
る。

【００２３】上記した第５手段によれば、上記負荷容量
演算方法によって決定された負荷容量が、着目論理ゲー
トの出力端子に結合されるものとして、当該着目論理ゲ
ートの負荷ディレイ値が求められる。これにより、上記
負荷容量の決定における精度を向上させることができ、
負荷ディレイ値の演算精度の向上を達成できる。

【００２４】上記した第６手段によれば、自動配置配線
結果に基づいて、論理ゲート及び配線についてのディレ
イ演算を行い、このディレイ演算結果に基づいて上記論
理設計、及び自動配置配線の検証を行う場合において、
上記の負荷容量演算方法によって得られた負荷容量が、
着目論理ゲートの出力端子に結合されるものとして、当
該着目論理ゲートの負荷ディレイ値を求める。このこと
は、上記検証の的確化を図り、ＬＳＩの最適設計を可能
とする。

【００２５】

【実施例】図８には、本発明の一実施例方法が適用され
たワークステーションが示される。このワークステーシ
ョンは、ハードウェア的には、高性能マイクロプロセッ
サや大容量磁気ディスク、高解像度ディスプレイ、マウ
スを含む入力装置から成り、機能的には以下のように構
成される。

【００２６】上記ワークステーションにより達成される
機能は、回路図入力とレイアウト処理とに大別される。
前者の回路図入力処理には、回路図の入力から検証済み
の回路図及び結線情報のファイルを作成するまでの処理
が含まれ、また、後者のレイアウト処理には、作成され
た回路図からＬＳＩのレイアウト及びその配線を行い、
検証済みのマスクパターンを作成するまでの作業が含ま
れる。

【００２７】回路図入力処理について説明する。回路図
の入力及びその編集のために、回路図エディタ及びテキ
ストエディタ８０２が用意される。回路図エディタは、
ＬＳＩの階層化された回路図の入力さらにはそれの編集
のために使用され、テキストエディタはテキスト入力処
理さらにはそれの編集処理に使用される。回路図の入力
や編集には、必要に応じて回路図データベース８０３が
参照される。また、入力あるいは編集された回路図は、
回路図ルールチェッカ８０１によって配線不良や出力端
子同士の短絡等のチェックが行われる。そのようなチェ
ックにより発見された誤りは、設計者に直ちに報告され
ることによって修正が促される。また、回路シミュレー
タ８０４や、論理シミュレータ８０５、タイミングベリ
ファイヤ８０６を有し、それらによって、作成された回
路図の誤りやタイミングマージン不足が発見されるよう
になっている。これらにより、最終的には、誤りの無い
回路図が得られる。

【００２８】次に、上記のようにして得られた回路図・
結線情報８０７に基づいてレイアウト作業が行われる。
このレイアウトには、自動配置配線を可能とするための
自動ルーティング８０８や図面エディタ８１０が使用さ
れ、必要に応じてレイアウトデータベース８０９が参照
される。また、デザインルールチェッカ８１１や、電気
的ルールチェッカ８１２、回路図・レイアウト一致チェ
ッカ８１３などの各種チェッカにより、マスクの重なり
や、短絡箇所のチェック、レイアウトと回路図との一致
検査が行われ、もし、誤りが発見された場合には、上記
図面エディタ８１０などによって速やかに修正される。
そのようにしてＬＳＩのマスクレイアウト情報８１４が
得られる。

【００２９】次に、上記のようなワークステーションを
利用して、ゲートアレイ方式によるＬＳＩの設計を行う
場合について説明する。

【００３０】図２に示されるように、先ず、設計仕様に
従ってＬＳＩの論理設計が行われ（ステップ２１）、そ
の論理設計に基づく自動配置配線が行われ（ステップ２
２）、しかる後に、個々の論理ゲート及びそれに結合さ
れた配線についてのディレイ演算が行われる（ステップ
２３）。このディレイ演算では、後に詳述するように、
着目論理ゲートの基本ディレイ値、着目論理ゲートの出
力端子から見える負荷によるディレイ値及び着目論理ゲ
ートの出力端子から次段論理ゲートの入力端子までの配
線抵抗によるディレイ値が考慮される。そして、得られ
たディレイ値に基づいて、上記ステップ２１の論理設計
や、上記ステップ２２の自動配置配線が適切であるか否
かの検証が行われる（ステップ２４）。この検証におい
て、個々の論理ゲート及び配線についてのディレイ値が
許容範囲に入っている場合には上記論理設計や自動配置
配線が適切に行われたと判断されるが（ＯＫ）、もし、
得られたディレイ値が許容範囲を逸脱する場合には、上
記論理設計や自動配置配線が適切ではないと判断され
（ＮＧ）、かかる場合には、再び上記論理設計や自動配
置配線が行われる。そのように、ディレイ演算結果に基
づく検証を行うことにより、論理設計や自動配置配線の
適正化が図られる。

【００３１】着目論理ゲートの負荷ディレイ値を計算す
る際の負荷容量は、その論理ゲートの出力端子に結合さ
れている全ての配線の容量と、その配線に結合されてい
る全ての論理ゲートの入力端子の容量との和とされる。
しかしながら、その着目論理ゲートの負荷駆動能力が大
きく、しかも負荷としての配線の抵抗が大きいときに
は、負荷を大きく見積り過ぎる場合がある。

【００３２】論理ゲートの基本ディレイ値と負荷ディレ
イ値の和は、当該論理ゲートの入力信号がその論理ゲー
トのスレッショルドレベルを通過した時刻から、その論
理ゲートの出力信号が次段論理ゲートのスレッショルド
レベルに到達した時刻までの時間で定義される。論理ゲ
ートの負荷駆動能力が大きく、且つ、負荷としての配線
の抵抗が大きいときには、出力端子における波形が急峻
になる。換言すれば、出力信号立上がり時間／出力信号
立下がり時間（ｔｒo／ｔｆo：出力信号のレベルが８０
％になる時間／出力信号レベルが２０％になる時間）が
早くなるため、出力信号の波形がスレッショルドレベル
に到達するであろうと予め定義した時間では、負荷とし
ての配線のうち、遠く離れた部分については電位を変化
させることができなくなる。つまり、出力信号波形がス
レッショルドレベルに到達するであろうと予め定義した
時間においては、着目論理ゲートから、ある一定の距離
までの容量のみが有効とみなされる。そのため、着目論
理ゲートの負荷ディレイ値は、その論理ゲートの出力端
子に接続されている全ての配線容量を基に計算されたも
のより実際には小さくなる。

【００３３】したがって、配線を負荷容量として見積っ
て、ディレイ演算を行う場合に、負荷容量として配線の
寄生容量の全部と次段論理ゲートの入力端子の容量が、
回路動作に関与するものと考えると、ほとんどの場合、
実測値よりも計算値の方が大きな値となり、特に配線が
長い場合には許容値を逸脱するほど、計算値が大きくず
れてしまう。上記のように、着目論理ゲートと、それの
後段に配置された次段論理ゲートとが、長さＬの配線に
よって結合されている場合を考えると、配線長Ｌがある
程度長い場合には、負荷容量の飽和により、配線容量
や、次段論理ゲートの入力端子容量の一部のみが見え
る。このように負荷容量が飽和することに着目して、本
実施例では、実効的な負荷容量（「有効負荷容量」と称
することにする）という概念を導入し、この有効負荷容
量を考慮するための手段として「有効配線長」なるパラ
メータを導入する。すなわち、着目論理ゲートの出発点
からの配線長が、有効配線長の距離以内の場合には、配
線容量と次段論理ゲートの入力端子容量を全て負荷容量
として計算し、配線長が、有効配線長の距離以上の場合
には、有効配線長以上離れた配線の部分の容量や次段論
理ゲートの入力端子容量を全て負荷容量として取扱わな
いことにする。基本的には、配線を一定の長さ単位（セ
グメント単位）、又は分岐点単位に分割し、その単位毎
の容量を計算し、着目論理ゲートの出発点からの距離が
有効配線長になるまで加算していく方式をとる。それに
より負荷容量の計算精度の向上、さらには当該負荷容量
に基づいて行われるディレイ演算の精度向上を図ること
ができる。

【００３４】＜有効配線長Ｌmaxの決定手法＞上記有
効負荷容量を考慮するための手段としての有効配線長の
決定手法について説明する。

【００３５】図１には有効配線長Ｌmaxの算出の流れが
示されている。図１に示されるように、先ず、論理ゲー
トのディレイ見積りと、配線負荷付き論理ゲートのディ
レイ見積りが行われ（ステップ８１、ステップ８２）、
その結果の比較が行われる（ステップ８３）。そして、
その比較結果に基づいて、有効配線長Ｌmaxが決定され
る（ステップ８４）。上記各ステップについての詳細は
次に示されるとおりである。

【００３６】論理ゲートのディレイ見積り（ステップ
８１）について説明する。上記ステップ８１における論
理ゲートのディレイ見積りは、次のように行われる。図
９（ａ）に示されるように、入力信号の立上がり時間ｔ
ｒi、入力信号の立下がり時間ｔｆi、及び負荷容量ＣL
をパラメータにして、論理ゲート９２の入力端子Ｔｉか
ら出力端子Ｔｏに至るディレイ値ｔｐｄ0を、回路シミ
ュレーションによって見積る。この論理ゲートのディレ
イ見積りは、着目論理ゲートが複数個ある場合に、その
全てについて行われる。また、一つの論理ゲートにおい
て複数の入力端子又は出力端子を有する場合、基本的に
は各入力端子、出力端子の組み合わせ毎にディレイ見積
りが行われる。そのような回路シミュレーション結果か
ら、ディレイ値ｔｐｄ0のテーブルを形成する。このテ
ーブルには、入力信号の立上り時間ｔｒi、負荷容量ＣL
をパラメータとするもの、及び入力信号の立下がり時間
ｔｆi、負荷容量ＣLをパラメータとするものが含まれ
る。図９（ｂ）には、入力信号の立上がり時間ｔｒi、
負荷容量ＣLをパラメータとした場合のディレイテーブ
ルの例が示される。この例では、入力信号の立上がり時
間ｔｒiが、１００，２００，３００，６００，１００
０のように変化され、負荷容量ＣLが０，０．３，０．
６，１．０，１．５，２．０のように変化された場合の
ディレイ値ｔｐｄ0の変化が示される。例えば、入力立
上がり時間ｔｒi＝２００、負荷容量ＣL＝１．０の場合
のディレイ値ｔｐｄ0は１５５ｐｓ（ピコ・セコンド）
である。このようなディレイテーブルは、図８に示され
るワークステーションに搭載される、図示されていない
ＲＯＭ（リード・オンリ・メモリ）又はＲＡＭ（ランダ
ム・アクセス・メモリ）に形成され、入力信号の立上が
り時間ｔｒiの値とディレイ値ｔｐｄ0が与えられた場合
に、それに対応する負荷容量ＣLが速やかに得られるよ
うになっている。そのようにして形成されたディレイテ
ーブルは、有効配線長Ｌmaxの決定のため、上記ステッ
プ８３におけるテーブルとの照合において使用される
（図１参照）。このようなディレイテーブル形成は、着
目論理ゲート毎に行われるので、着目論理ゲートの数が
多い場合には膨大な回路シミュレーションを実施しなけ
ればならないが、以下の手順により比較的容易に、それ
を行うことができる。

【００３７】図１０にはディレイテーブル形成の流れが
示される。回路の種類毎に入力波形と負荷容量の変動範
囲が設定されると、それに基づいて、入力波形ファイル
１１、回路シミュレーション用回路記述ひな型ファイル
１２、負荷容量ファイル１３が合成される（ステップ１
４）。ここで、入力波形ファイル１１、回路シミュレー
ション用回路記述ひな型ファイル１２、負荷容量ファイ
ル１３は、図１１に示されるように、それぞれｉ個、ｊ
個、ｋ個の設定データが含まれる。上記入力波形ファイ
ルのｉ個には入力信号の立上がり時間ｔｒiについての
データ（ｉｒ個）、及び立下がり時間ｔｆiについての
データ（ｉｆ個）が含まれる。

【００３８】上記ステップ１４の合成処理により、ｉ×
ｊ×ｋ個の回路シミュレーション用実効用回路記述デー
タ１５が得られる。このデータ１５を取込んで回路シミ
ュレーションを実行し、ｉ×ｊ×ｋ個の論理ゲート毎の
ディレイ値ｔｐｄ計算結果を得る（ステップ１６）。そ
のようにして得られた論理ゲート毎のディレイ値ｔｐｄ
に関する出力ファイル１７を使用して、ｊ×２個のディ
レイテーブル１９が形成される（ステップ１８）。

【００３９】配線負荷付き論理ゲートのディレイの見
積り（ステップ８２）について説明する。図１２（ａ）
に示されるように、十分に長い信号配線４３を論理ゲー
ト４１に接続して、それに対する回路シミュレーション
を実施し、当該論理ゲート４１の入力端子Ｔｉから出力
端子Ｔｏまでのディレイ値ｔｐｄ1を求める。このと
き、十分に長い信号配線４３とは、経験的にＬＳＩチッ
プの１周長程度とされ、具体的は５０ｍｍ程度とされ
る。そのような信号配線４３は、図１２（ｂ）に示され
るように抵抗Ｒ1と容量Ｃ1との結合回路と等価である。
すなわち、分布定数で信号配線４３は表される。ここ
で、Ｒ1は単位長さ当りの配線抵抗、Ｃ1は単位長当りの
標準配線容量である。尚、入力信号の立上がり時間ｔｒ
i、入力信号の立下がり時間ｔｆiは、それぞれ当該ＬＳ
Ｉの標準値とされる。

【００４０】このように、十分に長い信号配線４３を論
理ゲートに接続した状態での回路シミュレーションが、
各論理ゲート毎に実施される。これにより、配線抵抗Ｒ
1、配線容量Ｃ1を分布定数として表した配線負荷が付い
た状態の論理ゲートのディレイが求められる。

【００４１】テーブル照合（ステップ８３）について
説明する。有効配線長Ｌmaxを決定するため、各論理ゲ
ート毎に上記ステップ８１で算出されたディレイ値ｔｐ
ｄ0と、上記ステップ８２で算出されたディレイ値ｔｐ
ｄ1との照合が行われる。図１３（ａ）には、図１２
（ａ）に示される回路の等価回路（分布定数で表した配
線の等価回路）が示される。

【００４２】上記ステップ８２の配線負荷付き論理ゲー
トのディレイ見積りにおいて、入力信号の立上がり時間
ｔｒi＝２００ｐｓの条件で実施された結果、ディレイ
値ｔｐｄ1＝１５５ｐｓが得られたものとする。このデ
ィレイ値ｔｐｄ1＝１５５ｐｓに対応する負荷容量ＣL
を、ディレイ値ｔｐｄ0のテーブル（図９（ｂ）参照）
から求める。その結果、負荷容量ＣL＝１．０ｐＦ（ピ
コ・ファラッド）が得られる。もし、ディレイ値ｔｐｄ
0のテーブルに該当するディレイ値ｔｐｄ1が存在しない
場合には、内挿、外挿によって、対応する値を求めるこ
とができる。例えば、図９（ｂ）に示されるテーブルに
おいて、入力信号の立上がり時間ｔｒi＝２００ｐｓ
（ピコ・セコンド）の条件下で、ディレイ値ｔｐｄ1＝
１３０ｐｓは存在しないが、その場合の負荷容量ＣL
は、ディレイ値ｔｐｄ1＝１２７ｐｓの場合の値と、デ
ィレイ値ｔｐｄ1＝１５５ｐｓの場合の値とから算出す
ることができる。

【００４３】上記のように、テーブルを参照して負荷容
量ＣLを求めるための照合は、各論理ゲート毎に行われ
る。

【００４４】有効配線長の決定（ステップ８４）につ
いて説明する。上記ステップ８３（図１参照）のテーブ
ル照合で求められた負荷容量は、有効負荷容量ＣL(eff)
とされる。この有効負荷容量ＣL(eff)を用いて、次式に
より有効配線長Ｌmaxを求める。Ｌmax＝ＣL(eff)／Ｃ1

【００４５】ここで、Ｃ1は単位長さ当りの標準配線容
量で、単位はｐＦ／ｍｍ（ピコ・ファラッド／ミリメー
トル）である。例えば、ＣL(eff)＝１．０ｐＦ、Ｃ1＝
０．２５ｐＦ／ｍｍとした場合、有効配線長Ｌmaxは、Ｌmax＝１．０／０．２５＝４．０ｍｍ（ミリメート
ル）となる。

【００４６】上記有効配線長Ｌmaxと、有効負荷容量ＣL
(eff)との関係は、図１３（ｂ）に示されるようにな
る。すなわち、図１３（ｂ）において５２で示されるよ
うに、配線長Ｌがある程度長い場合には負荷容量ＣLが
飽和するが、この飽和域の負荷容量ＣLが有効負荷容量
ＣL(eff)とされ、飽和開始点の配線長が有効配線長Ｌma
xとされる。論理ゲートの負荷駆動能力や、配線仕様に
よって有効負荷容量が異なるため、有効配線長Ｌmaxも
論理ゲートの負荷駆動能力や、配線仕様によって異な
る。それゆえ、有効配線長Ｌmaxは、各論理ゲートの負
荷駆動能力毎に決定され、必要に応じて参照可能とする
ため、システムのライブラリに登録される。尚、同図に
おいて５１で示されるのは、単位長さ当りの標準配線容
量Ｃ1と、配線長Ｌとの積であり、集中容量換算した場
合の負荷容量ＣLに等しい。

【００４７】図１４には、有効配線長Ｌmaxの具体例と
して、ＥＣＬ（エミッタ・カップルド・ロジック）のエ
ミッタホロワ電流値が、２．２ｍＡ（ミリ・アンペア）
の場合と、１．６ｍＡの場合との値が示される。尚、配
線仕様は１５Ω／ｍｍ（オーム／ミリメートル）とされ
る。

【００４８】エミッタホロワ電流値が、２．２ｍＡの場
合の出力波形の立上がり、立下がりに対する有効配線長
Ｌmaxは、それぞれ７ｍｍ、６ｍｍであり、エミッタホ
ロワ電流値が、１．６ｍＡの場合の出力波形の立上が
り、立下がりに対する有効配線長Ｌmaxは、それぞれ７
ｍｍ、１０ｍｍとされる。このようにエミッタホロワ電
流値が異なることは、負荷駆動能力が異なることであ
り、例え配線仕様が等しくても、有効配線長Ｌmaxは互
いに異なる。

【００４９】＜有効配線長Ｌmaxを適用したゲート負荷
容量算出手法＞次に、上記のようにして得られた有効
配線長Ｌmaxを用いることによって行われる負荷容量算
出について説明する。

【００５０】図１５には、図２に示されるステップ２３
のディレイ演算時における負荷容量算出手順が示され
る。図１５に示されるように、先ずセグメント毎の配線
容量の抽出が行われ（ステップ５０１）、しかる後に有
効配線長Ｌmaxの選択が行われる（ステップ５０２）。
そして選択された有効配線長Ｌmaxについての補正が行
われ（ステップ５０３）、補正後の有効配線長Ｌmaxに
対して、Ｌmaxに到達するまでの配線容量及び次段論理
ゲートの入力端子の容量の加算が行われる（ステップ５
０４）。その加算によりゲート負荷容量が決定される
（ステップ５０５）。上記各ステップの詳細は次に示さ
れる通りである。

【００５１】セグメント毎の配線容量の抽出（ステッ
プ５０１）について説明する。着目配線の配線容量は、
隣接配線の有無や、交差配線の有無によって異なる。従
って、ディレイ演算精度を向上させるには、配線容量の
標準値を使用するのではなく、セグメント毎の配線容量
を抽出して、それを使用する。つまり、図１６に示され
るように、着目論理ゲート４１から次段論理ゲート４２
までの信号配線１６１を複数のセグメント１６５〜１６
８に分割し、自動配線後の配線パターンから、セグメン
ト毎に隣接配線長、交差配線長などを抽出して、セグメ
ント毎の配線容量Ｃw1〜Ｃw4を決定する。配線容量Ｃw1
は、着目配線のみの単位長さ当りの容量とされ、配線容
量Ｃw2は、着目配線の単位長さ当りの容量と、それに平
行する隣接配線１６２との間で形成される容量とが加算
されたものとされる。配線容量Ｃw3は、着目配線の単位
長さ当りの容量と、それに平行する隣接配線１６２，１
６３との間で形成される容量とが加算されたものとされ
る。配線容量Ｃw4は、着目配線の単位長さ当りの容量
と、それに交差する配線１６４との間で形成される容量
とが加算されたものとされる。セグメント長、及び配線
の交差状態、配線の平行状態などは配線容量の発生要因
とされるので、それらは、ライブラリに登録しておく。
自動配線後の配線パターンからセグメント毎の配線容量
を決定する場合に、上記ライブラリ情報を参照すること
によって、セグメント長、配線の交差状態、配線の平行
状態を考慮した配線容量が得られる。

【００５２】上記セグメント毎の配線容量の抽出につい
て、さらに具体的に説明する。ここでは、説明の便宜
上、ＬＳＩチップの配線を３層構造とする。つまり、一
つのＬＳＩにおいて、最上位配線層ＡＬ３，中間配線層
ＡＬ２、最下位配線層ＡＬ１が積層されている。このと
き、最下位配線層ＡＬ１は、ＯＲ（オア）、ＮＯＲ（ノ
ア）などの論理機能を構成するため、トランジスタ、抵
抗、容量などの素子レベルの結線に使用される。中間配
線層ＡＬ２、及び最上位配線層ＡＬ３は、最下位配線層
ＡＬ１によって構成された論理ゲート間を結ぶ信号配線
として使用される。例えば、図１７に示されるように、
論理ゲート７０１と論理ゲート７０２とを結合するため
の配線は、中間配線層ＡＬ２、及び最上位配線層ＡＬ３
によって行われる。論理ゲート７０１と中間配線層ＡＬ
２との結合、及び論理ゲート７０２と中間配線層ＡＬ２
との結合は、それぞれスルーホール７０５（上記論理ゲ
ート７０１の出力端子とみなすことができる），７１２
（上記論理ゲート７０２の入力端子とみなすことができ
る）を介して行われる。また、論理ゲート７０１と論理
ゲート７０２とを結合するための配線において、中間配
線層ＡＬ２と最上位配線層ＡＬ３との結合は、スルーホ
ール７０６〜７１１が使用される。さらに、上記配線層
について、ＬＳＩチップのレイアウトパターンを参照し
ながら説明する。

【００５３】図１８には上記最下位配線層ＡＬ１と中間
配線層ＡＬ２との結合を示すレイアウトパターン例が示
される。上記論理ゲート７０１の一部を構成するトラン
ジスタＴＲが設けられている。このトランジスタＴＲの
中央部のコレクタ電極に最下位配線層ＡＬ１が結合さ
れ、その最下位配線層ＡＬ１の他端部にスルーホール７
０５が設けられている。このスルーホール７０５を介し
て上記最下位配線層ＡＬ１が、当該最下位配線層ＡＬ１
に対して交差するように形成された中間配線層ＡＬ２に
結合されている。

【００５４】図１９には上記中間配線層ＡＬ２と最上位
配線層ＡＬ３との結合を示すレイアウトパターンが示さ
れる。図１９において、縦方向に形成された中間配線層
ＡＬ２は、スルーホール７０６を介して、上記中間配線
層ＡＬ２に対して交差するように形成された最上位配線
層ＡＬ３に結合されている。中間配線層ＡＬ２と最上位
配線層ＡＬ３との結合によって、着目論理ゲート間を結
ぶ信号配線が形成される。

【００５５】図２０には、図１９のスルーホール７０６
の付近が拡大されて示される。図２０におけるＡ−Ａ´
線断面、及びＢ−Ｂ´線断面に着目すると、それぞれ図
２１（ａ），（ｂ）に示されるように、中間配線層ＡＬ
２と、論理ゲート形成のための最下位配線層ＡＬ１とが
対向することによって容量ＣＦが形成される。また、図
２０におけるＣ−Ｃ´線断面に着目すると、図２２
（ａ）に示されるように、中間配線層ＡＬ２と、それに
交差する最上位配線層ＡＬ３とが対向することによっ
て、容量ＣＸが形成される。さらに、図２０におけるＤ
−Ｄ´線断面に着目すると、図２２（ｂ）に示されるよ
うに、着目する最上位配線層ＡＬ３と、それに平行する
ように形成された最上位配線層ＡＬ３とが隣接すること
によって容量ＣＰが形成される。

【００５６】有効配線長Ｌmaxの選択（ステップ５０
２）について説明する。上記のように、論理ゲートの負
荷駆動能力別、配線仕様によって異なる有効配線長Ｌma
xは、論理ゲートの負荷駆動能力別、配線仕様別に、予
めライブラリに登録されている。論理ゲートの自動配置
配線（図２のステップ２２）の結果、論理ゲートの負荷
駆動能力、配線仕様が決定されるので、その負荷駆動能
力や配線仕様に基づいて、上記有効配線長Ｌmaxのライ
ブラリから、対応する有効配線長Ｌmaxが選択される。

【００５７】有効配線長Ｌmaxの補正（ステップ５０
３）について説明する。上記のように、有効配線長Ｌma
xが選択された後に、この有効配線長Ｌmaxの補正が行わ
れる。つまり、有効配線長Ｌmaxは、配線の途中に分岐
があったり、配線抵抗や配線容量が配線の途中でばらつ
くことによって変化する。つまり、配線パターンのネッ
ト形状によって有効配線長Ｌmaxが変るので、演算精度
向上のため、それを補正する。この補正は、具体的には
以下のように行われる。

【００５８】配線に分岐点があると、その分、配線容量
が増えるので、信号波形がなまる方向に有効配線長Ｌma
xがずれる。すなわち、ｔｒo／ｔｆo（出力立上がり時
間ｔｒoまたは出力立下がり時間ｔｆo）が大きくなるた
め、有効負荷容量を計算するための有効配線長Ｌmax
は、増大する方向にずれる。

【００５９】一例として、分岐が２本の場合と３本の場
合との補正について説明する。先ず、分岐がある場合の
標準分岐モデルを仮定して、標準有効配線長Ｌmax´を
求める。標準分岐モデルは、例えば図２３（ｃ）に示さ
れているように、分岐点とゲートの出力端子との間の距
離が、無視しえるような分岐配線である。このような標
準分岐モデルに対して、上述した方法により、有効配線
長Ｌmaxを求める。この求められた有効配線長Ｌmaxが、
標準有効配線長Ｌmax´として用いられる。

【００６０】図２３（ａ）に示されるように、着目論理
ゲート２３１から次段論理ゲート２３２，２３３に至る
信号配線が、それの途中で２本に分岐されている場合に
は、次式によって、有効配線長Ｌmaxを補正し、補正後
の有効配線長Ｌmax(eff)を得ることができる。Ｌmax(eff)＝Ｌmax＋(κ・Ｌ1´・Ｌ2´)／Ｌmax

【００６１】また、図２３（ｂ）に示されるように、着
目論理ゲート２３１から次段論理ゲート２３２，２３
３，２３５に至る信号配線が、それの途中で３本に分岐
されている場合には、次式によって、有効配線長Ｌmax
を補正し、補正後の有効配線長Ｌmax(eff)を得ることが
できる。Ｌmax(eff)＝Ｌmax＋κ(Ｌ1´・Ｌ2´＋Ｌ2´・Ｌ3´＋
Ｌ3´・Ｌ1´)／Ｌmax

【００６２】ここで、着目論理ゲート２３１から後段論
理ゲート２３３までの配線長が、有効配線長Ｌmaxより
短い場合には、つまり、Ｌ0＋Ｌx≦Ｌmax が成立する場合には、Ｌx´＝Ｌx とされる。着目論理ゲート２３１から後段論理ゲート２
３３までの配線長Ｌmaxが、有効配線長Ｌmaxより長い場
合には、つまり、Ｌ0＋Ｌx ＞Ｌmaxの場合には、Ｌx´＝Ｌmax−Ｌ0 とされる。ただし、Ｌの添字であるxは、1,2,3...など
の正の整数であり、図２３（ａ）〜（ｃ）における配線
Ｌ1，Ｌ2，Ｌ3の分岐された配線長を示す。Ｌ0は着目論
理ゲート２３１の出力端子から分岐点２３６までの距離
である。また、κは補正係数でり、次のように決定され
る。

【００６３】特に制限されないが、着目論理ゲートの出
力端子に結合された信号配線が分岐されていない場合の
有効配線長をＬmaxとし、着目論理ゲートの出力端子に
結合された信号配線が途中で分岐されている場合の有効
配線長（すなわち、上記標準有効配線長）をＬmax´と
するとき、補正係数κは、 κ＝（Ｌmax´−Ｌmax）／Ｌmax により求めることができる。有効配線長は、論理ゲート
の負荷駆動能力によって異なるため、論理ゲートの負荷
駆動能力毎に上式によって予め算出され、必要に応じて
参照可能とするためにライブラリに登録される。上記有
効配線長Ｌmaxの補正では、論理ゲートの負荷駆動能力
毎にライブラリ化された補正係数κが、着目論理ゲート
の負荷駆動能力に応じて選択的に使用される。分岐が２
本の場合と３本の場合とにおいて、補正係数κを同一の
値とすることができる。尚、分岐が３本の場合におい
て、そのうちの１本の分岐配線長が零の時に、分岐が２
本の場合の補正値と等しくなる。

【００６４】上記のようにして有効配線長Ｌmaxの補正
を行うことによって、配線の途中に分岐があったり、配
線抵抗や配線容量が配線の途中でばらつく場合でも、後
の負荷容量決定の信頼性の向上を図ることができる。

【００６５】負荷容量の算出（ステップ５０４，５０
５）について説明する。次に、上記のように補正された
有効配線長Ｌmax(eff)を用いてゲート負荷容量の算出を
行う場合について説明する。尚、以下の説明では、説明
の便宜上、補正された有効配線長をＬmaxとして示して
いるが、特に、ことわりの無い限り、以下の説明ではＬ
maxとして、補正後のＬmax(eff)が適用されるものと解
されたい。

【００６６】ゲート負荷容量の算出は、図２４（ａ）に
示されるように、着目論理ゲート２４６の出力端子から
次段論理ゲート２４７に向かって、有効配線長Ｌmaxに
到達するまでのセグメントの配線容量を加算していくこ
とによって行われる。一例として、着目論理ゲート２４
６の出力端子から次段論理ゲート２４７までの信号配線
が、セグメント２４１〜２４５に分割され、各セグメン
ト２４１〜２４５の配線容量がそれぞれＣ1，Ｃ2，Ｃ
3，Ｃ4，Ｃ5で示される場合について説明する。この例
では、セグメント２４１〜２４３までは有効配線長Ｌma
xに属するが、セグメント２４４については、その一部
のみが有効配線長Ｌmaxに含まれる。その場合、求めよ
うとするゲート負荷容量ＣXは、次式によって得られ
る。ＣX＝Ｃ1＋Ｃ2＋Ｃ3＋（Ｃ4・Ｌ2´／Ｌ´）つまり、セグメント配線容量Ｃ1〜Ｃ3までがそのまま加
算され、配線容量Ｃ4については、セグメント２４４の
有効配線長Ｌmaxに属する割合によって決定された容量
（Ｃ4・Ｌ2´／Ｌ´）が加算される。尚、有効配線長Ｌ
maxに属さない部分の配線容量〔Ｃ4・（Ｌ´−Ｌ2´）
／Ｌ´〕＋Ｃ5や、次段論理ゲート２４７の入力端子容
量は、加算されない。

【００６７】また図２４（ｂ）に示されるように、着目
論理ゲート２４６の出力端子から次段論理ゲート２４７
までの信号配線長が、有効配線長Ｌmaxよりも短い場合
には、当該信号配線における全ての配線容量と、次段論
理ゲート２４７の入力端子容量とを加算することによっ
て得られる。すなわち、この場合の負荷容量ＣXは、ＣX＝Ｃ1＋Ｃ2＋Ｃ3＋Ｃ4＋Ｃ5＋Ｃin によって得られる。ここで、Ｃinは、次段論理ゲート２
４７の入力端子の容量である。

【００６８】上記のようにして負荷容量が得られた後
に、各着目論理ゲートの入力立上がり時間ｔｒi／入力
立下がり時間ｔｆi別、負荷容量別のディレイ値が演算
され、その演算結果がライブラリに登録される。そし
て、後に行われる各パス毎のディレイ演算時には、その
値が各段毎に読出されて使用される。ＬＳＩ設計者は、
そのようにして得られるディレイ値を参照しながら、論
理設計や自動配置配線結果の検証（図２のステップ２
４）を行うことができるので、上記検証を正しく行うこ
とができる。

【００６９】図２５には、本実施例手法によるディレイ
演算の特性と、先に本発明者によって考えられた手法に
より求めた特性との関係が示されている。図２５におい
て、横軸は回路シミュレーションによるディレイ値、縦
軸は本実施例方式によるディレイ演算値である。回路シ
ミュレーション値が実測値と一致するものと仮定する
と、角度４５度で示されるラインが、実測値と、ディレ
イ演算値とが一致するラインである。つまり、この角度
４５度で示されるラインに近づくほど、ディレイ演算の
精度が高いことになる。

【００７０】計算に使用したＬＳＩは、ゲートアレイ方
式によるＬＳＩで、それに含まれる論理ゲートはＥＣＬ
（エミッタ・カップルド・ロジック）構成、配線仕様は
１５（Ω／ｍｍ）とされる。また、サイズは１１×１１
（ｍｍ²）で、比較的大きなＬＳＩである。先に考えた
手法の場合（×で示される）、±１０％の誤差範囲に入
らないのに対して、本実施例方式の場合（●で示され
る）には、±１０％の誤差範囲に抑えることができる。

【００７１】上記実施例によれば、以下の作用効果を得
ることができる。（１）論理ゲートの基本ディレイ値と
負荷ディレイ値の和は、当該論理ゲートの入力信号がス
レッショルドレベル通過した時刻から、その論理ゲート
の出力信号がスレッショルドレベルに到達した時刻まで
の時間で定義されるため、論理ゲートの負荷駆動能力が
大きく、且つ、負荷としての配線の抵抗が大きいときに
は、出力端子における波形が急峻になるため、出力信号
波形がスレッショルドレベルに到達するであろうと予め
定義した時間では、負荷としての配線のうち、遠く離れ
た部分については電位を変化させることができなくな
り、着目論理ゲートの負荷ディレイ値は、その論理ゲー
トの出力端子に接続されている全ての配線容量を基に計
算されたものより実際には小さい。そのため、ほとんど
の場合、実測値よりも計算値の方が大きな値となり、特
に配線が長い場合には許容値を逸脱するほど、計算値が
大きくずれてしまう。

【００７２】そこで、上記実施例では、着目論理ゲート
に入力される信号波形の入力立上がり時間ｔｒi、入力
立下がり時間ｔｆi、及び上記着目論理ゲートの出力端
子に結合された負荷容量をパラメータとして、着目論理
ゲートのディレイ値をシミュレーションにより求め（ス
テップ８１）、求められたディレイ値に基づいて上記着
目論理ゲートのディレイテーブルを形成する。そして、
容量負荷に代えて、容量と抵抗とを分布定数として表し
た配線へ着目論理ゲートの出力端子を接続した場合のデ
ィレイ値をシミュレーションにより求め（ステップ８
２）、このディレイ値に対応する負荷容量ＣLをディレ
イテーブルから求め（ステップ８３）、この負荷容量Ｃ
Lを、配線の単位長さ当りの容量Ｃ1で割ることにより、
有効配線長Ｌmaxを容易に決定することができる（ステ
ップ８４）。この有効配線長Ｌmaxは、着目論理ゲート
と、それの後段に配置された次段論理ゲートとを結合す
る配線が、ある程度長い場合に負荷容量が飽和すること
に着目して導入される「有効負荷容量」なる概念を考慮
するためのパラメータとされ、この有効配線長Ｌmaxを
用いて着目論理ゲートの負荷容量ＣXを決定することに
より、当該負荷容量ＣXの計算精度の向上、さらには当
該負荷容量ＣXに基づいて行われるディレイ演算の精度
向上を図ることができる。

【００７３】（２）着目論理ゲート２４６の出力端子か
ら有効配線長Ｌmaxに到達するまでのセグメントの配線
容量Ｃ1，Ｃ2，Ｃ3，…を加算することによって着目論
理ゲート２４６の負荷容量を決定することにより、負荷
容量決定の的確化、及び容易化を図ることができる。

【００７４】（３）着目論理ゲート２４６の出力端子か
ら有効配線長に到達するまでのセグメントの配線容量、
及び着目論理ゲートの出力端子に結合された次段論理ゲ
ートの入力端子容量Ｃ1，Ｃ2，Ｃ3，…を加算すること
によって着目論理ゲート２４６の負荷容量を決定するこ
とにより、着目論理ゲート２４６の出力端子から次段論
理ゲート２４７までの信号配線長が有効配線長Ｌmaxよ
りも短い場合における負荷容量決定の的確化、及び容易
化を図ることができる。

【００７５】（４）着目論理ゲート２４６から次段論理
ゲート２４７に至る配線パターンを含むネット形状に基
づいて有効配線長Ｌmaxを補正することにより、配線パ
ターンのネット形状によって有効配線長Ｌmaxが変化す
るのを是正することができ、それにより、負荷容量ＣX
やディレイ演算精度の向上を図ることができる。

【００７６】（５）上記のように決定された負荷容量Ｃ
Xが、着目論理ゲート２４６の出力端子に結合されるも
のとして、当該着目論理ゲート２４６の負荷ディレイ値
を求めることにより、負荷ディレイ値の演算精度の向上
を図ることができる。

【００７７】（６）ＬＳＩの自動配置配線結果に基づい
て、論理ゲート及び配線についてのディレイ演算を行
い、このディレイ演算結果に基づいて論理設計、及び自
動配置配線の検証を行う場合において、上記の負荷容量
演算によって得られた負荷容量ＣXが、着目論理ゲート
２４６の出力端子に結合されるものとして、当該着目論
理ゲートの負荷ディレイ値を求めることにより、論理設
計及び自動配置配線結果の検証の的確化を図ることがで
きるので、ＬＳＩの最適設計が可能とされる。つまり、
算出されたディレイ値が実測値と大きく異なる場合に
は、図２に示される処理の流れにおいて、ステップ２４
における検証が適切に行われないことを意味し、この不
適切な検証結果は論理設計や自動配置配線にフィードバ
ックされるから、設計者は、必要以上に大きな駆動能力
を有する論理ゲートを割り当てる虞があり、かかる場合
には、消費電力が不必要に増大されるなど、的確な論理
設計や自動配置配線が困難になるが、上記のように論理
設計及び自動配置配線結果の検証の的確化が図られるこ
とにより、必要以上に大きな駆動能力を有する論理ゲー
トを割り当てずに済む。そのような作用効果は、ＬＳＩ
のサイズが大きいほど、また、配線抵抗が大きいほど、
さらに論理ゲートの負荷駆動能力が大きいほど、顕著と
される。

【００７８】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００７９】例えば、上記実施例では、配線の分岐が２
本の場合と３本の場合とにおいて、補正係数κを同一の
値としたが、分岐本数に応じて最適な補正係数を求め、
それをテーブル化することによって、さらに計算精度の
向上を図るようにしても良い。

【００８０】また、上記実施例では入力立上がり時間ｔ
ｒi／入力立下がり時間ｔｆiを、そのＬＳＩの標準とし
ているが、この入力立上がり時間ｔｒi／入力立下がり
時間ｔｆiをパラメータとして得られた有効配線長Ｌmax
をライブラリに登録しておき、それを参照することによ
って、ディレイ演算の精度を、さらに向上させることが
できる。

【００８１】上記実施例では負荷ディレイ演算について
説明したが、ディレイ演算の場合、図２６に示されるよ
うに、着目論理ゲート１段当りのディレイを、基本ディ
レイと負荷ディレイの和（ｔｐｄA）と、配線抵抗ディ
レイ（ｔｐｄB）との和として求める。配線抵抗ディレ
イ演算についても、負荷ディレイ演算と同様に有効負荷
容量を考慮した演算方法を適用する。これによって、着
目論理ゲート１段当りのディレイの演算精度の向上が図
られる。さらに、着目論理ゲートの出力立上がり時間ｔ
ｒo／出力立下がり時間ｔｆoの演算にも、負荷ディレイ
演算と同一演算方法を適用し、次段論理ゲートの入力立
上がり時間ｔｒi／入力立下がり時間ｔｆiの演算精度の
向上が図られる。

【００８２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるゲート
アレイ方式のＬＳＩ設計をワークステーションで行う場
合について説明したが、本発明はそれに限定されるもの
ではなく、スタンダードセル方式のＬＳＩ設計をワーク
ステーションで行う場合や、ＣＡＤ（コンピュータ・エ
イデッド・デザイン）システム、ＤＡ（デザイン・オー
トメーション）を利用する場合に広く適用することがで
きる。

【００８３】本発明は、少なくともディレイ値算出を行
うことを条件に適用することができる。

【００８４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００８５】すなわち、容量負荷に代えて、容量と抵抗
とを分布定数として表した配線を着目論理ゲートの出力
端子に接続した場合のディレイ値をシミュレーションに
より求め、このディレイ値に対応する負荷容量をディレ
イテーブルから求め、この負荷容量を、配線の単位長さ
当りの容量で割ることにより、有効配線長の決定の容易
化が図られる。この有効配線長は、着目論理ゲートと、
それの後段に配置された次段論理ゲートとを結合する配
線が、ある程度長い場合に負荷容量が飽和することに着
目して導入される「有効負荷容量」なる概念を考慮する
ためのパラメータとされ、この有効配線長を用いて着目
論理ゲートの負荷容量を決定することにより、当該負荷
容量の計算精度の向上、さらには当該負荷容量に基づい
て行われるディレイ演算精度向上を図ることができる。

【００８６】着目論理ゲートの出力端子から有効配線長
に到達するまでのセグメントの配線容量を加算すること
によって着目論理ゲートの負荷容量を決定することによ
り、有効配線長を用いた負荷容量決定の的確化、及び容
易化を図ることができる。

【００８７】着目論理ゲートの出力端子から有効配線長
に到達するまでのセグメントの配線容量、及び着目論理
ゲートの出力端子に結合された次段論理ゲートの入力端
子容量を加算することによって着目論理ゲートの負荷容
量を決定することにより、着目論理ゲートの出力端子か
ら次段論理ゲートまでの信号配線長が有効配線長よりも
短い場合における負荷容量決定の的確化、及び容易化を
図ることができる。

【００８８】着目論理ゲートから次段論理ゲートに至る
配線パターンを含むネット形状に基づいて有効配線長を
補正することにより、配線パターンのネット形状によっ
て有効配線長が変化するのを是正することができ、それ
により、演算精度の向上を図ることができる。

【００８９】上記手法によって決定された負荷容量が、
着目論理ゲートの出力端子に結合されるものとして、当
該着目論理ゲートの負荷ディレイ値を求めることによ
り、負荷ディレイ値の演算精度の向上を図ることができ
る。

【００９０】自動配置配線結果に基づいて、論理ゲート
及び配線についてのディレイ演算を行い、このディレイ
演算結果に基づいて論理設計、及び自動配置配線の検証
を行う場合において、上記の負荷容量演算によって得ら
れた負荷容量が、着目論理ゲートの出力端子に結合され
るものとして、当該着目論理ゲートの負荷ディレイ値を
求めることにより、論理設計及び自動配置配線結果の検
証の的確化を図ることができるので、ＬＳＩの最適設計
が可能とされる。

【図面の簡単な説明】

【図１】本発明の一実施例方法における有効配線長Ｌma
xの算出のフローチャートである。

【図２】ＬＳＩの設計のフローチャートである。

【図３】ＬＳＩの設計におけるディレイ値算出に影響す
る要因の説明図である。

【図４】ＬＳＩにおける負荷容量の説明図である。

【図５】上記負荷容量の飽和を示す特性図である。

【図６】着目論理ゲートから配線容量が全部見える場合
の有効負荷容量の物理的イメージの説明図である。

【図７】着目論理ゲートから配線容量が一部しか見えな
い場合の有効負荷容量の物理的イメージの説明図であ
る。

【図８】本発明の一実施例方法が適用されたワークステ
ーションの全体的な機能ブロック図である。

【図９】ディレイ見積り説明のための論理回路、及びデ
ィレイテーブルについての説明図である。

【図１０】上記ディレイテーブルの形成のフローチャー
トである。

【図１１】上記ディレイテーブルの形成において使用さ
れる各種ファイルの説明図である。

【図１２】配線負荷付き論理ゲートのディレイ見積り説
明のための回路、及びその主要部の等価回路についての
説明図である。

【図１３】配線負荷付き論理ゲートの等価回路、及び有
効配線長と有効負荷容量の関係についての説明図であ
る。

【図１４】有効配線長Ｌmaxの具体例説明図である。

【図１５】ディレイ演算時における負荷容量算出手順の
フローチャートである。

【図１６】セグメント毎の配線容量の抽出説明のための
回路図である。

【図１７】セグメント毎の配線容量の抽出の説明図であ
る。

【図１８】最下位配線層ＡＬ１と中間配線層ＡＬ２との
結合を示すレイアウトパターン図である。

【図１９】中間配線層ＡＬ２と最上位配線層ＡＬ３との
結合を示すレイアウトパターン図である。

【図２０】図１９におけるスルーホール７０６付近の拡
大図である。

【図２１】配線層によって形成される容量についての説
明図である。

【図２２】配線層によって形成される容量についての説
明図である。

【図２３】有効配線長Ｌmaxの補正についての説明図で
ある。

【図２４】有効配線長Ｌmax(eff)を用いたゲート負荷容
量算出の説明図である。

【図２５】本実施例手法によるディレイ演算の特性を示
す特性図である。

【図２６】論理ゲート１段当りのディレイを、基本ディ
レイと負荷ディレイの和（ｔｐｄA）と、配線抵抗ディ
レイ（ｔｐｄB）との和として求める場合を説明するた
めの回路図である。

【符号の説明】

１１入力波形ファイル１２回路シミュレーション用回路記述ひな型ファイル１３負荷容量ファイル１５回路シミュレーション用実効用回路記述データ１７論理ゲート毎のディレイ値ｔｐｄに関する出力フ
ァイル１９ディレイテーブル３１，３２，３３論理ゲートＲ配線抵抗Ｔｉ入力端子Ｔｏ出力端子４１，４２論理ゲート４３信号配線６１，７１スイッチ７２容量が全部見える領域７３容量が一部見える領域７４容量が全く見えない領域１６１信号配線１６５，１６６，１６７，１６８セグメント２３１，２３２論理ゲート２３６分岐点２４１，２４２，２４３，２４４，２４５セグメント２４６，２４７，７０１，７０２論理ゲート７０５，７０６，７０７，７０８，７０９，７１０，７
１１，７１２スルーホールＴＲトランジスタＡＬ１最下位配線層ＡＬ２中間配線層ＡＬ３最上位配線層ＣＦ，ＣＸ，ＣＰ容量８０１回路図ルールチェッカ８０２回路図エディタ及びテキストエディタ８０３回路図データベース８０４回路シミュレータ８０５論理シミュレータ８０６タイミングベリファイヤ８０７回路図・結線情報８０８自動ルーティング８０９レイアウトデータベース８１０図面エディタ８１１デザインルールチェッカ８１２電気的ルールチェッカ８１３回路図・レイアウト一致チェッカ８１４ＬＳＩマスクレイアウト情報

───────────────────────────────────────────────────── フロントページの続き (72)発明者伊藤祐子東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者小林徹東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】その出力端子に結合される負荷容量を、
パラメータとして、論理ゲートのディレイ値をシミュレ
ーションにより求める第１ステップと、前記第１ステップにて求められたディレイ値とそれに対
応する負荷容量とを有するディレイテーブルを作成する
第２ステップと、前記論理ゲートの出力端子に配線が接続された状態で、
前記論理ゲートのディレイ値をシミュレーションにより
求める第３ステップと、前記第３ステップにより求められたディレイ値に対応す
る負荷容量を、前記第３ステップにより求められたディ
レイ値を基に、前記ディレイテーブルから求める第４ス
テップと、前記第４ステップにより求められた負荷容量を、前記配
線の単位長さ当たりの容量で割ることにより、前記論理
ゲートの出力端子に結合される配線の有効配線長を求め
る第５ステップと、前記第５ステップにより求めた有効配線長に基づいて、
前記論理ゲートの負荷容量を求める第６ステップと、を
含むことを特徴とする負荷容量演算方法。
【請求項２】前記第６ステップは、前記論理ゲートの
出力端子に結合される配線を、複数のセグメントに分割
し、配線パターンに基づいて、各セグメントの容量を求
めるステップと、前記配線の長さと、前記第５ステップで求めた前記有効
配線長とを比較し、前記配線の長さが前記有効配線長を
越える場合、前記有効配線長に到達するまでの前記配線
におけるセグメントの容量を加算することによって、前
記論理ゲートの負荷容量を求めるステップと、を含むこ
とを特徴とする請求項１記載の負荷容量演算方法。
【請求項３】前記第６ステップは、前記論理ゲートの
出力端子に結合される配線を、複数のセグメントに分割
し、配線パターンに基づいて、各セグメントの容量を求
めるステップと、前記配線の長さと、前記第５ステップで求めた前記有効
配線長とを比較し、前記配線の長さが前記有効配線長を
越えない場合、前記配線の容量と、前記配線を介して前
記論理ゲートの出力端子に結合される他の論理ゲートの
入力容量とを加算することによって、前記論理ゲートの
負荷容量を求めるステップと、を含むことを特徴とする
請求項１記載の負荷容量演算方法。
【請求項４】前記第５ステップは、前記配線のパター
ン形状に従って、前記有効配線長を補正するステップを
含むことを特徴とする請求項１記載の負荷容量演算方
法。
【請求項５】その出力端子に結合される負荷容量を、
パラメータとして、論理ゲートのディレイ値をシミュレ
ーションにより求める第１ステップと、前記第１ステップにて求められたディレイ値とそれに対
応する負荷容量とを有するディレイテーブルを作成する
第２ステップと、前記論理ゲートの出力端子に配線が接続された状態で、
前記論理ゲートのディレイ値をシミュレーションにより
求める第３ステップと、前記第３ステップにより求められたディレイ値に対応す
る負荷容量を、前記第３ステップにより求められたディ
レイ値を基に、前記ディレイテーブルから求める第４ス
テップと、前記第４ステップにより求められた負荷容量を、前記配
線の単位長さ当たりの容量で割ることにより、前記論理
ゲートの出力端子に結合される配線の有効配線長を求め
る第５ステップと、前記第５ステップにより求めた有効配線長に基づいて、
前記論理ゲートの負荷容量を求める第６ステップと、前記第６ステップにより求めた負荷容量が、前記論理ゲ
ートの出力端子に結合されているものとして、前記論理
ゲートのディレイ値を求める第７ステップと、を含むこ
とを特徴とするディレイ演算方法。
【請求項６】前記第６ステップは、前記論理ゲートの
出力端子に結合される配線を、複数のセグメントに分割
し、配線パターンに基づいて、各セグメントの容量を求
めるステップと、前記配線の長さと、前記第５ステップで求めた前記有効
配線長とを比較し、前記配線の長さが前記有効配線長を
越える場合、前記有効配線長に到達するまでの前記配線
におけるセグメントの容量を加算することによって、前
記論理ゲートの負荷容量を求めるステップと、を含むこ
とを特徴とする請求項５記載のディレイ演算方法。
【請求項７】前記第６ステップは、前記論理ゲートの
出力端子に結合される配線を、複数のセグメントに分割
し、配線パターンに基づいて、各セグメントの容量を求
めるステップと、前記配線の長さと、前記第５ステップで求めた前記有効
配線長とを比較し、前記配線の長さが前記有効配線長を
越えない場合、前記配線の容量と、前記配線を介して前
記論理ゲートの出力端子に結合される他の論理ゲートの
入力容量とを加算することによって、前記論理ゲートの
負荷容量を求めるステップと、を含むことを特徴とする
請求項５記載のディレイ演算方法。
【請求項８】前記第５ステップは、前記配線のパター
ン形状に従って、前記有効配線長を補正するステップを
含むことを特徴とする請求項５記載のディレイ演算方
法。
【請求項９】半導体集積回路の論理を設計し、この設
計に基づいて自動配置配線を行うステップと、前記自動配置配線の結果に基づいて、論理ゲート及び配
線についてのディレイ値を演算により求めるステップ
と、前記演算の結果に基づいて、前記論理の設計及び自動配
置配線の検証を行うステップと、を含む半導体集積回路
の設計方法であって、前記ディレイ値を演算により求め
るステップは、その出力端子に結合される負荷容量を、パラメータとし
て、論理ゲートのディレイ値をシミュレーションにより
求める第１ステップと、前記第１ステップにて求められたディレイ値とそれに対
応する負荷容量とを有するディレイテーブルを作成する
第２ステップと、前記論理ゲートの出力端子に配線が接続された状態で、
前記論理ゲートのディレイ値をシミュレーションにより
求める第３ステップと、前記第３ステップにより求められたディレイ値に対応す
る負荷容量を、前記第３ステップにより求められたディ
レイ値を基に、前記ディレイテーブルから求める第４ス
テップと、前記第４ステップにより求められた負荷容量を、前記配
線の単位長さ当たりの容量で割ることにより、前記論理
ゲートの出力端子に結合される配線の有効配線長を求め
る第５ステップと、前記第５ステップにより求めた有効配線長に基づいて、
前記論理ゲートの負荷容量を求める第６ステップと、前記第６ステップにより求めた負荷容量が、前記論理ゲ
ートの出力端子に結合されているものとして、前記論理
ゲートのディレイ値を求める第７ステップと、を含むこ
とを特徴とする半導体集積回路の設計方法。
【請求項１０】前記第６ステップは、前記論理ゲート
の出力端子に結合される配線を、複数のセグメントに分
割し、配線パターンに基づいて、各セグメントの容量を
求めるステップと、前記配線の長さと、前記第５ステップで求めた前記有効
配線長とを比較し、前記配線の長さが前記有効配線長を
越える場合、前記有効配線長に到達するまでの前記配線
におけるセグメントの容量を加算することによって、前
記論理ゲートの負荷容量を求めるステップと、を含むこ
とを特徴とする請求項９記載の半導体集積回路の設計方
法。
【請求項１１】前記第６ステップは、前記論理ゲート
の出力端子に結合される配線を、複数のセグメントに分
割し、配線パターンに基づいて、各セグメントの容量を
求めるステップと、前記配線の長さと、前記第５ステップで求めた前記有効
配線長とを比較し、前記配線の長さが前記有効配線長を
越えない場合、前記配線の容量と、前記配線を介して前
記論理ゲートの出力端子に結合される他の論理ゲートの
入力容量とを加算することによって、前記論理ゲートの
負荷容量を求めるステップと、を含むことを特徴とする
請求項９記載の半導体集積回路の設計方法。
【請求項１２】前記第５ステップは、前記配線のパタ
ーン形状に従って、前記有効配線長を補正するステップ
を含むことを特徴とする請求項９記載の半導体集積回路
の設計方法。