CN104376138A - 集成电路芯片的时序确定方法和装置 - Google Patents

Abstract

本发明提供一种集成电路芯片的时序确定方法和装置。该方法包括：分别对待设计集成电路芯片所包括的顶层模块和至少两个子模块进行综合、布局、生成时钟网络设计；根据子模块和顶层模块对应的时钟网络提取边界时序模型；若边界时序模型满足第一时序条件，则分别对子模块和顶层模块进行布线设计；根据布线后的子模块和顶层模块提取电参数模型；若电参数模型满足第二时序条件，则拼合子模块和顶层模块并提取晶体管模型；若晶体管模型满足第三时序条件则完成待设计集成电路芯片时序的确定。本发明提供的集成电路芯片的时序确定方法和装置，在集成电路芯片设计的不同阶段，提取不同的时序模型，实现了时序分析的速度和精度的平衡。

Description

集成电路芯片的时序确定方法和装置

技术领域

本发明涉及电力电子技术领域，尤其涉及一种集成电路芯片的时序确定方法和装置。

背景技术

集成电路芯片物理设计就是将以硬件语言（例如Verilog，VHDL）描述的功能模块通过设计映射为版图的过程。图1为传统的物理设计方法的流程图，如图1所示，传统的物理设计方法主要包括综合、布局、生成时钟网络、布线和签核分析五个阶段，对于前四个阶段，在每个阶段完成后，都要检查设计是否满足对应的各项设计规则，如果不满足，则返回前面的阶段重新设计优化，将可能出现的问题放在前面的阶段解决，以减少最后签核分析阶段的压力。

但随着集成电路规模的不断扩大，自动化设计工具受自身算法所能处理问题的规模的限制，不能一次处理规模较大的芯片的物理设计问题，因此规模较大的芯片大都采用层次化物理设计方法。图2为传统的层次化物理设计方法的流程图，如图2所示，首先根据功能将硬件语言描述的整体芯片分割为几个独立的子模块和一个顶层模块，顶层模块主要包含子模块之间的连接关系，对每个子模块采用传统的物理设计方法进行物理设计，子模块的物理设计可以并行进行，然后顶层模块调用设计好的子模块进行顶层模块物理设计，完成整体芯片的物理设计，最后对设计好的整体芯片进行时序分析，如果不满足时序要求，则返回前面的阶段重新设计优化。

但传统的层次化物理设计方法对子模块边界时序的刻画精度要求很高，如果放宽子模块边界约束，在拼合到顶层模块时，子模块与子模块之间会出现许多关键路径，影响边界时序的刻画精度；如果加紧子模块边界约束，会增加子模块的设计复杂度，也会由于过度约束带来不必要的面积和功耗浪费。为避免传统的层次化物理设计方法的上述缺点，人们提出了不断拼合反馈的层次化物理设计方法。图3为传统的不断拼合反馈的层次化物理设计方法的流程图，如图3所示，首先根据功能将硬件语言描述的整体芯片分割为几个独立的子模块和一个顶层模块，顶层模块主要包含子模块之间的连接关系，对每个子模块和顶层模块采用传统的物理设计方法进行物理设计，子模块和顶层模块并行设计，在每个重要节点，例如生成时钟网络后、布线后都将子模块和顶层模块拼合成整体来进行时序分析，如果不满足时序要求，则返回前面的阶段重新设计优化。该方法通过不断地拼合反馈来调整边界约束，避免在最后的签核分析阶段，子模块和子模块之间出现关键路径影响边界时序的刻画精度。

现有技术中，当采用不断拼合反馈的层次化物理设计方法对芯片进行设计时，大多采用简单的时序模型（黑盒模型或灰盒模型）或复杂的时序模型（电路模型）来进行静态时序分析，简单的时序模型分析速度快，精度低，复杂的时序模型分析速度慢，精度高，不能将分析时间和分析精度较好地结合起来，给物理设计的分析和反馈修改带来很大困难。

综上，现有技术存在如下缺陷：无法兼顾时序分析的速度和精度。

发明内容

本发明提供一种集成电路芯片的时序确定方法和装置，用以解决现有技术中存在的无法兼顾时序分析的速度和精度的问题。

一方面，本发明提供了一种集成电路芯片的时序确定方法，包括：

确定待设计集成电路芯片所包括的顶层模块和至少两个子模块中包括的门单元以及所述门单元在所述集成电路芯片上的位置，并确定所述门单元之间的逻辑连接关系，所述门单元包括逻辑单元和时序单元；

将所述集成电路芯片的时钟信号分布到所述子模块和所述顶层模块中的所述时序单元的时钟端，分别生成所述子模块和所述顶层模块对应的时钟网络；

根据所述子模块和所述顶层模块对应的时钟网络对所述子模块以及所述顶层模块进行拼合，得到第一拼合芯片，并提取所述第一拼合芯片的边界时序模型；

若所述第一拼合芯片的边界时序模型满足设定的第一时序条件，则确定所述子模块中包括的门单元之间的电连接关系以及所述顶层模块中包括的门单元之间的电连接关系；

根据所述子模块中包括的门单元之间的电连接关系以及所述顶层模块中包括的门单元之间的电连接关系对所述子模块以及所述顶层模块进行拼合，得到第二拼合芯片，并提取所述第二拼合芯片的电参数模型；

若所述第二拼合芯片的电参数模型满足设定的第二时序条件，则确定所述子模块中的门单元与所述顶层模块中的门单元之间的电连接关系；

根据所述子模块中的门单元与所述顶层模块中的门单元之间的电连接关系对所述子模块以及所述顶层模块进行拼合，得到第三拼合芯片，并提取所述第三拼合芯片的晶体管模型；

若所述第三拼合芯片的晶体管模型满足设定的第三时序条件，则确定所述第三拼合芯片的时序为所述待设计集成电路芯片的时序。

另一方面，本发明提供了一种集成电路芯片的时序确定装置，包括：

第一确定模块，用于确定待设计集成电路芯片所包括的顶层模块和至少两个子模块中包括的门单元以及所述门单元在所述集成电路芯片上的位置，并确定所述门单元之间的逻辑连接关系，所述门单元包括逻辑单元和时序单元；

分布模块，用于将所述集成电路芯片的时钟信号分布到所述子模块和所述顶层模块中的所述时序单元的时钟端，分别生成所述子模块和所述顶层模块对应的时钟网络；

第一提取模块，用于根据所述子模块和所述顶层模块对应的时钟网络对所述子模块以及所述顶层模块进行拼合，得到第一拼合芯片，并提取所述第一拼合芯片的边界时序模型；

第二确定模块，用于若所述第一拼合芯片的边界时序模型满足设定的第一时序条件，则确定所述子模块中包括的门单元之间的电连接关系以及所述顶层模块中包括的门单元之间的电连接关系；

第二提取模块，用于根据所述子模块中包括的门单元之间的电连接关系以及所述顶层模块中包括的门单元之间的电连接关系对所述子模块以及所述顶层模块进行拼合，得到第二拼合芯片，并提取所述第二拼合芯片的电参数模型；

第三确定模块，用于若所述第二拼合芯片的电参数模型满足设定的第二时序条件，则确定所述子模块中的门单元与所述顶层模块中的门单元之间的电连接关系；

第三提取模块，用于根据所述子模块中的门单元与所述顶层模块中的门单元之间的电连接关系对所述子模块以及所述顶层模块进行拼合，得到第三拼合芯片，并提取所述第三拼合芯片的晶体管模型；

第四确定模块，用于若所述第三拼合芯片的晶体管模型满足设定的第三时序条件，则确定所述第三拼合芯片的时序为所述待设计集成电路芯片的时序。

本发明提供的集成电路芯片的时序确定方法和装置，通过在完成集成电路芯片设计的不同阶段后，将子模块拼合到顶层模块，并提取不同的时序模型进行时序分析，实现了时序分析的速度和精度的平衡。

附图说明

图1为传统的物理设计方法的流程图；

图2为传统的层次化物理设计方法的流程图；

图3为传统的不断拼合反馈的层次化物理设计方法的流程图；

图4为本发明提供的集成电路芯片的时序确定方法一个实施例的流程示意图；

图5为本发明提供的集成电路芯片的时序确定方法又一个实施例的流程示意图；

图6为图5所示实施例中的边界时序模型的结构示意图；

图7为图5所示实施例中的电参数模型的结构示意图；

图8为本发明提供的集成电路芯片的时序确定装置一个实施例的结构示意图。

具体实施方式

下面通过具体的实施例及附图，对本发明的技术方案做进一步的详细描述。

图4为本发明提供的集成电路芯片的时序确定方法一个实施例的流程示意图。如图4所示，该方法可以包括：

S401，确定待设计集成电路芯片所包括的顶层模块和至少两个子模块中包括的门单元以及门单元在集成电路芯片上的位置，并确定门单元之间的逻辑连接关系，门单元包括逻辑单元和时序单元；

具体的，当集成电路规模较大时，自动化设计工具受自身算法所能处理问题的规模的限制，不能一次处理规模较大的芯片的物理设计问题，因此需要将硬件语言描述的待设计集成电路芯片（包括硬件语言描述的功能模块以及功能模块间的逻辑连接关系），按照功能分割为至少两个独立的子模块和一个顶层模块。其中，每个子模块包括若干个硬件语言描述的功能模块以及这些功能模块间的逻辑连接关系，顶层模块包括至少两个子模块之间的逻辑连接关系。本实施例中逻辑连接关系仅表示逻辑关系，不代表实际的金属走线。在顶层模块中预留有至少两个子模块的位置，但子模块的具体结构是不明确的。顶层模块中可以仅包含至少两个子模块之间的逻辑连接关系，还可以如子模块一样包含若干个功能模块以及这些功能模块间的逻辑连接关系。

进一步地，对确定的顶层模块以及至少两个子模块进行并行设计，首先分别对每个子模块以及顶层模块进行“综合”设计，即将每个子模块以及顶层模块中包含的硬件语言描述的功能模块映射为门单元，将硬件语言描述的功能模块之间的逻辑连接关系映射为门单元之间的逻辑连接关系。门单元主要包括逻辑单元（例如与门、或门、非门、与非门等）和时序单元（例如触发器等）。每个逻辑单元包括数据输入、输出端口，每个时序单元除包含数据输入、输出端口外，还包含时钟输入端口。其次，分别对每个子模块以及顶层模块进行“布局”设计，即按照每个子模块以及顶层模块中包含的门单元之间的逻辑连接关系，将这些门单元设置在芯片上合适的位置上。

S402，将集成电路芯片的时钟信号分布到子模块和顶层模块中的时序单元的时钟端，分别生成子模块和顶层模块对应的时钟网络；

具体的，分别对每个子模块以及顶层模块进行“综合”和“布局”设计之后，分别对每个子模块以及顶层模块进行“生成时钟网络”设计，即对时钟信号到每个子模块以及顶层模块中包含的时序单元的时钟路径进行金属布线，也即将集成电路芯片的时钟信号分布到子模块和顶层模块中的每个时序单元的时钟端（即时钟信号输入端）。由于集成电路芯片的时钟信号的数量一般较少，而时序单元的数量一般较大，因此当多个时序单元都由同一个时钟信号控制时，需要通过多级时钟单元（例如时钟缓冲器）将一个时钟信号分发为多个时钟信号以满足时序单元的需求。例如：1000个时序单元（例如触发器）都由同一个时钟信号Clock控制，则在用组合逻辑实现的时候，每个时钟单元（例如时钟缓冲器）最多驱动16个下级时钟单元（例如时钟缓冲器），这样就需要多级时钟单元（例如时钟缓冲器）将时钟信号Clock分发下去，1个时钟单元可以驱动下一级的16个时钟单元，这16个时钟单元又可以驱动再下一级的162个时钟单元，……，直至1000个时序单元中的每个时序单元都对应一个时钟单元。这里需要说明的是，时序单元可以对应任一级的时钟单元，例如：时钟信号Clock经1个时钟单元后被下一级的16个时钟单元分发为16个时钟信号，这16个时钟信号中的部分（例如2个）时钟信号可以直接输入至时序单元的时钟端，剩下的部分（例如14个）时钟信号可以被再下一级的16*14个时钟单元分发为16*14个时钟信号，……。

这些时钟单元、时序单元以及它们之间的时钟路径共同构成时钟网络，即子模块中的时序单元与对应的时钟单元以及它们之间的时钟路径共同构成子模块对应的时钟网络，顶层模块中的时序单元与对应的时钟单元以及它们之间的时钟路径共同构成顶层模块对应的时钟网络。

S403，根据子模块和顶层模块对应的时钟网络对子模块以及顶层模块进行拼合，得到第一拼合芯片，并提取第一拼合芯片的边界时序模型；

具体的，将子模块对应的时钟网络以及顶层模块对应的时钟网络进行拼合，得到该集成电路芯片完整的时钟网络，同时将子模块包含的门单元以及顶层模块包含的门单元拼合起来，得到第一拼合芯片。

通过提取该第一拼合芯片中已完成金属布线的时钟路径的寄生参数，以及尚未完成金属布线的数据路径的虚拟寄生参数，提取出边界时序模型，并将该边界时序模型的时序作为当前第一拼合芯片的时序。提取边界时序模型可以使用完整的时钟网络也可以使用简化的时钟网络，其中简化的时钟网络的形成过程具体参见图5所示实施例中的相关描述。

在此阶段采用边界时序模型的原因分析如下：

（1）该第一拼合芯片中的数据路径即门单元之间的路径尚未完成金属布线，只存在逻辑连接关系，无法采用电参数模型等更精确的模型来描述该第一拼合芯片。

（2）该第一拼合芯片中的时钟路径已经完成金属布线，能够比较精确地刻画时钟路径上的延迟，片上波动对时序的影响也能通过时钟路径反映出来，因此较为适合采用边界时序模型来描述该第一拼合芯片。

S404，若第一拼合芯片的边界时序模型满足设定的第一时序条件，则确定子模块中包括的门单元之间的电连接关系以及顶层模块中包括的门单元之间的电连接关系；

具体的，当第一拼合芯片的边界时序模型的时序满足设定的第一时序条件时，继续对每个子模块以及顶层模块进行“布线”设计，即对每个子模块中的数据路径以及顶层模块中的数据路径进行金属布线，也即确定子模块中包括的门单元之间的电连接关系，以及顶层模块中包括的门单元之间的电连接关系。

S405，根据子模块中包括的门单元之间的电连接关系以及顶层模块中包括的门单元之间的电连接关系对子模块以及顶层模块进行拼合，得到第二拼合芯片，并提取第二拼合芯片的电参数模型；

具体的，将完成金属布线的时钟路径构成的时钟网络与完成金属布线的子模块的数据路径（即子模块中包括的门单元之间的电连接关系）以及顶层模块的数据路径（即顶层模块中包括的门单元之间的电连接关系）进行拼合，得到第二拼合芯片。

可以根据该第二拼合芯片，提取整体的电参数模型，也可以根据每个子模块以及顶层模块，分别提取电参数模型，再拼合成整体的电参数模型。其中，分别提取电参数模型再拼合成整体的电参数模型的具体过程参见图5所示实施例中的相关描述。提取出电参数模型后，通过提取模型中已完成金属布线的时钟路径的寄生参数，以及已完成金属布线的数据路径的寄生参数确定该电参数模型的时序，并作为当前第二拼合芯片的时序。

在此阶段采用电参数模型的原因分析如下：

该第二拼合芯片中的数据路径和时钟路径均已完成金属布线，可以采用比边界时序模型更高精度的电参数模型，来提取数据路径和时钟路径上的寄生参数，并且电参数模型由于考虑了时钟路径与数据路径之间的耦合，以及数据路径与数据路径之间的耦合，因此时序分析结果相比于边界时序模型精度更高。

S406，若第二拼合芯片的电参数模型满足设定的第二时序条件，则确定子模块中的门单元与顶层模块中的门单元之间的电连接关系；

具体的，当第二拼合芯片的电参数模型的时序满足设定的第二时序条件时，要将完成“综合”、“布局”、“生成时钟网络”以及“布线”设计的子模块以及顶层模块进行拼合，需确定子模块中门单元与顶层模块中的门单元之间的电连接关系，即对子模块中的门单元与顶层模块中的门单元之间的数据路径进行金属布线。

S407，根据子模块中的门单元与顶层模块中的门单元之间的电连接关系对子模块以及顶层模块进行拼合，得到第三拼合芯片，并提取第三拼合芯片的晶体管模型；

具体的，将完成“综合”、“布局”、“生成时钟网络”、“布线”设计，以及子模块与顶层模块之间的布线设计的子模块以及顶层模块进行拼合，得到第三拼合芯片。

对第三拼合芯片进行包括时序分析在内的“签核分析”，其中，时序分析具体为：根据该第三拼合芯片，提取晶体管模型，可以对所有数据路径和时钟路径均提取晶体管模型，也可以仅对时序关键点（例如关键路径和时钟网络）提取晶体管模型，对非时序关键点提取其他时序模型来进行时序分析。其中，仅对时序关键点提取晶体管模型的具体过程参见图5所示实施例中的相关描述。

提取出晶体管模型后，提取该模型对应的数据路径和/或时钟路径的输入信号的上升沿和下降沿的时间延迟，并采用上升沿和下降沿具有时间延迟的输入信号对不同晶体管尺寸下的晶体管模型进行多次仿真，得到不同晶体管尺寸下晶体管模型的路径延迟的平均值和方差，平均值表示该第三拼合芯片的关键路径和/或时钟网络的时序，方差表示该第三拼合芯片的关键路径和/或时钟网络的时序的波动范围。

在此阶段采用晶体管模型的原因分析如下：

纳米工艺下，片上波动对集成电路芯片的时序有很大影响，其他时序模型无法模拟片上波动对集成电路芯片时序的影响，因此与实际流片后的结果有一定差距。而根据晶体管尺寸的波动对晶体管模型进行多次仿真，可以模拟片上波动对集成电路芯片时序的影响。

片上波动是指集成电路芯片上的工艺、温度、电压这三个参数的变化，片上波动使得芯片的性能与仿真得到的结果有所差别，是影响芯片性能和良率的重要因素。片上波动中的工艺变化是指在流片过程中，工艺变化带来的芯片上晶体管和互联线的参数（例如晶体管的阈值电压、沟道长度、栅氧厚度、沟道掺杂度，以及互连线的电容、电阻、厚度、高度等）变化。芯片“签核分析”时，片上波动带来的芯片性能的不确定性都用时间延迟的不确定性来表示。

S408，若第三拼合芯片的晶体管模型满足设定的第三时序条件，则确定第三拼合芯片的时序为待设计集成电路芯片的时序。

具体的，当第三拼合芯片的晶体管模型的时序满足设定的第三时序条件时，可以判断当前第三拼合芯片是满足时序要求的，之后可以对该第三拼合芯片进行流片验证。流片，即按照当前第三拼合芯片的设计，对集成电路芯片进行试生产，以验证当前第三拼合芯片的设计是否满足时序要求。

此处需要说明的是，三个时序条件（第一时序条件、第二时序条件和第三时序条件）是针对不同的设计阶段给予的时序约束条件，因为不同阶段得到的信息以及时序分析模型不一样，所以采用不同的时序约束。设计的初期由于很多信息不确定，如时钟树综合、单元布局和布线不确定，相应的时序模型也会比较简单一些，所以这三个时序条件一般会比最终流片时的时序约束条件要严格一些，而在这些信息逐步确定后，相应的时序约束条件也会相应的放宽，并接近最终的流片时序要求。这三个时序约束条件的设置与采用的工艺、设计方法、设计自身的特征紧密相关，其中大部分可以量化处理，还有一部分需要靠设计者的经验进行设置。

本实施例提供的集成电路芯片的时序确定方法，通过在完成集成电路芯片设计的不同阶段后，将子模块拼合到顶层模块，并提取不同的时序模型进行时序分析，实现了时序分析的速度和精度的平衡

图5为本发明提供的集成电路芯片的时序确定方法又一个实施例的流程示意图。如图5所示，该方法可以包括：

S501，确定待设计集成电路芯片所包括的顶层模块和至少两个子模块中包括的门单元以及门单元在集成电路芯片上的位置，并确定门单元之间的逻辑连接关系，门单元包括逻辑单元和时序单元；

S502，将集成电路芯片的时钟信号分布到子模块和顶层模块中的时序单元的时钟端，分别生成子模块和顶层模块对应的时钟网络；

S503，根据子模块和顶层模块对应的时钟网络对子模块以及顶层模块进行拼合，得到第一拼合芯片；

S504，提取第一拼合芯片的输入端口到第一拼合芯片中所包括的时序单元的第一路径延迟；分别提取第一拼合芯片的输入信号的上升沿和下降沿的第一时间延迟；提取第一拼合芯片中所包括的时序单元到第一拼合芯片的输出端口的第二路径延迟；提取第一拼合芯片中的输出端口的负载的第二时间延迟；提取第一拼合芯片的输入端口到输出端口的第三路径延迟；提取第一拼合芯片中与时序单元相关的时钟网络的第三时间延迟；根据第一路径延迟，第一时间延迟，第二路径延迟，第二时间延迟，第三路径延迟和第三时间延迟，确定第一拼合芯片的边界时序模型。

具体的，本步骤描述的是提取第一拼合芯片的包括简化的时钟网络的边界时序模型的具体过程。所谓简化的时钟网络，即将完整的时钟网络中与边界时序不相关的时序单元以及时钟单元删除，只保留与边界时序相关的时序单元以及时钟单元。简化时钟网络的具体过程如下：

（1）将完整时钟网络中的时钟单元（共N级）按照驱动级数依次标注为1到N；

（2）检查所有的时序单元，如果该时序单元与边界时序相关，则将该时序单元标注为“相关”，否则标注为“非相关”；

（3）按照从N级到1级的顺序检查时钟网络中的每级时钟单元：

与标注为“相关”的时序单元直接连接的时钟单元也标注为“相关”，与标注为“非相关”的时序单元直接连接的时钟单元也标注为“非相关”；如果时钟单元驱动的下一级时钟单元全部标注为“非相关”，则删除该时钟单元以及其驱动的下一级时钟单元以及连接的时序单元；如果时钟单元驱动的下一级时钟单元中至少有一个标注为“相关”，则保留该时钟单元以及其驱动的下一级时钟单元以及连接的时序单元。

通过提取该第一拼合芯片中已完成金属布线的时钟路径的寄生参数，以及尚未完成金属布线的数据路径的虚拟寄生参数，提取出边界时序模型，并将该边界时序模型的时序作为当前第一拼合芯片的时序。图6为图5所示实施例中的边界时序模型的结构示意图。如图6所示，该边界时序模型包括：第一拼合芯片的输入端口到第一拼合芯片中所包括的时序单元的第一路径延迟61，第一拼合芯片的输入信号的上升沿和下降沿的第一时间延62，第一拼合芯片中所包括的时序单元到第一拼合芯片的输出端口的第二路径延迟63，第一拼合芯片中的输出端口的负载的第二时间延迟64，第一拼合芯片的输入端口到输出端口的第三路径延迟65，第一拼合芯片中与时序单元相关的时钟网络的第三时间延迟66。

S505，判断第一拼合芯片的边界时序模型是否满足设定的第一时序条件。

具体的，若第一拼合芯片的边界时序模型的时序满足设定的第一时序条件，则继续执行S506。若第一拼合芯片的边界时序模型的时序不满足设定的第一时序条件，则返回到上一个设计阶段即S502重新设计，在实际操作中，也可以返回到更前面的设计阶段即S501重新设计。

S506，确定子模块中包括的门单元之间的电连接关系以及顶层模块中包括的门单元之间的电连接关系；

S507，根据子模块中包括的门单元之间的电连接关系以及顶层模块中包括的门单元之间的电连接关系对子模块以及顶层模块进行拼合，得到第二拼合芯片；

S508，提取每个子模块中包括的门单元之间的电连接关系所对应的互连线的第一寄生电参数；提取顶层模块中包括的门单元之间的电连接关系所对应的互连线的第二寄生电参数；提取子模块中门单元与顶层模块门单元之间的逻辑连接关系对应的互连线的第三寄生参数；根据第一寄生电参数、第二寄生电参数和第三寄生参数确定第二拼合芯片的电参数模型。

具体的，本步骤描述的是提取第二拼合芯片的电参数模型的具体过程。先分别提取每个子模块以及顶层模块的电参数模型，再将提取出的电参数模型拼合起来，得到第二拼合芯片完整地电参数模型。具体过程如下：通过提取子模块中包括的门单元之间的电连接关系所对应的互连线的第一寄生电参数来确定子模块的电参数模型，通过提取顶层模块中包括的门单元之间的电连接关系所对应的互连线的第二寄生电参数来确定顶层模块的电参数模型，通过提取子模块中门单元与顶层模块门单元之间的逻辑连接关系对应的互连线的第三寄生参数将子模块的电参数模型和顶层模块的电参数模型拼合其起来得到第二拼合芯片完整地电参数模型。图7为图5所示实施例中的电参数模型的结构示意图。如图7所示，该电参数模型包括：输入input71、input72，输出output75，互连线wire73，wire74，以及门单元IV76、IV77、AND78。

该电参数模型提供的时序包括如下两个部分：

（1）网表表示的连接关系：

Module（input71，input72，output75）；

Input input71；

Input input72；

Output output75；

Wire73；

Wire74；

IV76（A（input71），Z（wire73））；

IV77（A（input72），Z（wire74））；

AND78(A（wire73），B（wire74），Z（output75））；

end module

（2）所有互连线的寄生参数（电容电阻）：

C1=capacitance of input71；R1=resistance of input71；

C2=capacitance of input72；R2=resistance of input72；

C3=capacitance of wire73；R3=resistance of wire73；

C4=capacitance of wire74；R4=resistance of wire74；

C5=capacitance of output75；R5=resistance of output75；

这里互连线的电容电阻是用最简单的RC模型表示，实际提取的时候，可以根据需要的精度采用更加复杂的互连线的参数模型。

在将子模块的电参数模型和顶层模块的电参数模型拼合的过程中，未考虑相邻模块间的互连线的耦合电容对寄生参数的影响，因此可以采用如下两种方法，降低相邻模块间的互连线的耦合电容对寄生参数的影响：

（1）在每个子模块以及顶层模块的边界添加地线屏蔽，使得该模块中靠近边界的互连线的对地电容远大于其与相邻模块的互连线的耦合电容，从而降低相邻模块间的互连线的耦合电容对寄生参数的影响；

（2）互连线之间的耦合电容与互连线之间的距离成反比，通过限制每个子模块以及顶层模块中靠近边界的互连线与边界的距离大于设定值，从而降低相邻模块间的互连线的耦合电容对寄生参数的影响。

S509，判断第二拼合芯片的电参数模型是否满足设定的第二时序条件。

具体的，若第二拼合芯片的电参数模型满足设定的第二时序条件，则继续执行S510。若第二拼合芯片的电参数模型不满足设定的第二时序条件，则返回到上一个设计阶段即S506重新设计，在实际操作中，也可以返回到更前面的设计阶段即S501或S502重新设计。

S510，确定子模块中的门单元与顶层模块中的门单元之间的电连接关系；

S511，根据子模块中门单元与顶层模块门单元之间的电连接关系对子模块以及顶层模块进行拼合，得到第三拼合芯片；

S512，确定第三拼合芯片中的关键路径和/或时钟网络中包括的门单元对应的晶体管；根据晶体管确定第三拼合芯片中的关键路径和/或时钟网络的晶体管模型。

具体的，对第三拼合芯片进行包括时序分析在内的“签核分析”，其中，时序分析具体为：根据该第三拼合芯片，对时序关键点（例如关键路径和时钟网络）提取晶体管模型，对非时序关键点提取其他时序模型来进行时序分析。对关键路径和/或时钟网络提取晶体管模型的过程具体为：确定关键路径和/或时钟网络中包括的门单元对应的晶体管，根据门单元之间的连接关系确定这些晶体管之间的连接关系，根据这些晶体管以及它们之间的连接关系确定晶体管模型。

对提取出的晶体管模型进行时序分析：

（1）根据该晶体管模型中包括的晶体管以及它们之间的连接关系，确定晶体管Spice网表；

（2）根据电路模型或其他模型提取该晶体管模型对应的数据路径和/或时钟路径的输入信号的上升沿和下降沿的时间延迟，并采用上升沿和下降沿具有所述时间延迟的输入信号作为仿真的激励；

（3）采用蒙特卡罗Monte Carlo方法对不同晶体管尺寸下的晶体管模型进行多次仿真，得到不同晶体管尺寸下该晶体管模型的路径延迟的平均值和方差，平均值表示该第三拼合芯片的关键路径和/或时钟网络的时序，方差表示该第三拼合芯片的关键路径和/或时钟网络的时序的波动范围。

S513，判断第三拼合芯片的晶体管模型是否满足设定的第三时序条件。

具体的，若第三拼合芯片的晶体管模型满足设定的第三时序条件，则继续执行S514。若第三拼合芯片的晶体管模型不满足设定的第三时序条件，则返回到上一个设计阶段即S510重新设计，在实际操作中，也可以返回到更前面的设计阶段即S501或S502或S506重新设计。

S514，确定第三拼合芯片的时序为待设计集成电路芯片的时序。

本实施例提供的集成电路芯片的时序确定方法，通过在完成集成电路芯片设计的不同阶段后，将子模块拼合到顶层模块，并提取不同的时序模型进行时序分析，实现了时序分析的速度和精度的平衡。且当时序模型的时序不满足设定的时序条件时，重新根据时序分析进行前面阶段的设计，将可能出现的问题放在前面的阶段解决，以减少最后签核分析阶段的压力。

图8为本发明提供的集成电路芯片的时序确定装置一个实施例的结构示意图。如图8所示，该装置可以包括：第一确定模块81，分布模块82，第一提取模块83，第二确定模块84，第二提取模块85，第三确定模块86，第三提取模块87，第四确定模块88，其中：

第一确定模块81，用于确定待设计集成电路芯片所包括的顶层模块和至少两个子模块中包括的门单元以及门单元在集成电路芯片上的位置，并确定门单元之间的逻辑连接关系，门单元包括逻辑单元和时序单元；

分布模块82，用于将集成电路芯片的时钟信号分布到子模块和顶层模块中的时序单元的时钟端，分别生成子模块和顶层模块对应的时钟网络；

第一提取模块83，用于根据子模块和顶层模块对应的时钟网络对子模块以及顶层模块进行拼合，得到第一拼合芯片，并提取第一拼合芯片的边界时序模型；

第二确定模块84，用于若第一拼合芯片的边界时序模型满足设定的第一时序条件，则确定子模块中包括的门单元之间的电连接关系以及顶层模块中包括的门单元之间的电连接关系；

第二提取模块85，用于根据子模块中包括的门单元之间的电连接关系以及顶层模块中包括的门单元之间的电连接关系对子模块以及顶层模块进行拼合，得到第二拼合芯片，并提取第二拼合芯片的电参数模型；

第三确定模块86，用于若第二拼合芯片的电参数模型满足设定的第二时序条件，则确定子模块中的门单元与顶层模块中的门单元之间的电连接关系；

第三提取模块87，用于根据子模块中的门单元与顶层模块中的门单元之间的电连接关系对子模块以及顶层模块进行拼合，得到第三拼合芯片，并提取第三拼合芯片的晶体管模型；

第四确定模块88，用于若第三拼合芯片的晶体管模型满足设定的第三时序条件，则确定第三拼合芯片的时序为待设计集成电路芯片的时序。

进一步的，第一提取模块83可以包括：

第一提取单元，用于提取第一拼合芯片的输入端口到第一拼合芯片中所包括的时序单元的第一路径延迟；

第二提取单元，用于分别提取第一拼合芯片的输入信号的上升沿和下降沿的第一时间延迟；

第三提取单元，用于提取第一拼合芯片中所包括的时序单元到第一拼合芯片的输出端口的第二路径延迟；

第四提取单元，用于提取第一拼合芯片中的输出端口的负载的第二时间延迟；

第五提取单元，用于提取第一拼合芯片的输入端口到输出端口的第三路径延迟；

第六提取单元，用于提取第一拼合芯片中与时序单元相关的时钟网络的第三时间延迟；

第一确定单元，用于根据第一路径延迟，第一时间延迟，第二路径延迟，第二时间延迟，第三路径延迟和第三时间延迟，确定第一拼合芯片的边界时序模型。

进一步的，第二提取模块84可以包括：

第七提取单元，用于提取每个子模块中包括的门单元之间的电连接关系所对应的互连线的第一寄生电参数；

第八提取单元，用于提取顶层模块中包括的门单元之间的电连接关系所对应的互连线的第二寄生电参数；

第九提取单元，用于提取子模块中门单元与顶层模块门单元之间的逻辑连接关系对应的互连线的第三寄生参数；

第二确定单元，用于根据第一寄生电参数、第二寄生电参数和第三寄生参数确定第二拼合芯片的电参数模型。

进一步的，第三提取模块87可以包括：

第三确定单元，用于确定第三拼合芯片中的关键路径和/或时钟网络中包括的门单元对应的晶体管；

第四确定单元，用于根据晶体管确定第三拼合芯片中的关键路径和/或时钟网络的晶体管模型。

进一步的，该装置还可以包括重新设计模块89，重新设计模块89可以包括：

第一设计单元，用于若边界时序模型不满足第一时序条件，则重新将集成电路芯片的时钟信号分布到子模块和顶层模块中的时序单元的时钟端，分别生成子模块和顶层模块对应的时钟网络；

第二设计单元，用于若电参数模型不满足第二时序条件，则重新确定子模块中包括的门单元之间的电连接关系以及顶层模块中包括的门单元之间的电连接关系；

第三设计单元，用于若晶体管模型不满足第三时序条件，则重新确定子模块中的门单元与顶层模块中的门单元之间的电连接关系。

本实施例提供的集成电路芯片的时序确定装置，通过在完成集成电路芯片设计的不同阶段后，将子模块拼合到顶层模块，并提取不同的时序模型进行时序分析，实现了时序分析的速度和精度的平衡。且当时序模型的时序不满足设定的时序条件时，重新根据时序分析进行前面阶段的设计，将可能出现的问题放在前面的阶段解决，以减少最后签核分析阶段的压力。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种集成电路芯片的时序确定方法，其特征在于，包括：

确定待设计集成电路芯片所包括的顶层模块和至少两个子模块中包括的门单元以及所述门单元在所述集成电路芯片上的位置，并确定所述门单元之间的逻辑连接关系，所述门单元包括逻辑单元和时序单元；

将所述集成电路芯片的时钟信号分布到所述子模块和所述顶层模块中的所述时序单元的时钟端，分别生成所述子模块和所述顶层模块对应的时钟网络；

根据所述子模块和所述顶层模块对应的时钟网络对所述子模块以及所述顶层模块进行拼合，得到第一拼合芯片，并提取所述第一拼合芯片的边界时序模型；

若所述第一拼合芯片的边界时序模型满足设定的第一时序条件，则确定所述子模块中包括的门单元之间的电连接关系以及所述顶层模块中包括的门单元之间的电连接关系；

根据所述子模块中包括的门单元之间的电连接关系以及所述顶层模块中包括的门单元之间的电连接关系对所述子模块以及所述顶层模块进行拼合，得到第二拼合芯片，并提取所述第二拼合芯片的电参数模型；

若所述第二拼合芯片的电参数模型满足设定的第二时序条件，则确定所述子模块中的门单元与所述顶层模块中的门单元之间的电连接关系；

根据所述子模块中的门单元与所述顶层模块中的门单元之间的电连接关系对所述子模块以及所述顶层模块进行拼合，得到第三拼合芯片，并提取所述第三拼合芯片的晶体管模型；

若所述第三拼合芯片的晶体管模型满足设定的第三时序条件，则确定所述第三拼合芯片的时序为所述待设计集成电路芯片的时序。

2.根据权利要求1所述的方法，其特征在于，所述提取所述第一拼合芯片的边界时序模型，包括：

提取所述第一拼合芯片的输入端口到所述第一拼合芯片中所包括的所述时序单元的第一路径延迟；

分别提取所述第一拼合芯片的输入信号的上升沿和下降沿的第一时间延迟；

提取所述第一拼合芯片中所包括的所述时序单元到所述第一拼合芯片的输出端口的第二路径延迟；

提取所述第一拼合芯片中的输出端口的负载的第二时间延迟；

提取所述第一拼合芯片的输入端口到输出端口的第三路径延迟；

提取所述第一拼合芯片中与所述时序单元相关的所述时钟网络的第三时间延迟；

根据所述第一路径延迟，所述第一时间延迟，所述第二路径延迟，所述第二时间延迟，所述第三路径延迟和所述第三时间延迟，确定所述第一拼合芯片的边界时序模型。

3.根据权利要求1所述的方法，其特征在于，所述提取所述第二拼合芯片的电参数模型，包括：

提取每个所述子模块中包括的门单元之间的电连接关系所对应的互连线的第一寄生电参数；

提取所述顶层模块中包括的门单元之间的电连接关系所对应的互连线的第二寄生电参数；

提取所述子模块中门单元与所述顶层模块门单元之间的逻辑连接关系对应的互连线的第三寄生参数；

根据所述第一寄生电参数、所述第二寄生电参数和所述第三寄生参数确定所述第二拼合芯片的电参数模型。

4.根据权利要求1所述的方法，其特征在于，所述提取所述第三拼合芯片的晶体管模型，包括：

确定所述第三拼合芯片中的关键路径和/或所述时钟网络中包括的门单元对应的晶体管；

根据所述晶体管确定所述第三拼合芯片中的关键路径和/或所述时钟网络的晶体管模型。

5.根据权利要求1-4任一项所述的方法，其特征在于，还包括：

若所述边界时序模型不满足所述第一时序条件，则重新将所述集成电路芯片的时钟信号分布到所述子模块和所述顶层模块中的所述时序单元的时钟端，分别生成所述子模块和所述顶层模块对应的时钟网络；或者，

若所述电参数模型不满足所述第二时序条件，则重新确定所述子模块中包括的门单元之间的电连接关系以及所述顶层模块中包括的门单元之间的电连接关系；或者，

若所述晶体管模型不满足所述第三时序条件，则重新确定所述子模块中的门单元与所述顶层模块中的门单元之间的电连接关系。

6.一种集成电路芯片的时序确定装置，其特征在于，包括：

第一确定模块，用于确定待设计集成电路芯片所包括的顶层模块和至少两个子模块中包括的门单元以及所述门单元在所述集成电路芯片上的位置，并确定所述门单元之间的逻辑连接关系，所述门单元包括逻辑单元和时序单元；

分布模块，用于将所述集成电路芯片的时钟信号分布到所述子模块和所述顶层模块中的所述时序单元的时钟端，分别生成所述子模块和所述顶层模块对应的时钟网络；

第一提取模块，用于根据所述子模块和所述顶层模块对应的时钟网络对所述子模块以及所述顶层模块进行拼合，得到第一拼合芯片，并提取所述第一拼合芯片的边界时序模型；

第二确定模块，用于若所述第一拼合芯片的边界时序模型满足设定的第一时序条件，则确定所述子模块中包括的门单元之间的电连接关系以及所述顶层模块中包括的门单元之间的电连接关系；

第二提取模块，用于根据所述子模块中包括的门单元之间的电连接关系以及所述顶层模块中包括的门单元之间的电连接关系对所述子模块以及所述顶层模块进行拼合，得到第二拼合芯片，并提取所述第二拼合芯片的电参数模型；

第三确定模块，用于若所述第二拼合芯片的电参数模型满足设定的第二时序条件，则确定所述子模块中的门单元与所述顶层模块中的门单元之间的电连接关系；

第三提取模块，用于根据所述子模块中的门单元与所述顶层模块中的门单元之间的电连接关系对所述子模块以及所述顶层模块进行拼合，得到第三拼合芯片，并提取所述第三拼合芯片的晶体管模型；

第四确定模块，用于若所述第三拼合芯片的晶体管模型满足设定的第三时序条件，则确定所述第三拼合芯片的时序为所述待设计集成电路芯片的时序。

7.根据权利要求6所述的装置，其特征在于，所述第一提取模块包括：

第一提取单元，用于提取所述第一拼合芯片的输入端口到所述第一拼合芯片中所包括的所述时序单元的第一路径延迟；

第二提取单元，用于分别提取所述第一拼合芯片的输入信号的上升沿和下降沿的第一时间延迟；

第三提取单元，用于提取所述第一拼合芯片中所包括的所述时序单元到所述第一拼合芯片的输出端口的第二路径延迟；

第四提取单元，用于提取所述第一拼合芯片中的输出端口的负载的第二时间延迟；

第五提取单元，用于提取所述第一拼合芯片的输入端口到输出端口的第三路径延迟；

第六提取单元，用于提取所述第一拼合芯片中与所述时序单元相关的所述时钟网络的第三时间延迟；

第一确定单元，用于根据所述第一路径延迟，所述第一时间延迟，所述第二路径延迟，所述第二时间延迟，所述第三路径延迟和所述第三时间延迟，确定所述第一拼合芯片的边界时序模型。

8.根据权利要求6所述的装置，其特征在于，所述第二提取模块包括：

第七提取单元，用于提取每个所述子模块中包括的门单元之间的电连接关系所对应的互连线的第一寄生电参数；

第八提取单元，用于提取所述顶层模块中包括的门单元之间的电连接关系所对应的互连线的第二寄生电参数；

第九提取单元，用于提取所述子模块中门单元与所述顶层模块门单元之间的逻辑连接关系对应的互连线的第三寄生参数；

第二确定单元，用于根据所述第一寄生电参数、所述第二寄生电参数和所述第三寄生参数确定所述第二拼合芯片的电参数模型。

9.根据权利要求6所述的装置，其特征在于，所述第三提取模块包括：

第三确定单元，用于确定所述第三拼合芯片中的关键路径和/或所述时钟网络中包括的门单元对应的晶体管；

第四确定单元，用于根据所述晶体管确定所述第三拼合芯片中的关键路径和/或所述时钟网络的晶体管模型。

10.根据权利要求6-9任一项所述的装置，其特征在于，还包括：重新设计模块，所述重新设计模块包括：

第一设计单元，用于若所述边界时序模型不满足所述第一时序条件，则重新将所述集成电路芯片的时钟信号分布到所述子模块和所述顶层模块中的所述时序单元的时钟端，分别生成所述子模块和所述顶层模块对应的时钟网络；

第二设计单元，用于若所述电参数模型不满足所述第二时序条件，则重新确定所述子模块中包括的门单元之间的电连接关系以及所述顶层模块中包括的门单元之间的电连接关系；

第三设计单元，用于若所述晶体管模型不满足所述第三时序条件，则重新确定所述子模块中的门单元与所述顶层模块中的门单元之间的电连接关系。