JP2001350810A - 半導体装置設計用ライブラリ - Google Patents
半導体装置設計用ライブラリInfo
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- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
Abstract
(57)【要約】
【課題】 回路部品の信号経路の遅延値がＬＳＩチップ
毎にばらつくことに対応できるように、最善値ＭＩＮ、
通常値ＴＹＰ、最悪値ＭＡＸを記憶したライブラリにお
いて、信号経路のそれら遅延値がＬＳＩチップ内で経路
毎に個別にばらつくことにも対応できるようにする。 【解決手段】 論理合成を行うための基本ゲートなどか
らなる回路部品ライブラリ１０に遅延値だけではなく遅
延値の分散（標準偏差）の値を持たせる。この分散（標
準偏差）を求めるためには、ウエハ面内のデバイスパラ
メタのばらつきのモード分離が必要で、このモード分離
にウェーブレット変換を用いる。
毎にばらつくことに対応できるように、最善値ＭＩＮ、
通常値ＴＹＰ、最悪値ＭＡＸを記憶したライブラリにお
いて、信号経路のそれら遅延値がＬＳＩチップ内で経路
毎に個別にばらつくことにも対応できるようにする。 【解決手段】 論理合成を行うための基本ゲートなどか
らなる回路部品ライブラリ１０に遅延値だけではなく遅
延値の分散（標準偏差）の値を持たせる。この分散（標
準偏差）を求めるためには、ウエハ面内のデバイスパラ
メタのばらつきのモード分離が必要で、このモード分離
にウェーブレット変換を用いる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の回路設
計で使用するライブラリの構成に関する。
計で使用するライブラリの構成に関する。
【０００２】
【従来の技術】特開平８−１６１３８９号公報には、回
路セルの出力端子と該出力端子に接続された分岐先ノー
ド迄の信号伝搬の遅延時間を算出する方法において、前
記回路セルの出力端子と該出力端子に接続された各分岐
先ノード迄の配線長と、前記出力端子に接続されたＲＣ
ネットを構成する木（トリー）の全長との比ＲＷを算出
し、算出されたＲＷ及び前記木の全長を用いて前記遅延
時間を算出する方法が開示されている。この際、ＲＷの
分散Ｖ（ＲＷ）を求めたり、ＲＷの標準偏差σを用い
て、ＲＷをクラスタリングすることによって、前記遅延
時間を正しく算出している。
路セルの出力端子と該出力端子に接続された分岐先ノー
ド迄の信号伝搬の遅延時間を算出する方法において、前
記回路セルの出力端子と該出力端子に接続された各分岐
先ノード迄の配線長と、前記出力端子に接続されたＲＣ
ネットを構成する木（トリー）の全長との比ＲＷを算出
し、算出されたＲＷ及び前記木の全長を用いて前記遅延
時間を算出する方法が開示されている。この際、ＲＷの
分散Ｖ（ＲＷ）を求めたり、ＲＷの標準偏差σを用い
て、ＲＷをクラスタリングすることによって、前記遅延
時間を正しく算出している。
【０００３】本発明は、半導体装置の論理回路を設計す
るのに使用され、前記論理回路の回路部品の信号経路毎
の遅延値を記憶するライブラリに関する。前記論理回路
の前記回路部品は、以下に図面を参照して述べるよう
に、例えば、複数入力と一つの出力を有する単位論理ゲ
ートであり、回路部品の信号経路毎の遅延値は、上記公
報の回路セルの出力端子と該出力端子に接続された分岐
先ノード迄の配線の遅延時間とは遅延対象において異な
る。また、上記公報は、半導体装置の論理回路を設計す
るのに使用されるライブラリを開示していないし、ライ
ブラリに、前記論理回路の回路部品の信号経路毎の遅延
値や該遅延値に関連する情報を入れることも開示がな
い。
るのに使用され、前記論理回路の回路部品の信号経路毎
の遅延値を記憶するライブラリに関する。前記論理回路
の前記回路部品は、以下に図面を参照して述べるよう
に、例えば、複数入力と一つの出力を有する単位論理ゲ
ートであり、回路部品の信号経路毎の遅延値は、上記公
報の回路セルの出力端子と該出力端子に接続された分岐
先ノード迄の配線の遅延時間とは遅延対象において異な
る。また、上記公報は、半導体装置の論理回路を設計す
るのに使用されるライブラリを開示していないし、ライ
ブラリに、前記論理回路の回路部品の信号経路毎の遅延
値や該遅延値に関連する情報を入れることも開示がな
い。
【０００４】論理ＬＳＩやメモリＬＳＩの信号処理部分
の論理回路は、論理合成のソフトウエアを用いて、図１
６に示す手順で作成される。その設計手法について説明
する。
の論理回路は、論理合成のソフトウエアを用いて、図１
６に示す手順で作成される。その設計手法について説明
する。
【０００５】論理ＬＳＩの設計者はＶｅｒｉｌｏｇ−Ｈ
ＤＬのようなハードウエア機能記述言語（ＨＤＬ）によ
り、回路の仕様を実現する機能を記述する。Ｖｅｒｉｌ
ｏｇ−ＨＤＬによる回路機能の記述例を図１７に示す。
このＨＤＬを、ライブラリに登録された回路部品を基に
論理合成すると図１８のようになる。
ＤＬのようなハードウエア機能記述言語（ＨＤＬ）によ
り、回路の仕様を実現する機能を記述する。Ｖｅｒｉｌ
ｏｇ−ＨＤＬによる回路機能の記述例を図１７に示す。
このＨＤＬを、ライブラリに登録された回路部品を基に
論理合成すると図１８のようになる。
【０００６】ライブラリは、ＮＡＮＤゲートのような基
本論理ゲートやレジスタや加算器のような基本的な機能
を持つマクロ等の回路部品からなる。論理合成ソフトウ
エアは、ライブラリの中から回路部品を選び、ＨＤＬで
記載された機能を持つ回路を合成する。この論理合成に
おいては、単にＨＤＬで記述された論理を実現するだけ
ではなく、回路速度や回路面積等が同時に最適化できる
ようになっている。
本論理ゲートやレジスタや加算器のような基本的な機能
を持つマクロ等の回路部品からなる。論理合成ソフトウ
エアは、ライブラリの中から回路部品を選び、ＨＤＬで
記載された機能を持つ回路を合成する。この論理合成に
おいては、単にＨＤＬで記述された論理を実現するだけ
ではなく、回路速度や回路面積等が同時に最適化できる
ようになっている。
【０００７】図１９に論理合成ソフトウエアで用いられ
る従来のライブラリ１０’のＮＡＮＤゲートとその遅延
を記述した部分を示す。このライブラリ１０’には、Ｎ
ＡＮＤゲートの信号経路毎に遅延の最善値ＭＩＮ、通常
値ＴＹＰ、及び最悪値ＭＡＸが記憶されている。このよ
うに各回路部品の速度遅延値は、負荷状況に応じて決ま
っており、論理合成ソフトウエアは、回路部品を選択す
る際にＨＤＬで記述された論理を見たす中で、最小の遅
延時間になるように回路部品を選ぶように実行時に設定
できるようになっている。
る従来のライブラリ１０’のＮＡＮＤゲートとその遅延
を記述した部分を示す。このライブラリ１０’には、Ｎ
ＡＮＤゲートの信号経路毎に遅延の最善値ＭＩＮ、通常
値ＴＹＰ、及び最悪値ＭＡＸが記憶されている。このよ
うに各回路部品の速度遅延値は、負荷状況に応じて決ま
っており、論理合成ソフトウエアは、回路部品を選択す
る際にＨＤＬで記述された論理を見たす中で、最小の遅
延時間になるように回路部品を選ぶように実行時に設定
できるようになっている。
【０００８】ライブラリの作成手順を図２０に示す。テ
ストチップの測定で得られたトランジスタしきい値（Ｖ
ｔｈ）などのデバイスパラメタの分布から、デバイスパ
ラメタの最悪値（ＭＡＸ）、最善値（ＭＩＮ）、通常値
（ＴＹＰ）等が決定され、それらを基に行われる回路シ
ミュレーションにより、回路部品の遅延値の最悪値（Ｍ
ＡＸ）、最善値（ＭＩＮ）、通常値（ＴＹＰ）などが決
定される。それら決定された値はライブラリに記憶され
る。
ストチップの測定で得られたトランジスタしきい値（Ｖ
ｔｈ）などのデバイスパラメタの分布から、デバイスパ
ラメタの最悪値（ＭＡＸ）、最善値（ＭＩＮ）、通常値
（ＴＹＰ）等が決定され、それらを基に行われる回路シ
ミュレーションにより、回路部品の遅延値の最悪値（Ｍ
ＡＸ）、最善値（ＭＩＮ）、通常値（ＴＹＰ）などが決
定される。それら決定された値はライブラリに記憶され
る。
【０００９】一方、回路部品の面積は決まっているの
で、回路の信号遅延時間ではなく、回路の面積を最小に
するように論理合成ソフトウエアを設定して実行するこ
とも可能である。
で、回路の信号遅延時間ではなく、回路の面積を最小に
するように論理合成ソフトウエアを設定して実行するこ
とも可能である。
【００１０】
【発明が解決しようとする課題】先に示した従来の回路
設計では、回路部品の遅延のばらつきは最善値、最悪値
としてライブラリに含まれている。最悪値というのは、
これ以上の遅延をとりうる確率が約０．１％以下である
ように設定されていることが多い。このような設定の方
法は、一般に「３σ」と呼ばれており、正規分布におい
ては、平均から標準偏差σの３倍以上離れた値をとる確
率が０．１％以下であることから来ている。
設計では、回路部品の遅延のばらつきは最善値、最悪値
としてライブラリに含まれている。最悪値というのは、
これ以上の遅延をとりうる確率が約０．１％以下である
ように設定されていることが多い。このような設定の方
法は、一般に「３σ」と呼ばれており、正規分布におい
ては、平均から標準偏差σの３倍以上離れた値をとる確
率が０．１％以下であることから来ている。
【００１１】しかし、回路部品の遅延値のばらつきが、
各々独立な事象であるとすれば、最悪値をとる回路部品
（例えばゲート）が連続して現れることはまれである。
したがって、論理合成の際に回路部品の段数が大きいも
のは、ＬＳＩにした時に実際に一定の確率で得られる遅
延よりも大きく評価しているという問題があった。
各々独立な事象であるとすれば、最悪値をとる回路部品
（例えばゲート）が連続して現れることはまれである。
したがって、論理合成の際に回路部品の段数が大きいも
のは、ＬＳＩにした時に実際に一定の確率で得られる遅
延よりも大きく評価しているという問題があった。
【００１２】５段のインバータ回路の例を図２１に示
す。この例の場合、平均の１段当たりの遅延を１００ｐ
ｓ、３σを１０ｐｓと仮定している。各インバータが完
全に独立に正規分布でばらついているとすると独立事象
の正規分布が足し合わされた分布の分散は、各分布の分
散の和で表現できる。ライブラリに最悪値として登録さ
れた３σの値を使用して見積もった最悪値は５５０ｐｓ
になっているが、正規分布の場合、分散は標準偏差の２
乗なので、ばらつき分５０ｐｓは√５倍の過剰見積もり
となっている。この問題は、「ＣＭＯＳ超ＬＳＩの設
計」飯塚哲也編１９８９年倍風館発行の１４９〜１５０
ページにも指摘されている。
す。この例の場合、平均の１段当たりの遅延を１００ｐ
ｓ、３σを１０ｐｓと仮定している。各インバータが完
全に独立に正規分布でばらついているとすると独立事象
の正規分布が足し合わされた分布の分散は、各分布の分
散の和で表現できる。ライブラリに最悪値として登録さ
れた３σの値を使用して見積もった最悪値は５５０ｐｓ
になっているが、正規分布の場合、分散は標準偏差の２
乗なので、ばらつき分５０ｐｓは√５倍の過剰見積もり
となっている。この問題は、「ＣＭＯＳ超ＬＳＩの設
計」飯塚哲也編１９８９年倍風館発行の１４９〜１５０
ページにも指摘されている。
【００１３】又、従来の設計手法では、信号経路の遅延
値がＬＳＩチップ毎にばらつくことは、ＭＩＮ、ＴＹ
Ｐ、ＭＡＸで考慮されているが、信号経路の遅延値がＬ
ＳＩチップ内で経路毎に個別にばらつくことが考慮され
ていないため、ライブラリに規定されている遅延値を足
しあわせて、一番遅い信号経路を高速化することが遅延
の最適化であった。しかしながら、実際のＬＳＩでは、
信号経路の遅延値がＬＳＩチップ内で経路毎に個別にば
らつくため、上述の方法は最適化には当たらない。この
ことを、図２２を用いて説明する。尚、以下は０．１ｎ
ｓ刻みで議論を行なう。
値がＬＳＩチップ毎にばらつくことは、ＭＩＮ、ＴＹ
Ｐ、ＭＡＸで考慮されているが、信号経路の遅延値がＬ
ＳＩチップ内で経路毎に個別にばらつくことが考慮され
ていないため、ライブラリに規定されている遅延値を足
しあわせて、一番遅い信号経路を高速化することが遅延
の最適化であった。しかしながら、実際のＬＳＩでは、
信号経路の遅延値がＬＳＩチップ内で経路毎に個別にば
らつくため、上述の方法は最適化には当たらない。この
ことを、図２２を用いて説明する。尚、以下は０．１ｎ
ｓ刻みで議論を行なう。
【００１４】今、１０００本の信号経路がある回路を論
理合成ソフトウエアが合成したとする。５．１ｎｓが１
本と４．９ｎｓが９９９本となるような回路（ａ）案と
全ての経路が５．０ｎｓとなるような回路（ｂ）案とが
内部で発生したときに、論理合成ソフトウエアは最善方
法として、（ａ）案を選択する。しかし、すべての経路
が３σで０．２ｎｓのばらつきを持つとすると（ａ）案
の回路は、ほぼすべての半導体装置の上で少なくとも１
つの経路が５．２ｎｓとなるのに対して、（ｂ）案の回
路では半分以上の半導体装置において遅延値が５．１ｎ
ｓの回路として動作することになる。
理合成ソフトウエアが合成したとする。５．１ｎｓが１
本と４．９ｎｓが９９９本となるような回路（ａ）案と
全ての経路が５．０ｎｓとなるような回路（ｂ）案とが
内部で発生したときに、論理合成ソフトウエアは最善方
法として、（ａ）案を選択する。しかし、すべての経路
が３σで０．２ｎｓのばらつきを持つとすると（ａ）案
の回路は、ほぼすべての半導体装置の上で少なくとも１
つの経路が５．２ｎｓとなるのに対して、（ｂ）案の回
路では半分以上の半導体装置において遅延値が５．１ｎ
ｓの回路として動作することになる。
【００１５】このように論理合成を行った（ａ）案の回
路は、信号経路の遅延値のＬＳＩチップ内でのばらつき
が大きいことを考慮すると、必ずしも最適な回路ではな
いという問題があった。その解決のためには、半導体装
置の回路部品のチップ内でのばらつきの性質を把握する
必要があったが、良い方法が存在していなかった。一方
で、半導体装置の設計ルールの縮小により、デバイスパ
ラメタのばらつきが増加してきた。
路は、信号経路の遅延値のＬＳＩチップ内でのばらつき
が大きいことを考慮すると、必ずしも最適な回路ではな
いという問題があった。その解決のためには、半導体装
置の回路部品のチップ内でのばらつきの性質を把握する
必要があったが、良い方法が存在していなかった。一方
で、半導体装置の設計ルールの縮小により、デバイスパ
ラメタのばらつきが増加してきた。
【００１６】本発明の目的は、ばらつきが存在する実際
の半導体装置に対する最適な論理を出力する論理合成の
ソフトウエアと、そのためのライブラリの構成を得るこ
と、及びそのライブラリを作成するためのデータを測定
データから抽出する方法を提供することであり、ひいて
はそのソフトウエアを利用して、より高速なＬＳＩを製
造することである。
の半導体装置に対する最適な論理を出力する論理合成の
ソフトウエアと、そのためのライブラリの構成を得るこ
と、及びそのライブラリを作成するためのデータを測定
データから抽出する方法を提供することであり、ひいて
はそのソフトウエアを利用して、より高速なＬＳＩを製
造することである。
【００１７】
【課題を解決するための手段】本発明の第１の態様によ
れば、半導体装置の論理回路を設計するのに使用され、
前記論理回路の回路部品の信号経路毎の遅延値を記憶し
ているライブラリにおいて、前記回路部品の信号経路毎
の前記遅延値のばらつきの標準偏差（σＣＨＩ Ｐ或いは
σＴＲ）もしくは分散（ばらつきが正規分布ならば標準
偏差＝√（分散）の関係にある。）を、更に記憶してい
ることを特徴とする半導体装置設計用ライブラリが得ら
れる。
れば、半導体装置の論理回路を設計するのに使用され、
前記論理回路の回路部品の信号経路毎の遅延値を記憶し
ているライブラリにおいて、前記回路部品の信号経路毎
の前記遅延値のばらつきの標準偏差（σＣＨＩ Ｐ或いは
σＴＲ）もしくは分散（ばらつきが正規分布ならば標準
偏差＝√（分散）の関係にある。）を、更に記憶してい
ることを特徴とする半導体装置設計用ライブラリが得ら
れる。
【００１８】本発明の第２の態様によれば、上記第１の
態様による半導体装置設計用ライブラリにおいて、前記
回路部品の信号経路毎の前記遅延値のばらつきの標準偏
差もしくは分散は、論理合成の結果ウエハ面内に得られ
る前記論理回路のウエハ面内の場所に依存した、前記回
路部品の信号経路毎の前記遅延値のばらつきのウエハ面
内場所依存成分の標準偏差もしくは分散であることを特
徴とする半導体装置設計用ライブラリが得られる。
態様による半導体装置設計用ライブラリにおいて、前記
回路部品の信号経路毎の前記遅延値のばらつきの標準偏
差もしくは分散は、論理合成の結果ウエハ面内に得られ
る前記論理回路のウエハ面内の場所に依存した、前記回
路部品の信号経路毎の前記遅延値のばらつきのウエハ面
内場所依存成分の標準偏差もしくは分散であることを特
徴とする半導体装置設計用ライブラリが得られる。
【００１９】本発明の第３の態様によれば、上記第２の
態様による半導体装置設計用ライブラリにおいて、前記
回路部品の信号経路毎の前記遅延値のばらつきの前記ウ
エハ面内場所依存成分の標準偏差もしくは分散は、論理
合成の結果ウエハ面内に得られる前記論理回路の占有面
積もしくは１辺の長さに依存した前記ウエハ面内場所依
存成分の標準偏差もしくは分散であることを特徴とする
半導体装置設計用ライブラリが得られる。
態様による半導体装置設計用ライブラリにおいて、前記
回路部品の信号経路毎の前記遅延値のばらつきの前記ウ
エハ面内場所依存成分の標準偏差もしくは分散は、論理
合成の結果ウエハ面内に得られる前記論理回路の占有面
積もしくは１辺の長さに依存した前記ウエハ面内場所依
存成分の標準偏差もしくは分散であることを特徴とする
半導体装置設計用ライブラリが得られる。
【００２０】本発明の第４の態様によれば、上記第１の
態様による半導体装置設計用ライブラリにおいて、前記
回路部品の信号経路毎の前記遅延値のばらつきの標準偏
差もしくは分散は、論理合成の結果ウエハ面内に得られ
る前記論理回路のウエハ面内の場所に依存しない、前記
回路部品の信号経路毎の前記遅延値のばらつきのランダ
ム成分の標準偏差もしくは分散であることを特徴とする
半導体装置設計用ライブラリが得られる。
態様による半導体装置設計用ライブラリにおいて、前記
回路部品の信号経路毎の前記遅延値のばらつきの標準偏
差もしくは分散は、論理合成の結果ウエハ面内に得られ
る前記論理回路のウエハ面内の場所に依存しない、前記
回路部品の信号経路毎の前記遅延値のばらつきのランダ
ム成分の標準偏差もしくは分散であることを特徴とする
半導体装置設計用ライブラリが得られる。
【００２１】本発明の第５の態様によれば、半導体装置
の論理回路を設計するのに使用される半導体装置設計用
ライブラリであって、前記論理回路の回路部品の信号経
路毎の遅延値と、前記回路部品の信号経路毎の前記遅延
値のばらつきの標準偏差もしくは分散とを有する半導体
装置設計用ライブラリを記録したコンピュータ読み取り
可能な記録媒体であって、前記半導体装置設計用ライブ
ラリを使用して前記論理回路の論理合成を行なう論理合
成処理をコンピュータに実行させるためのプログラム
（論理合成ソフトウエア）をも記録した記録媒体が得ら
れる。
の論理回路を設計するのに使用される半導体装置設計用
ライブラリであって、前記論理回路の回路部品の信号経
路毎の遅延値と、前記回路部品の信号経路毎の前記遅延
値のばらつきの標準偏差もしくは分散とを有する半導体
装置設計用ライブラリを記録したコンピュータ読み取り
可能な記録媒体であって、前記半導体装置設計用ライブ
ラリを使用して前記論理回路の論理合成を行なう論理合
成処理をコンピュータに実行させるためのプログラム
（論理合成ソフトウエア）をも記録した記録媒体が得ら
れる。
【００２２】本発明の第６の態様によれば、半導体装置
の論理回路を設計するのに使用される半導体装置設計用
ライブラリであって、前記論理回路の回路部品の信号経
路毎の遅延値と、前記回路部品の信号経路毎の前記遅延
値のばらつきの分散とを有する半導体装置設計用ライブ
ラリを作成するステップと、前記半導体装置設計用ライ
ブラリを使用して前記論理回路の論理合成を行なうステ
ップとを有することを特徴とする半導体装置の設計方法
が得られる。
の論理回路を設計するのに使用される半導体装置設計用
ライブラリであって、前記論理回路の回路部品の信号経
路毎の遅延値と、前記回路部品の信号経路毎の前記遅延
値のばらつきの分散とを有する半導体装置設計用ライブ
ラリを作成するステップと、前記半導体装置設計用ライ
ブラリを使用して前記論理回路の論理合成を行なうステ
ップとを有することを特徴とする半導体装置の設計方法
が得られる。
【００２３】本発明の第７の態様によれば、上記第６の
態様による半導体装置の設計方法において、各信号経路
の遅延値の分散を遅延値の平均とは独立して計算し、最
後に予定歩留まりに応じた一定の係数をかけてから分散
の平方根と足し合わせ、信号経路の遅延値の最大値とす
るステップを含むことを特徴とする半導体装置の設計方
法が得られる。
態様による半導体装置の設計方法において、各信号経路
の遅延値の分散を遅延値の平均とは独立して計算し、最
後に予定歩留まりに応じた一定の係数をかけてから分散
の平方根と足し合わせ、信号経路の遅延値の最大値とす
るステップを含むことを特徴とする半導体装置の設計方
法が得られる。
【００２４】本発明の第８の態様によれば、上記第６の
態様による半導体装置の設計方法において、論理合成を
実施する設計単位の複数の信号経路について、信号経路
の遅延値の分散を遅延値の平均とは独立に計算し、各々
の信号経路の遅延値の分布をもとめ、最適化の際にその
複数の信号経路の遅延値の分布を組み合わせて作った評
価関数を基にして論理合成の最適化を行うステップを含
むことを特徴とする半導体装置の設計方法が得られる。
態様による半導体装置の設計方法において、論理合成を
実施する設計単位の複数の信号経路について、信号経路
の遅延値の分散を遅延値の平均とは独立に計算し、各々
の信号経路の遅延値の分布をもとめ、最適化の際にその
複数の信号経路の遅延値の分布を組み合わせて作った評
価関数を基にして論理合成の最適化を行うステップを含
むことを特徴とする半導体装置の設計方法が得られる。
【００２５】本発明の第９の態様によれば、半導体装置
の論理回路を設計するのに使用される半導体装置設計用
ライブラリであって、前記論理回路の回路部品の信号経
路毎の遅延値と、前記回路部品の信号経路毎の前記遅延
値のばらつきのウエハ面内場所依存成分の分散と、前記
回路部品の信号経路毎の前記遅延値のばらつきのランダ
ム成分の分散とを有する半導体装置設計用ライブラリを
作成する方法であって、設計すべき前記半導体装置のデ
バイスパラメタを前記ウエハ面内場所依存成分と前記ラ
ンダム成分にウェーブレット変換によって分離し、前記
分散を求めることを特徴とする半導体装置設計用ライブ
ラリの作成方法が得られる。
の論理回路を設計するのに使用される半導体装置設計用
ライブラリであって、前記論理回路の回路部品の信号経
路毎の遅延値と、前記回路部品の信号経路毎の前記遅延
値のばらつきのウエハ面内場所依存成分の分散と、前記
回路部品の信号経路毎の前記遅延値のばらつきのランダ
ム成分の分散とを有する半導体装置設計用ライブラリを
作成する方法であって、設計すべき前記半導体装置のデ
バイスパラメタを前記ウエハ面内場所依存成分と前記ラ
ンダム成分にウェーブレット変換によって分離し、前記
分散を求めることを特徴とする半導体装置設計用ライブ
ラリの作成方法が得られる。
【００２６】本発明の第１０の態様によれば、上記第９
の態様による半導体装置設計用ライブラリの作成方法に
おいて、前記ウェーブレット変換における前記ウエハ面
内場所依存成分と前記ランダム成分との分離の判定に、
ウェーブレット係数の変換レベル依存性を利用すること
を特徴とする半導体装置設計用ライブラリの作成方法が
得られる。
の態様による半導体装置設計用ライブラリの作成方法に
おいて、前記ウェーブレット変換における前記ウエハ面
内場所依存成分と前記ランダム成分との分離の判定に、
ウェーブレット係数の変換レベル依存性を利用すること
を特徴とする半導体装置設計用ライブラリの作成方法が
得られる。
【００２７】本発明の第１１の態様によれば、上記第１
０の態様による半導体装置設計用ライブラリの作成方法
において、前記ウェーブレット変換はハール関数で行う
ことを特徴とする半導体装置設計用ライブラリの作成方
法が得られる。
０の態様による半導体装置設計用ライブラリの作成方法
において、前記ウェーブレット変換はハール関数で行う
ことを特徴とする半導体装置設計用ライブラリの作成方
法が得られる。
【００２８】本発明の第１２の態様によれば、上記第９
の態様による半導体装置設計用ライブラリの作成方法に
おいて、前記ウェーブレット変換は、測定不可能な場所
のデータを、全体の平均値、もしくは、近隣のデータの
平均値で補うことを特徴とする半導体装置設計用ライブ
ラリの作成方法が得られる。
の態様による半導体装置設計用ライブラリの作成方法に
おいて、前記ウェーブレット変換は、測定不可能な場所
のデータを、全体の平均値、もしくは、近隣のデータの
平均値で補うことを特徴とする半導体装置設計用ライブ
ラリの作成方法が得られる。
【００２９】
【作用】本発明による半導体装置設計用ライブラリは、
単位論理ゲート等の回路部品の遅延値のばらつきのラン
ダム成分の標準偏差もしくは分散を構成要素の一つとす
るので、ばらつきが大きい製造プロセスを使用した半導
体装置においても、最適な回路に近い回路を得る設計を
行なうことができる。
単位論理ゲート等の回路部品の遅延値のばらつきのラン
ダム成分の標準偏差もしくは分散を構成要素の一つとす
るので、ばらつきが大きい製造プロセスを使用した半導
体装置においても、最適な回路に近い回路を得る設計を
行なうことができる。
【００３０】又、本発明による半導体装置設計用ライブ
ラリは、論理合成の結果得られる回路部品の占有面積も
しくは１辺の長さに依存した回路部品の遅延値のばらつ
きの標準偏差もしくは分散を構成要素の一つとするの
で、特に非同期回路において、実際の半導体装置におけ
る最適な回路に近い回路を得る設計を行なうことができ
る。
ラリは、論理合成の結果得られる回路部品の占有面積も
しくは１辺の長さに依存した回路部品の遅延値のばらつ
きの標準偏差もしくは分散を構成要素の一つとするの
で、特に非同期回路において、実際の半導体装置におけ
る最適な回路に近い回路を得る設計を行なうことができ
る。
【００３１】又、本発明による半導体装置設計用ライブ
ラリの作成方法においては、トランジスタの閾値のよう
な回路設計に利用されるデバイスパラメタをウエハ面内
依存成分とランダムばらつき成分に分離するのにウェー
ブレット変換を使用するので、複雑な半導体プロセスに
よって生じたデバイスパラメタのばらつきに対してもば
らつき成分のモード分解を行なうことができる。
ラリの作成方法においては、トランジスタの閾値のよう
な回路設計に利用されるデバイスパラメタをウエハ面内
依存成分とランダムばらつき成分に分離するのにウェー
ブレット変換を使用するので、複雑な半導体プロセスに
よって生じたデバイスパラメタのばらつきに対してもば
らつき成分のモード分解を行なうことができる。
【００３２】又、本発明による半導体装置設計用ソフト
ウエア或いは本発明による半導体装置の設計方法では、
上述のようなばらつきを含んだ設計用ライブラリを使用
して論理合成を行なうので、実際の半導体装置において
最適な回路に近い回路を論理合成の結果として得ること
ができる。
ウエア或いは本発明による半導体装置の設計方法では、
上述のようなばらつきを含んだ設計用ライブラリを使用
して論理合成を行なうので、実際の半導体装置において
最適な回路に近い回路を論理合成の結果として得ること
ができる。
【００３３】又、本発明による半導体装置の設計方法に
おいては、信号経路の遅延の分散を遅延の平均とは独立
して計算し、最後に予定歩留まりに応じた一定の係数を
かけてから分散の平方根と足し合わせ、信号経路の遅延
の最大値とするので、計算量を抑えつつ、実際の半導体
装置において最適な回路に近い回路を得ることができ
る。
おいては、信号経路の遅延の分散を遅延の平均とは独立
して計算し、最後に予定歩留まりに応じた一定の係数を
かけてから分散の平方根と足し合わせ、信号経路の遅延
の最大値とするので、計算量を抑えつつ、実際の半導体
装置において最適な回路に近い回路を得ることができ
る。
【００３４】又、本発明による半導体装置の設計方法に
おいては、論理合成を実施する設計単位の複数の信号経
路について、信号経路の遅延値の分散を遅延値の平均と
は独立に計算し、各々の信号経路の遅延値の分布をもと
め、最適化の際にその複数の信号経路の遅延値の分布を
組み合わせて作った評価関数を基にして論理合成の最適
化を行うので、より正確に実際の半導体装置において最
適な回路に近い回路を得ることができる。
おいては、論理合成を実施する設計単位の複数の信号経
路について、信号経路の遅延値の分散を遅延値の平均と
は独立に計算し、各々の信号経路の遅延値の分布をもと
め、最適化の際にその複数の信号経路の遅延値の分布を
組み合わせて作った評価関数を基にして論理合成の最適
化を行うので、より正確に実際の半導体装置において最
適な回路に近い回路を得ることができる。
【００３５】又、本発明による半導体装置設計用ライブ
ラリの作成方法は、ばらつきの成分分離の判定に、ウェ
ーブレット係数の変換レベル依存性を利用するので、よ
り正確に分離点を定めることができる。
ラリの作成方法は、ばらつきの成分分離の判定に、ウェ
ーブレット係数の変換レベル依存性を利用するので、よ
り正確に分離点を定めることができる。
【００３６】又、本発明による半導体装置設計用ライブ
ラリの作成方法は、ウェーブレット変換として、ハール
関数を使用するので、ばらつきのモード分離と同時にウ
エハ内場所依存モードのばらつきのチップサイズ依存性
を計算することができる。
ラリの作成方法は、ウェーブレット変換として、ハール
関数を使用するので、ばらつきのモード分離と同時にウ
エハ内場所依存モードのばらつきのチップサイズ依存性
を計算することができる。
【００３７】又、本発明による半導体装置設計用ライブ
ラリの作成方法は、ウェーブレット変換時に、測定不可
能な場所のデータを平均値で補うので、ウエハのような
円形に近い形をしたデータや一部欠けたデータでもウェ
ーブレット変換を行なうことができる。
ラリの作成方法は、ウェーブレット変換時に、測定不可
能な場所のデータを平均値で補うので、ウエハのような
円形に近い形をしたデータや一部欠けたデータでもウェ
ーブレット変換を行なうことができる。
【００３８】又、本発明による半導体装置の設計用ソフ
トウエアを利用して設計された半導体装置は従来の半導
体装置よりも高性能なものであり、これらを利用すると
より高性能なシステムを作成することができる。
トウエアを利用して設計された半導体装置は従来の半導
体装置よりも高性能なものであり、これらを利用すると
より高性能なシステムを作成することができる。
【００３９】
【発明の実施の形態】次に本発明の実施例について図面
を参照して説明する。
を参照して説明する。
【００４０】図1を参照すると、本発明の半導体装置の
設計用ソフトウエアで使用されるライブラリ１０が示さ
れている。このライブラリ１０は、図１９のライブラリ
に、σＴＲ及びσＣＨＩＰが付加的に記憶されたものに
等価である。シリコンウエハ間やロット間のばらつき
は、最善値（ＭＩＮ）、最悪値（ＭＡＸ）、標準値（Ｔ
ＹＰ）という形式で表わされている。
設計用ソフトウエアで使用されるライブラリ１０が示さ
れている。このライブラリ１０は、図１９のライブラリ
に、σＴＲ及びσＣＨＩＰが付加的に記憶されたものに
等価である。シリコンウエハ間やロット間のばらつき
は、最善値（ＭＩＮ）、最悪値（ＭＡＸ）、標準値（Ｔ
ＹＰ）という形式で表わされている。
【００４１】半導体装置の製造プロセスはウエハ面内で
均一ではない。このことが原因で生じているウエハ内の
場所依存によるばらつきはσＣＨＩＰという形で入って
おり、ライブラリを使用して作成する回路の占有面積の
１辺ｒに対する関数（この関数は後に例示する。）とな
っている。場所依存のばらつき成分は、回路の占有面積
が大きくなるほど大きくなる。このσＣＨＩＰのｒにウ
エハサイズを代入するとウエハ全面に回路を作成した時
の分布の標準偏差になる。一方、ウエハ内の場所に依存
しないランダムばらつきはσＴＲという形で表わせられ
ている。
均一ではない。このことが原因で生じているウエハ内の
場所依存によるばらつきはσＣＨＩＰという形で入って
おり、ライブラリを使用して作成する回路の占有面積の
１辺ｒに対する関数（この関数は後に例示する。）とな
っている。場所依存のばらつき成分は、回路の占有面積
が大きくなるほど大きくなる。このσＣＨＩＰのｒにウ
エハサイズを代入するとウエハ全面に回路を作成した時
の分布の標準偏差になる。一方、ウエハ内の場所に依存
しないランダムばらつきはσＴＲという形で表わせられ
ている。
【００４２】ばらつきが正規分布ならば標準偏差＝√
（分散）であるので、図１のライブラリに、標準偏差σ
ＴＲ及びσＣＨＩＰの代りに、（σＴＲ）２及び（σ
ＣＨＩＰ）２を分散として記憶させても良い。
（分散）であるので、図１のライブラリに、標準偏差σ
ＴＲ及びσＣＨＩＰの代りに、（σＴＲ）２及び（σ
ＣＨＩＰ）２を分散として記憶させても良い。
【００４３】本発明では、図１に図示したライブラリ１
０は、コンピュータが読み取り可能な記録媒体に記録さ
れると共に、図１のライブラリ１０を使用して論理回路
の論理合成を行なう論理合成処理を、前記コンピュータ
に実行させるためのプログラム（論理合成ソフトウエ
ア）も、前記記録媒体に記録される。
０は、コンピュータが読み取り可能な記録媒体に記録さ
れると共に、図１のライブラリ１０を使用して論理回路
の論理合成を行なう論理合成処理を、前記コンピュータ
に実行させるためのプログラム（論理合成ソフトウエ
ア）も、前記記録媒体に記録される。
【００４４】この論理合成ソフトウエアにおける、ライ
ブラリ１０に追加された情報のつかいかたを説明する。
図２に同期回路の論理合成の為の評価関数の式を示す。
この場合、σＣＨＩＰは平均値の一部として扱う。平均
値とランダムばらつきの標準偏差σＴＲは信号経路毎に
別々に足し合わされ、各々の信号経路の分布関数となる
（この分布関数の累積関数が図２のＧｊ（ｘ；ｙ，ｚ）
である。）。他の経路（Ｇｊ（ｔ；ΣＴＰＤ＋ｍΣσ,
√(Σσ)）がその経路（１−Ｇｋ（ｔ；ΣＴＰＤ＋ｍΣ
σ,√(Σσ)））より速くなる確率をかけて全て足しあ
わせたものが、回路最適化の為の評価関数となる。この
評価関数ＰＣＩＲ（ｔ）は、全ての経路の中で一番遅い
経路の遅延時間がｔであることの確率密度を示してい
る。
ブラリ１０に追加された情報のつかいかたを説明する。
図２に同期回路の論理合成の為の評価関数の式を示す。
この場合、σＣＨＩＰは平均値の一部として扱う。平均
値とランダムばらつきの標準偏差σＴＲは信号経路毎に
別々に足し合わされ、各々の信号経路の分布関数となる
（この分布関数の累積関数が図２のＧｊ（ｘ；ｙ，ｚ）
である。）。他の経路（Ｇｊ（ｔ；ΣＴＰＤ＋ｍΣσ,
√(Σσ)）がその経路（１−Ｇｋ（ｔ；ΣＴＰＤ＋ｍΣ
σ,√(Σσ)））より速くなる確率をかけて全て足しあ
わせたものが、回路最適化の為の評価関数となる。この
評価関数ＰＣＩＲ（ｔ）は、全ての経路の中で一番遅い
経路の遅延時間がｔであることの確率密度を示してい
る。
【００４５】例として、図２２に示した２つの回路案
（ａ）及び（ｂ）に対する評価関数をそれぞれ図３の
（ａ）及び（ｂ）に示す。図３において、５．２ｎｓ以
下になる確率は、（ｂ）案では約２５％であるが、
（ａ）案では約９７％となる。したがって、従来の論理
合成ソフトウエアでは（ａ）案が無条件で選ばれてい
た。
（ａ）及び（ｂ）に対する評価関数をそれぞれ図３の
（ａ）及び（ｂ）に示す。図３において、５．２ｎｓ以
下になる確率は、（ｂ）案では約２５％であるが、
（ａ）案では約９７％となる。したがって、従来の論理
合成ソフトウエアでは（ａ）案が無条件で選ばれてい
た。
【００４６】これに対して、本発明のライブラリを使用
する論理合成ソフトウエアを使うときに、条件として９
０％以上の歩留まりで速くすることが設定されている場
合には、（ａ）案が選ばれることになる。逆に、この合
成する回路は５．４ｎｓ以下ならば速度は速くなくても
良いということであれば、分布の裾が短く、少しでも高
い歩留まりが期待される（ｂ）案が選択される。
する論理合成ソフトウエアを使うときに、条件として９
０％以上の歩留まりで速くすることが設定されている場
合には、（ａ）案が選ばれることになる。逆に、この合
成する回路は５．４ｎｓ以下ならば速度は速くなくても
良いということであれば、分布の裾が短く、少しでも高
い歩留まりが期待される（ｂ）案が選択される。
【００４７】同期回路では、基準クロックによって、レ
ジスタの内容は同期されているので、レジスタからレジ
スタまでの信号は、どのような順番で到達しても回路機
能に障害はでない。しかし、非同期の回路では信号の伝
播の順番が入れ替わるとレジスタの内容が変化する可能
性があるため、σＣＨＩＰはばらつきとして考慮され
る。非同期回路は、論理合成ソフトウエアをもちいて設
計されるわけではないが、回路を作ってから信号の順番
が守られているかどうかをライブラリ部品を用いた論理
シミュレーションでチェックすることがある。このよう
なときに、σＣＨ ＩＰを使用することができる。２つの
信号経路の差分は、図４のように表わされる。
ジスタの内容は同期されているので、レジスタからレジ
スタまでの信号は、どのような順番で到達しても回路機
能に障害はでない。しかし、非同期の回路では信号の伝
播の順番が入れ替わるとレジスタの内容が変化する可能
性があるため、σＣＨＩＰはばらつきとして考慮され
る。非同期回路は、論理合成ソフトウエアをもちいて設
計されるわけではないが、回路を作ってから信号の順番
が守られているかどうかをライブラリ部品を用いた論理
シミュレーションでチェックすることがある。このよう
なときに、σＣＨ ＩＰを使用することができる。２つの
信号経路の差分は、図４のように表わされる。
【００４８】同期回路の論理合成の際に、図２の式を正
確に計算するのは時間がかかるので、本発明の別の論理
合成ソフトウエアでの計算式を図５に示す。この式は、
信号経路の数が論理合成結果に影響を与えるほどは多く
ないことを仮定し、各々の経路の計算のみにばらつきの
効果を導入して、その結果どうしを比較するとしたとき
の一つの経路の計算方法を示している。
確に計算するのは時間がかかるので、本発明の別の論理
合成ソフトウエアでの計算式を図５に示す。この式は、
信号経路の数が論理合成結果に影響を与えるほどは多く
ないことを仮定し、各々の経路の計算のみにばらつきの
効果を導入して、その結果どうしを比較するとしたとき
の一つの経路の計算方法を示している。
【００４９】以上のように、ばらつきを数値化し、ライ
ブラリに導入するためには、まずはデバイスパラメタの
ばらつきの成分を分離しなければならない。しかし、半
導体プロセスは複雑であり、色々な要素が絡み合ってい
るため、ウエハ面内場所依存性を単純な関数に記述する
ことは困難である。そこで、最近、画像処理や信号処理
で良く用いられるウェーブレット変換を利用して、ウエ
ハ上のデバイスパラメタの分布データから、ウエハ内場
所依存成分（画像処理における画像に相当）とトランジ
スタ単体ばらつき成分（画像処理のノイズに相当）を分
離する。
ブラリに導入するためには、まずはデバイスパラメタの
ばらつきの成分を分離しなければならない。しかし、半
導体プロセスは複雑であり、色々な要素が絡み合ってい
るため、ウエハ面内場所依存性を単純な関数に記述する
ことは困難である。そこで、最近、画像処理や信号処理
で良く用いられるウェーブレット変換を利用して、ウエ
ハ上のデバイスパラメタの分布データから、ウエハ内場
所依存成分（画像処理における画像に相当）とトランジ
スタ単体ばらつき成分（画像処理のノイズに相当）を分
離する。
【００５０】ウェーブレット変換はフーリエ変換と同じ
正規直交関数を積分核とした変換であり、フーリエ変換
との違いは三角関数のような周期関数を用いるのではな
く、局所的な関数を用いて変換するところである。ここ
では例としてハール関数による変換を行う。ハールウェ
ーブレット変換は、平均化によって画像の解像度を落す
ことと隣接信号の差分の抽出とを同時に行ない、それを
繰り返すことに相当する。ウェーブレット変換を一般的
に表わすと図６のようになり、ハール関数は図７に示
す。
正規直交関数を積分核とした変換であり、フーリエ変換
との違いは三角関数のような周期関数を用いるのではな
く、局所的な関数を用いて変換するところである。ここ
では例としてハール関数による変換を行う。ハールウェ
ーブレット変換は、平均化によって画像の解像度を落す
ことと隣接信号の差分の抽出とを同時に行ない、それを
繰り返すことに相当する。ウェーブレット変換を一般的
に表わすと図６のようになり、ハール関数は図７に示
す。
【００５１】図８のデータは、ウエハ上の５６チップの
トランジスタ閾値の測定値である。１６ｘ１６のマトリ
ックスに並べるために隙間を平均値で埋めてから、ハー
ルウェーブレット変換を行う。ウェーブレット変換には
２の倍数の正方格子である必要があるので、この例では
このような方式をとっている。平均値で埋めることによ
り、高いレベルのウェーブレット係数に影響が出ないよ
うにしている。ただし、製造上のトラブルにより、測定
できないチップがあり隙間が生じたような場合は、近接
のチップの値の平均で埋められる。
トランジスタ閾値の測定値である。１６ｘ１６のマトリ
ックスに並べるために隙間を平均値で埋めてから、ハー
ルウェーブレット変換を行う。ウェーブレット変換には
２の倍数の正方格子である必要があるので、この例では
このような方式をとっている。平均値で埋めることによ
り、高いレベルのウェーブレット係数に影響が出ないよ
うにしている。ただし、製造上のトラブルにより、測定
できないチップがあり隙間が生じたような場合は、近接
のチップの値の平均で埋められる。
【００５２】図８の下の行列は、ハールウェーブレット
変換を４レベル（４回）行ったものである。変換を行う
たびに差分として抽出された部分が右下の３／４の部分
に配置されていく。最後に残った左上の部分が平均値に
なる。
変換を４レベル（４回）行ったものである。変換を行う
たびに差分として抽出された部分が右下の３／４の部分
に配置されていく。最後に残った左上の部分が平均値に
なる。
【００５３】ここで変換係数の絶対値の大きいものをウ
エハ内場所依存ばらつき（画像処理で言えば画像）と
し、変換係数の小さいものをランダムばらつき（画像処
理で言えばノイズ）と考えることにする。変換係数の大
きさでデータを分解する手法は画像処理では一般的な手
法である。今、ランダムばらつきは正規分布と仮定す
る。正規分布をハールウェーブレット変換すると変換係
数の絶対値の平均は、レベルの低いもの（高周波成分）
が大きく、次のレベルの２倍になる。これは平均化のた
めに正規分布を４個足しあわせると標準偏差が２倍にな
るためである。そこで、今回は変換係数の大小を比較す
るときには、図９に示すような各々のレベルに応じた重
みをつけたものを使用する。
エハ内場所依存ばらつき（画像処理で言えば画像）と
し、変換係数の小さいものをランダムばらつき（画像処
理で言えばノイズ）と考えることにする。変換係数の大
きさでデータを分解する手法は画像処理では一般的な手
法である。今、ランダムばらつきは正規分布と仮定す
る。正規分布をハールウェーブレット変換すると変換係
数の絶対値の平均は、レベルの低いもの（高周波成分）
が大きく、次のレベルの２倍になる。これは平均化のた
めに正規分布を４個足しあわせると標準偏差が２倍にな
るためである。そこで、今回は変換係数の大小を比較す
るときには、図９に示すような各々のレベルに応じた重
みをつけたものを使用する。
【００５４】モード分離の判定の為に各変換レベル毎の
変換係数の２乗平均を調べる。分離された残りの分布が
正規分布であれば、図１０のような関係が成り立ってい
るので、図１１のようにプロットしたとき、傾きが−１
になるはずである。このようなウェーブレット係数のレ
ベル依存は、他のウェーブレット変換（例えばドベシィ
ウェーブレット変換など）にも存在する。
変換係数の２乗平均を調べる。分離された残りの分布が
正規分布であれば、図１０のような関係が成り立ってい
るので、図１１のようにプロットしたとき、傾きが−１
になるはずである。このようなウェーブレット係数のレ
ベル依存は、他のウェーブレット変換（例えばドベシィ
ウェーブレット変換など）にも存在する。
【００５５】このデータでは上位８％のウェーブレット
係数を分離した残りの分布が傾きも−１に近く、しかも
レベル０から２までの変換係数の２乗平均の平方根（Ｒ
ＭＳ）が直線に載っている。
係数を分離した残りの分布が傾きも−１に近く、しかも
レベル０から２までの変換係数の２乗平均の平方根（Ｒ
ＭＳ）が直線に載っている。
【００５６】測定値の標準偏差は２１ｍＶあるが、以上
のような手法で特定した８％分離のポイントでは、ウエ
ハ面内ばらつき成分の標準偏差が１９．３ｍＶ、ランダ
ムばらつき成分の標準偏差は７．５ｍＶとなる。図１２
にもとの測定データと上位８％のウェーブレット係数を
再構成したデータを等高線図で示した。
のような手法で特定した８％分離のポイントでは、ウエ
ハ面内ばらつき成分の標準偏差が１９．３ｍＶ、ランダ
ムばらつき成分の標準偏差は７．５ｍＶとなる。図１２
にもとの測定データと上位８％のウェーブレット係数を
再構成したデータを等高線図で示した。
【００５７】以上画像処理の手法を導入することによ
り、複雑な半導体装置の製造プロセスにおいても場所依
存のモードを分離できている。ここではトランジスタ閾
値について説明したばらつきのモード分離の手法はウエ
ハ上の別のデバイスパラメタ（配線容量、拡散層容量、
など）にも適用できるので、それらを使って回路シミュ
レーションを行なうことにより、回路部品のばらつきの
モード分離ができるようになる。
り、複雑な半導体装置の製造プロセスにおいても場所依
存のモードを分離できている。ここではトランジスタ閾
値について説明したばらつきのモード分離の手法はウエ
ハ上の別のデバイスパラメタ（配線容量、拡散層容量、
など）にも適用できるので、それらを使って回路シミュ
レーションを行なうことにより、回路部品のばらつきの
モード分離ができるようになる。
【００５８】次にσＣＨＩＰをチップサイズの関数とし
て、ウェーブレット係数から求める方法に付いて示す。
チップサイズがある程度大きくなると（ウエハサイズに
なると）飽和し、チップサイズが０のときに０となるよ
うな簡単な関数形として、図１３の式を仮定する。
て、ウェーブレット係数から求める方法に付いて示す。
チップサイズがある程度大きくなると（ウエハサイズに
なると）飽和し、チップサイズが０のときに０となるよ
うな簡単な関数形として、図１３の式を仮定する。
【００５９】ランダムばらつき成分を除いたレベル０の
ウェーブレット係数の２乗平均の平方根は、閾値データ
を測定したテストチップの隣接間の平均ばらつきを示し
ているので、テストチップ内分布の標準偏差と考えて良
い。１辺が２倍、面積で４倍のチップサイズのチップ内
ばらつきの標準偏差も同様に求まり、図１４のように表
わすことができる。これらをプロットしたのが図１５で
ある。図１３で仮定した式どおりに直線に乗っており、
パラメタＡ、Ｂが求めることができる。この計算方式
は、ハールウェーブレット変換のウェーブレット係数が
隣接データ間の差分であることを利用したものである。
ウェーブレット係数の２乗平均の平方根は、閾値データ
を測定したテストチップの隣接間の平均ばらつきを示し
ているので、テストチップ内分布の標準偏差と考えて良
い。１辺が２倍、面積で４倍のチップサイズのチップ内
ばらつきの標準偏差も同様に求まり、図１４のように表
わすことができる。これらをプロットしたのが図１５で
ある。図１３で仮定した式どおりに直線に乗っており、
パラメタＡ、Ｂが求めることができる。この計算方式
は、ハールウェーブレット変換のウェーブレット係数が
隣接データ間の差分であることを利用したものである。
【００６０】
【発明の効果】以上説明したように、本発明によれば、
論理合成した回路が製造における最適な回路により近づ
くので、高性能な半導体装置を得ることができる。本発
明は上記各実施例に限定されず、本発明の技術思想の範
囲内において、各実施例は適宜変更され得ることは明ら
かである。
論理合成した回路が製造における最適な回路により近づ
くので、高性能な半導体装置を得ることができる。本発
明は上記各実施例に限定されず、本発明の技術思想の範
囲内において、各実施例は適宜変更され得ることは明ら
かである。
【図１】本発明によるライブラリを説明するための図で
ある。
ある。
【図２】本発明による論理合成プログラムの評価関数の
式を示した図である。
式を示した図である。
【図３】図２２に示した回路案（ａ）及び（ｂ）に対す
る前記評価関数の差を説明するための図である。
る前記評価関数の差を説明するための図である。
【図４】本発明によるライブラリを非同期回路に適用し
た場合の２つの信号経路間の差分を表わす式を示した図
である。
た場合の２つの信号経路間の差分を表わす式を示した図
である。
【図５】本発明による論理合成プログラムの評価関数の
式を示した図である。
式を示した図である。
【図６】本発明で使用するウェーブレット変換の式を示
した図である。
した図である。
【図７】本発明で使用するハール関数の式を示した図で
ある。
ある。
【図８】ウエハ上のトランジスタの閾値の測定値データ
と測定値がない場所を平均値で埋めて得られた１６ｘ１
６の行列データと該行列データをウェーブレット変換し
た結果とを示した図である。
と測定値がない場所を平均値で埋めて得られた１６ｘ１
６の行列データと該行列データをウェーブレット変換し
た結果とを示した図である。
【図９】ウェーブレットの順位付けを行うときに比較す
るものを示した図である。
るものを示した図である。
【図１０】ランダムばらつきが正規分布であると仮定し
たときに成立するウェーブレット係数の２乗平均のレベ
ル依存性を示す式を示した図である。
たときに成立するウェーブレット係数の２乗平均のレベ
ル依存性を示す式を示した図である。
【図１１】ランダムばらつきに相当する部分のウェーブ
レット係数の２乗平均のレベル依存性を説明するための
図である。
レット係数の２乗平均のレベル依存性を説明するための
図である。
【図１２】測定値の等高線図と順位上位８％のウェーブ
レット係数を再構成した後のデータの等高線図である。
レット係数を再構成した後のデータの等高線図である。
【図１３】ばらつきのウエハ内場所依存成分のチップサ
イズ依存性を表わすための式を示した図である。
イズ依存性を表わすための式を示した図である。
【図１４】あるレベルまでのウェーブレット係数の２乗
平均を足しあわせて、ばらつきのウエハ内場所依存成分
のチップサイズ依存性を求める式を示した図である。
平均を足しあわせて、ばらつきのウエハ内場所依存成分
のチップサイズ依存性を求める式を示した図である。
【図１５】図１３の関数形に図１４の式で求めた値をフ
ィッティングした図である。
ィッティングした図である。
【図１６】論理回路の設計の手順を示す図である。
【図１７】Verilog−HDLによる回路機能の記述の例を示
した図である。
した図である。
【図１８】図１７のVerilog−HDLから論理合成した回路
の例を示した図である。
の例を示した図である。
【図１９】ＮＡＮＤゲートとそのゲートの遅延値に関す
る部分情報が記憶された従来のライブラリを示す図であ
る。
る部分情報が記憶された従来のライブラリを示す図であ
る。
【図２０】ライブラリの作成手順を示した図である。
【図２１】従来のライブラリを使った場合の信号経路の
遅延値の計算を説明するための図である。
遅延値の計算を説明するための図である。
【図２２】論理合成ソフトウエアが内部で生成した回路
案の信号経路の遅延値の分布を例示した図である。
案の信号経路の遅延値の分布を例示した図である。
１０ ライブラリ（本発明） １０’ ライブラリ（従来）
Claims (12)
- 【請求項１】 半導体装置の論理回路を設計するのに使
用され、前記論理回路の回路部品の信号経路毎の遅延値
を記憶しているライブラリにおいて、前記回路部品の信
号経路毎の前記遅延値のばらつきの標準偏差もしくは分
散を、更に記憶していることを特徴とする半導体装置設
計用ライブラリ。 - 【請求項２】 請求項１に記載の半導体装置設計用ライ
ブラリにおいて、 前記回路部品の信号経路毎の前記遅延値のばらつきの標
準偏差もしくは分散は、論理合成の結果ウエハ面内に得
られる前記論理回路のウエハ面内の場所に依存した、前
記回路部品の信号経路毎の前記遅延値のばらつきのウエ
ハ面内場所依存成分の標準偏差もしくは分散であること
を特徴とする半導体装置設計用ライブラリ。 - 【請求項３】 請求項２に記載の半導体装置設計用ライ
ブラリにおいて、 前記回路部品の信号経路毎の前記遅延値のばらつきの前
記ウエハ面内場所依存成分の標準偏差もしくは分散は、
論理合成の結果ウエハ面内に得られる前記論理回路の占
有面積もしくは１辺の長さに依存した前記ウエハ面内場
所依存成分の標準偏差もしくは分散であることを特徴と
する半導体装置設計用ライブラリ。 - 【請求項４】 請求項１に記載の半導体装置設計用ライ
ブラリにおいて、 前記回路部品の信号経路毎の前記遅延値のばらつきの標
準偏差もしくは分散は、論理合成の結果ウエハ面内に得
られる前記論理回路のウエハ面内の場所に依存しない、
前記回路部品の信号経路毎の前記遅延値のばらつきのラ
ンダム成分の標準偏差もしくは分散であることを特徴と
する半導体装置設計用ライブラリ。 - 【請求項５】 半導体装置の論理回路を設計するのに使
用される半導体装置設計用ライブラリであって、前記論
理回路の回路部品の信号経路毎の遅延値と、前記回路部
品の信号経路毎の前記遅延値のばらつきの標準偏差もし
くは分散とを有する半導体装置設計用ライブラリを記録
したコンピュータ読み取り可能な記録媒体であって、 前記半導体装置設計用ライブラリを使用して前記論理回
路の論理合成を行なう論理合成処理をコンピュータに実
行させるためのプログラムをも記録した記録媒体。 - 【請求項６】 半導体装置の論理回路を設計するのに使
用される半導体装置設計用ライブラリであって、前記論
理回路の回路部品の信号経路毎の遅延値と、前記回路部
品の信号経路毎の前記遅延値のばらつきの分散とを有す
る半導体装置設計用ライブラリを作成するステップと、 前記半導体装置設計用ライブラリを使用して前記論理回
路の論理合成を行なうステップとを有することを特徴と
する半導体装置の設計方法。 - 【請求項７】 請求項６に記載の半導体装置の設計方法
において、各信号経路の遅延値の分散を遅延値の平均と
は独立して計算し、最後に予定歩留まりに応じた一定の
係数をかけてから分散の平方根と足し合わせ、信号経路
の遅延値の最大値とするステップを含むことを特徴とす
る半導体装置の設計方法。 - 【請求項８】 請求項６に記載の半導体装置の設計方法
において、論理合成を実施する設計単位の複数の信号経
路について、信号経路の遅延値の分散を遅延値の平均と
は独立に計算し、各々の信号経路の遅延値の分布をもと
め、最適化の際にその複数の信号経路の遅延値の分布を
組み合わせて作った評価関数を基にして論理合成の最適
化を行うステップを含むことを特徴とする半導体装置の
設計方法。 - 【請求項９】 半導体装置の論理回路を設計するのに使
用される半導体装置設計用ライブラリであって、前記論
理回路の回路部品の信号経路毎の遅延値と、前記回路部
品の信号経路毎の前記遅延値のばらつきのウエハ面内場
所依存成分の分散と、前記回路部品の信号経路毎の前記
遅延値のばらつきのランダム成分の分散とを有する半導
体装置設計用ライブラリを作成する方法であって、 設計すべき前記半導体装置のデバイスパラメタを前記ウ
エハ面内場所依存成分と前記ランダム成分にウェーブレ
ット変換によって分離し、前記分散を求めることを特徴
とする半導体装置設計用ライブラリの作成方法。 - 【請求項１０】 請求項９に記載の半導体装置設計用ラ
イブラリの作成方法において、 前記ウェーブレット変換における前記ウエハ面内場所依
存成分と前記ランダム成分との分離の判定に、ウェーブ
レット係数の変換レベル依存性を利用することを特徴と
する半導体装置設計用ライブラリの作成方法。 - 【請求項１１】 請求項１０に記載の半導体装置設計用
ライブラリの作成方法において、 前記ウェーブレット変換はハール関数で行うことを特徴
とする半導体装置設計用ライブラリの作成方法。 - 【請求項１２】 請求項９に記載の半導体装置設計用ラ
イブラリの作成方法において、 前記ウェーブレット変換は、測定不可能な場所のデータ
を、全体の平均値、もしくは、近隣のデータの平均値で
補うことを特徴とする半導体装置設計用ライブラリの作
成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000169315A JP3988015B2 (ja) | 2000-06-06 | 2000-06-06 | 半導体装置の設計方法 |
| US09/873,708 US6526541B2 (en) | 2000-06-06 | 2001-06-04 | Library for use in designing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000169315A JP3988015B2 (ja) | 2000-06-06 | 2000-06-06 | 半導体装置の設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001350810A true JP2001350810A (ja) | 2001-12-21 |
| JP3988015B2 JP3988015B2 (ja) | 2007-10-10 |
Family
ID=18672194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000169315A Expired - Fee Related JP3988015B2 (ja) | 2000-06-06 | 2000-06-06 | 半導体装置の設計方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6526541B2 (ja) |
| JP (1) | JP3988015B2 (ja) |
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- 2000-06-06 JP JP2000169315A patent/JP3988015B2/ja not_active Expired - Fee Related
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- 2001-06-04 US US09/873,708 patent/US6526541B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US20010049810A1 (en) | 2001-12-06 |
| JP3988015B2 (ja) | 2007-10-10 |
| US6526541B2 (en) | 2003-02-25 |
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|
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|
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 4 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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